CN113764353A - 空气间隔层的形成方法及半导体结构 - Google Patents

空气间隔层的形成方法及半导体结构 Download PDF

Info

Publication number
CN113764353A
CN113764353A CN202010505511.4A CN202010505511A CN113764353A CN 113764353 A CN113764353 A CN 113764353A CN 202010505511 A CN202010505511 A CN 202010505511A CN 113764353 A CN113764353 A CN 113764353A
Authority
CN
China
Prior art keywords
layer
substrate
forming
groove
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010505511.4A
Other languages
English (en)
Other versions
CN113764353B (zh
Inventor
尤康
白杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202010505511.4A priority Critical patent/CN113764353B/zh
Priority to PCT/CN2021/095030 priority patent/WO2021244305A1/zh
Priority to US17/487,854 priority patent/US20220020632A1/en
Publication of CN113764353A publication Critical patent/CN113764353A/zh
Application granted granted Critical
Publication of CN113764353B publication Critical patent/CN113764353B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及一种空气间隔层的形成方法以及半导体结构，其中，空气间隔层的形成方法，包括：在基底上形成第一结构并在基底上形成第二结构，第二结构位于第一结构的侧面，且第二结构与第一结构之间形成有第一沟槽，第二结构暴露于第一沟槽内；通过外延生长工艺使暴露于第一沟槽内的第二结构生长外延层，且外延层并未填满第一沟槽，未被填充的第一沟槽形成空气间隔层。上述空气间隔层的形成方法，可以通过控制外延层的厚度，得到不同宽度的空气间隔层，避免牺牲层太窄而难以去除且刻蚀不均匀的技术问题。

Description

空气间隔层的形成方法及半导体结构
技术领域
本发明涉及半导体领域，尤其涉及一种空气间隔层的形成方法及半导体结构。
背景技术
随着半导体器件集成度的提高，半导体器件内部结构尺寸逐渐缩小且分布密度逐渐增大。然而，结构分布密度越大，结构之间的间距越小，针对于导电结构，越容易造成介质的电击穿或形成寄生电容。因此如何对相邻导电结构进行有效的电隔离，成为目前半导体器件制备工艺关注的重点。
目前，通常会在导电结构两侧形成空气间隔层，通过空气间隔层降低相邻结构之间的寄生电容，提高相邻结构之间的电隔离效果。在具体的半导体器件制备工艺中，一般是导电结构侧面形成牺牲层，然后再形成多晶硅，由于所需要的空气间隔层的宽度很窄，对应的牺牲层的宽度很窄，通常不超过5nm，在实际的制备过程中，很难通过刻蚀完全移除牺牲层，且刻蚀剂对牺牲层的刻蚀并不均匀，造成所形成的空气间隔层的表面也不均匀，从而降低空气间隔层的电隔离效果，影响半导体器件的电性性能。
发明内容
基于此，本申请针对上述通过刻蚀牺牲层形成空气间隔层时、刻蚀难度大且刻蚀不均匀导致空气间隔层的电隔离效果不佳的技术问题，提出另一种形成间隔层的形成方法及半导体结构。
一种空气间隔层的形成方法，包括：
在基底上形成多个并列间隔分布的第一结构；
在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽；
通过外延生长工艺使所述第二结构表面生长外延层，且所述外延层填充部分所述第一沟槽，所述第一沟槽未被填充的部分形成空气间隔层。
在其中一个实施例中，所述第一结构包括导电结构和位于导电结构两侧的隔离侧墙。
在其中一个实施例中，所述第一结构包括导电结构和位于所述导电结构侧面的隔离隔墙，所述在基底上形成多个并列间隔分布的第一结构，包括：
在所述基底上形成多个并列间隔分布的导电结构；
通过沉积工艺在导电结构和基底所暴露的表面形成隔离层；
对所述隔离层进行回刻，去除位于所述基底和所述导电结构顶面上的隔离层，保留所述导电结构侧面上的隔离层，形成隔离侧墙。
在其中一个实施例中，所述沉积工艺包括原子层沉积工艺。
在其中一个实施例中，所述在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽，包括：
在所述基底上沉积覆盖所述第一结构和第一结构两侧的基底的间隙填充层；
通过研磨工艺去除所述第一结构上方的间隙填充层，使所述间隙填充层的顶面与所述第一结构的顶面齐平；
刻蚀部分所述间隙填充层以形成第二结构，在第一结构和第二结构之间形成第一沟槽。
在其中一个实施例中，所述第一沟槽的宽度范围为1nm～20nm，所述外延层的厚度范围为1nm～15nm。
在其中一个实施例中，所述通过外延生长工艺使所述第二结构表面生长外延层，包括：
通过外延生长工艺，使所述第二结构的顶面和朝向于第一沟槽内的所述第二结构的侧面同时生长外延层，并使所述第二结构顶部拐角处生长的外延层闭合所述第一沟槽；
通过研磨工艺去除所述第一结构上方的外延层。
在其中一个实施例中，所述第二结构包括多晶硅，所述通过外延生长工艺使所述第二结构表面生长外延层，包括：
在外延生长过程充入掺杂气体，形成具有掺杂的外延层。
在其中一个实施例中，所述导电结构包括沿第一方向延伸的位线，所述位线上形成有位线保护结构。
在其中一个实施例中，所述基底内形成有埋入式字线和叠设于所述埋入式字线上的字线保护结构，所述埋入式字线和所述字线保护结构沿第二方向延伸，所述第二方向不同于所述第一方向，在形成所述空气间隔层后，还包括：
刻蚀所述第二结构以形成暴露出所述字线保护结构的第二沟槽，且所述第二沟槽沿所述第二方向贯穿所述第二结构；
沉积隔离结构，所述隔离结构填满所述第二沟槽并覆盖所述第一结构、第二结构和空气间隔层。
在其中一个实施例中，所述基底包括有源区，所述通过外延生长工艺使所述第二结构表面生长外延层时，还包括：
通过外延生长工艺使所述基底的有源区表面生长外延层。
上述空气间隔层的形成方法，先在基底上形成第一结构并在第一结构侧面形成第二结构，第二结构和第一结构之间形成有第一沟槽，第二结构的侧面暴露与第一沟槽内，其中，该第一结构和第二结构为需通过空气间隔层进行电隔离的结构，第二结构为可进行外延生长的结构。然后，通过外延生长工艺使暴露于第一沟槽内的第二结构朝向第一结构生长外延层，第一沟槽逐渐被外延层填充，第一沟槽的沟槽宽度逐渐缩小。控制外延生长的时间，当外延层达到一定厚度时，停止外延生长，使第一沟槽不被外延层填满，未填充外延层的第一沟槽则形成空气间隔层。本申请所涉及的空气间隔层的形成方法，先形成第一沟槽，然后通过外延生成缩小第一沟槽的沟槽宽度，形成空气间隔层，因此，第一沟槽的沟槽宽度大于空气间隔层的宽度，虽然空气间隔层的宽度很小，但是，第一沟槽的沟槽宽度可以相对较大，相比于传统技术中直接刻蚀宽度较窄的牺牲层形成空气间隔层，本申请中先形成宽度较大的第一沟槽，再通过外延层缩小第一沟槽的宽度，可以避免传统技术中因牺牲层太窄而难以去除且刻蚀不均匀的技术问题。同时，通过先开设宽度较大的第一沟槽，再通过在第一沟槽侧壁生长外延层，可以通过控制外延层厚度，可以得到不同宽度的空气间隔层。
一种半导体结构，包括：
基底；
多个第一结构，并列间隔分布于所述基底上；
第二结构，形成所述基底上且位于相邻所述第一结构之间，所述第一结构和所述第二结构之间形成有第一沟槽；
外延层，由所述第二结构和所述基底通过外延生长而成，所述外延层形成于所述第一沟槽底部以及所述第二结构朝向所述第一沟槽的侧面上，所述第一沟槽未被填充的部分形成空气间隔层。
在其中一个实施例中，所述第二结构为多晶硅。
在其中一个实施例中，所述第一结构包括导电结构和位于导电结构两侧的隔离侧墙。
在其中一个实施例中，所述半导体结构为动态随机存取存储器，所述导电结构包括沿第一方向延伸的位线，所述位线上形成有位线保护结构。
在其中一个实施例中，所述基底内形成有埋入式字线和叠设于所述埋入式字线上的字线保护结构，所述埋入式字线和所述字线保护结构沿第二方向延伸，所述第二方向不同于所述第一方向，所述第二结构内还形成有垂直穿透所述第二结构并暴露出所述字线保护结构的第二沟槽，且所述第二沟槽沿所述第二方向贯穿所述第二结构，所述第二沟槽内填充有隔离结构且所述隔离结构覆盖所述第一结构、第二结构和空气间隔层。
上述半导体结构，第一结构和第二结构之间形成有第一沟槽，通过第二结构和基底所生长的外延层填充部分第一沟槽，未被外延层填充的第一沟槽则形成空气间隔层。由于外延层的厚度比较容易控制，因此，能够通过调整外延层的厚度灵活设置空气间隔层的宽度，得到宽度较窄的空气间隔层，从而提供器件的集成度。同时，相比于传统技术中的“介质层-空气间隔层-介质层”的结构，即空气间隔层两侧均需设置介质层的结构，本申请中，空气间隔层一侧的第二结构为能够进行外延生长的材料，在第二结构和空气间隔层之间省略了介质层，由于能够进一步缩小器件的尺寸，提高器件的集成度。
附图说明
图1为一实施例的空气间隔层的形成方法的步骤流程图；
图2为一实施例的形成第一结构的步骤流程图；
图3为一实施例的形成第二结构的步骤流程图；
图4为一实施例的在第一沟槽侧壁形成外延层的步骤流程图；
图5为一实施例的在基底上形成位线后的结构立体图；
图6为一实施例的在位线两侧形成隔离侧墙后的结构立体图；
图7为一实施例的在基底上沉积第二结构后的结构立体图；
图8为一实施例的刻蚀第二结构形成第一沟槽后的结构立体图；
图9a为一实施例的通过外延生长形成空气间隔层后的结构立体图；
图9b为一实施例的通过外延生长形成空气间隔层后的结构侧剖图；
图10a为一实施例的去除第一结构上方的外延层后的结构立体图；
图10b为一实施例的去除第一结构上方的外延层后的结构侧剖图；
图11为一实施例的在第二结构开设第二沟槽并沉积隔离结构后的结构立体图。
元件标号说明：
基底：100；沟槽隔离结构：110；有源区：120；埋入式字线：130；字线保护
结构：140；第一结构：200；导电结构：210；位线插塞：211；位线：212；位
线保护结构：220；隔离侧墙：230；间隙填充层：301；第二结构：300；第一
沟槽：310；外延层：320；空气间隔层：311；隔离结构：400；第一方向：X；
第二方向：Y。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在传统技术中，形成空气间隔层的过程包括：先形成待隔离的导电结构，然后在导电结构侧面依次向外形成内介质层、牺牲层和外介质层，然后形成与外介质层接触的多晶硅，最后再选用刻蚀选择比较高的刻蚀剂去除牺牲层，形成隔离导电结构和多晶硅的空气间隔层。由于所需要的空气间隔层的宽度很窄，对应的牺牲层的宽度很窄，通常不超过5nm，在实际的制备过程中，很难通过刻蚀完全移除牺牲层，且刻蚀剂对牺牲层的刻蚀并不均匀，造成所形成的空气间隔层的表面也不均匀，从而降低空气间隔层的电隔离效果，影响半导体器件的电性性能。
如图1所示，在本申请一实施例中，空气间隔层311的形成方法包括以下几个步骤：
步骤S100：在基底上形成多个并列间隔分布的第一结构；在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽。
如图8所示，在基底100上形成第一结构200和第二结构300，第一结构200和第二结构300之间形成有第一沟槽310。其中，第一结构200和第二结构300为需要通过空气间隔层311进行隔离的结构，且第二结构300包括可进行外延生长的材料。
在实际的工艺中，可通过多种方式形成上述第一结构200、第二结构300以及第一沟槽310，对于第一结构200、第二结构300以及第一沟槽310的形成方法，在此不做限定。
在一实施例中，可以在基底100的不同位置直接形成间隔设置的第一结构200和第二结构300，第二结构300和第一结构200之间的间隔即为第一沟槽310。
在另一实施例中，步骤S100包括以下几步子步骤：
步骤S110：在基底上形成第一结构。
如图6所示，先在基底100上形成第一结构200，第一结构200可以为任意需要通过空气间隔层进行隔离的结构。在一实施例中，第一结构200为完全暴露的导电材料，在其他实施例中，第一结构200也可以包括其他结构。在本实施例中，第一结构200包括导电结构210和位于导电结构210两侧的隔离侧墙230。具体的，如图2所示，形成第一结构200的工艺包括以下步骤：
步骤S111：在基底上形成导电结构。
如图5所示，在基底100上形成导电结构210。在一实施例中，是在制备存储器的过程中形成空气间隔层，上述导电结构210包括沿第一方向X延伸的位线。进一步的，上述导电结构210包括叠设的位线插塞211和位线212，其中，位线插塞211包括多晶硅，位线212包括金属钨，还可以包括铝、铜、镍或钴等。在一实施例中，在位线212上还形成有位线保护结构220，位线保护结构220包括氮化硅。
在一实施例中，上述基底100为半导体基底，基底100的上表层被沟槽隔离结构110分隔成多个有源区120。具有的，沟槽隔离结构110包括氧化硅。在基底100内还形成有埋入式字线130，埋入式字线130的顶面低于基底100的顶面，且埋入式字线130上形成有自埋入式字线130延伸至基底100顶面的字线保护结构140。具体的，埋入式字线130的材料包括金属钨，字线保护结构140包括氮化硅、氧化硅或氮氧化硅等。
步骤S112：通过沉积工艺在导电结构和基底所暴露的表面形成隔离层。
步骤S113：对所述隔离层进行回刻，去除位于所述基底和所述导电结构上的隔离层，保留所述导电结构侧壁的隔离层，形成隔离侧墙。
如图6所示，先通过沉积工艺沉积一整片隔离层，然后对隔离层进行回刻，保留导电结构210侧面的隔离层，形成隔离侧墙230。具体的，隔离侧墙230包括氮化硅，也可包括其他介质材料。其中，沉积工艺包括化学气相沉积和原子层沉积，在本实施例中，沉积工艺具体采用原子层沉积工艺。以导电结构210包括位线插塞211和位线212为例。首先在位线插塞211、位线212和位线保护结构220以及基底100所暴露的表面沉积一层厚度相同的隔离层，此时，隔离层保形地覆盖位线插塞211、位线212、位线保护结构220和基底100所暴露的表面，然后，再垂直向下对隔离层进行回刻，去除位线保护结构220顶面和基底100顶面的隔离层，保留位线插塞211、位线212和位线保护结构220侧面上的隔离层，形成隔离侧墙230。此时，便完成第一结构200的制备。
步骤S120：在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽。
在形成第一结构200后，继续在基底100上形成第二结构300，第二结构300位于第一结构200的两侧且第一结构200和第二结构300之间形成有第一沟槽310。其中，第二结构300包括可以进行外延生长的材料，例如硅、锗等半导体材料。在本实施例中，第二结构300包括多晶硅。
在一实施例中，可以在第一结构200两侧直接形成与第一结构200间隔设置的第二结构300，第一结构200和第二结构300之间的间隔即为第一沟槽310。
在本实施例中，如图3所示，步骤S120包括以下子步骤：
步骤S121：在所述基底上沉积覆盖所述第一结构和第一结构两侧的基底的间隙填充层。
通过沉积工艺，在基底100上方沉积一层较厚的间隙填充层，间隙填充层覆盖第一结构200以及第一结构200两侧的基底100。其中，该沉积工艺可采用化学气相沉积、物理气相沉积等。
步骤S122：通过研磨工艺去除所述第一结构上方的间隙填充层，使所述间隙填充层的顶面与所述第一结构的顶面齐平。
如图7所示，通过研磨工艺对间隙填充层301的顶面进行研磨，逐渐降低间隙填充层301的高度并使间隙填充层301的顶面平坦，当研磨至暴露出第一结构200的顶面时，例如暴露出位线保护结构220时，停止研磨，此时，间隙填充层301的顶面和第一结构200的顶面齐平。
步骤S123：刻蚀部分所述间隙填充层以形成第二结构，在第一结构和第二结构之间形成第一沟槽。
如图8所示，刻蚀第一结构200两侧的部分间隙填充层以形成第二结构300，在第一结构200和第二结构300之间形成第一沟槽310。具体的，先在第二结构300上形成掩膜层，掩膜层上开设有暴露第二结构300的窗口，通过窗口定义出第一沟槽310的位置，然后对第二结构300进行刻蚀，形成第一沟槽310。在一具体的实施例中，当第一结构200包括位线保护结构220和隔离侧墙230时，窗口还暴露出第一结构200，选用对第二结构300的刻蚀选择比较大的刻蚀剂进行刻蚀，所暴露的第一结构200不受刻蚀影响。具体的，第一沟槽310的沟槽宽度范围为1nm～20nm，其中，第一沟槽310的沟槽宽度也为第一沟槽310两侧相对的第一结构200和第二结构300之间的间距。此时，完成在基底100上形成第一结构200、第二结构300以及第一沟槽310的步骤。
步骤S200：通过外延生长工艺使暴露于所述第一沟槽内的所述第二结构生长外延层，且所述外延层填充部分所述第一沟槽，所述第一沟槽未被填充的部分形成空气间隔层。
结合图9a和图9b所示，将步骤S100所形成的结构置于外延生长腔内，使第二结构300进行外延生长，暴露于第一沟槽310内的第二结构300的侧壁开始向外生长并逐渐填充第一沟槽310，第一沟槽310的宽度逐渐减小。控制外延生长的时间，得到目标厚度的外延层320，且该外延层320填充部分第一沟槽310且并未填满第一沟槽310，未被填满的第一沟槽310形成空气间隔层311。具体的，外延层的厚度范围可为1nm～15nm，所形成的空气间隔层311的宽度范围可为0.1nm～5nm。
在一实施例中，如图4所示，步骤S200包括以下几个子步骤：
步骤S210：通过外延生长工艺，使所述第二结构的顶面和暴露于第一沟槽内的所述第二结构的侧面同时生长外延层，并使所述第二结构顶部拐角处生长的外延层闭合所述第一沟槽。
在实际的外延生长过程中，第二结构300所暴露的表面均会进行外延生长，第二结构300的顶面和暴露于第一沟槽310内的第二结构300的侧面同时生长外延层320，此时，第二结构300顶部拐角处的外延层的生长速度大于侧面外延层的生长速度。因此，在第一沟槽侧面的外延层未填满第一沟槽310之前，第二结构300顶部拐角处生长的外延层便已经将第一沟槽310闭合，如图9b所示，在虚线框T内，外延层闭合第一沟槽310顶部开口。
在一实施例中，上述基底100为半导体基底，在外延生长期间，第一沟槽310底部所暴露的有源区120也会进行外延生长，从而使得第一沟槽310底部被外延层闭合，如图9b所示，在虚线框B中，第一沟槽310底部被外延层闭合。
步骤S220：通过研磨工艺去除所述第一结构上方的外延层，保留所述第一沟槽侧壁上的外延层。
如图10a和图10b所示，当第二结构300顶部拐角处的外延层生长速度较快而将第一沟槽310顶部开口闭合时，再通过研磨工艺对外延层的顶面进行研磨，去除第二结构300顶面生长的外延层，即去除第一结构200上方的外延层，暴露出第一结构200以及第一沟槽310，保留第一沟槽310侧壁上的外延层320。
在一实施例中，上述第二结构300包括多晶硅。上述外延生长采用化学气相外延生长，化学气相外延生长的生长速度较快且易于控制。在具体的外延生长过程中，所充入的气体包括SiH4(或SiH2Cl2)、H2、HCl，进行外延生长的温度范围为600℃～900℃。其中，SiH4(或SiH2Cl2)、HCl作为生成外延层的反应气体。在其他实施例中，也可以使用SiCl4和H2作为反应气体。在一实施例中，在外延生长过程中还充入掺杂气体，形成具有掺杂的外延层，例如上述所充入的气体还包括PH3，通过外延生长形成具有P掺杂的外延层。在一实施例中，在进行外延生长之前，还包括对第二结构300的表面进行原位清洁的步骤，通过原位清洁，去除第二结构300表面的微颗粒、有机物和金属离子等，保证后期外延层的质量。
在一实施例中，当基底100内形成有埋入式字线130和叠设于埋入式字线130上的字线保护结构140时，在步骤S200之后，还包括：
步骤S310：刻蚀所述第二结构以形成暴露出所述字线保护结构的第二沟槽，且所述第二沟槽沿所述第二方向穿透所述第二结构。
在一实施例中，在第二结构300上形成掩膜层，通过掩膜层定义出第二沟槽的刻蚀窗口，该刻蚀窗口正对下方字线保护结构140。通过刻蚀窗口刻蚀第二结构300，暴露出基底100内的字线保护结构140，且第二沟槽沿第二方向Y穿透第二结构300。
步骤S320：沉积隔离结构，所述隔离结构填满所述第二沟槽并覆盖所述第二结构。
如图11所示，沉积隔离结构400，使隔离结构400填满第二沟槽并覆盖第二沟槽以及第二沟槽两侧的第二结构300。
在一实施例中，在埋入式字线130两侧的有源区120内形成源区和漏区，从而形成MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)。进一步的，漏区与上述位线电连接，在源区上方形成存储电容器，存储电容器的下极板则通过多晶硅与源区电连接，由此可以形成半导体存储器，例如可形成动态随机存取存储器(DRAM)，当然，也可以形成其他类型的存储器。在一实施例中，存储电容器形成于隔离结构400上方，在形成隔离结构400之后，还包括刻蚀隔离结构400并在隔离结构中形成接触孔，存储电容器的下极板则通过接触孔和第二导电结构与衬底100中的源区电连接。
上述空气间隔层311的形成方法，先在基底100上形成第一结构200并在第一结构200侧面形成第二结构300，第二结构300和第一结构200之间形成有第一沟槽310，第二结构300的侧面暴露于第一沟槽310内，其中，该第一结构200和第二结构300为需通过空气间隔层311进行电隔离的结构，第二结构300为可进行外延生长的结构。然后，通过外延生长工艺使暴露于第一沟槽310内的第二结构300朝向第一结构200生长外延层，第一沟槽310逐渐被外延层填充，第一沟槽310的沟槽宽度逐渐缩小。控制外延生长的时间，当外延层达到一定厚度时，停止外延生长，使第一沟槽310不被外延层填满，未填充外延层的第一沟槽310则形成空气间隔层311。本申请所涉及的空气间隔层311的形成方法，先形成第一沟槽310，然后通过外延生成缩小第一沟槽310的沟槽宽度，形成空气间隔层311，因此，第一沟槽310的沟槽宽度大于空气间隔层311的宽度，虽然空气间隔层311的宽度很小，但是，第一沟槽310的沟槽宽度可以相对较大，相比于传统技术中直接刻蚀宽度较窄的牺牲层形成空气间隔层311，本申请中先形成宽度较大的第一沟槽310，再通过外延层缩小第一沟槽310的宽度，可以避免传统技术中因牺牲层太窄而难以去除且刻蚀不均匀的技术问题。同时，通过先开设宽度较大的第一沟槽310，再通过在第一沟槽310侧壁生长外延层，可以通过控制外延层厚度，可以得到不同宽度的空气间隔层311。
本申请还涉及一种半导体结构，如图10a和10b所示，半导体结构包括：
基底100。
多个第一结构200，并列间隔分布于基底100上。具体的，第一结构200包括导电结构210和位于导电结构210两侧的隔离侧墙230。
第二结构300，形成基底100上且位于相邻第一结构200之间，第一结构200和第二结构300之间形成有第一沟槽。具体的，第二结构200为多晶硅。
外延层320，由第二结构300和基底100通过外延生长而成，外延层320形成于第一沟槽底部以及第二结构300朝向第一沟槽的侧面上，第一沟槽未被填充的部分形成空气间隔层311。具体的，基底100被沟槽隔离结构110分割成多个有源区120，基底100生长的外延层实际为基底100的有源区120生长的外延层。
在一实施例中，上述半导体结构为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)，其中，上述导电结构210包括沿第一方向X延伸的位线212和位于位线212上方的位线保护结构220。在一实施例中，如图11所示，基底100内形成有埋入式字线130和叠设于埋入式字线130上的字线保护结构140，埋入式字线130和字线保护结构140沿第二方向Y延伸，第二方向Y不同于第一方向X，第二结构300内还形成有垂直穿透第二结构300并暴露出字线保护结构140的第二沟槽，且第二沟槽沿第二方向Y贯穿第二结构300，第二沟槽内填充有隔离结构400，且隔离结构400覆盖第一结构200、第二结构300和空气间隔层311。
在一实施例中，在埋入式字线130两侧的有源区120内形成源区和漏区，从而形成MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应管)。进一步的，漏区通过位线插塞与上述位线电连接，在源区上方形成存储电容器，存储电容器的下极板则通过多晶硅与源区电连接，由此可以形成半导体存储器，例如可形成动态随机存取存储器(DRAM)，当然，也可以形成其他类型的存储器。在一实施例中，存储电容器形成于隔离结构400上方，隔离结构400中形成接触孔，存储电容器的下极板则通过接触孔和第二导电结构200与衬底100中的源区电连接。
上述半导体结构，第一结构200和第二结构300之间形成有第一沟槽，通过第二结构300和基底100所生长的外延层320填充部分第一沟槽，未被外延层320填充的第一沟槽则形成空气间隔层。由于外延层320的厚度比较容易控制，因此，能够通过调整外延层320的厚度灵活设置空气间隔层的宽度，得到宽度较窄的空气间隔层，从而提供器件的集成度。同时，相比于传统技术中的“介质层-空气间隔层-介质层”的结构，即空气间隔层两侧均需设置介质层的结构，本申请中，空气间隔层一侧的第二结构300为能够进行外延生长的材料，在第二结构300和空气间隔层之间省略了介质层，由于能够进一步缩小器件的尺寸，提高器件的集成度。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种空气间隔层的形成方法，其特征在于，包括：
在基底上形成多个并列间隔分布的第一结构；
在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽；
通过外延生长工艺使所述第二结构表面生长外延层，且所述外延层填充部分所述第一沟槽，所述第一沟槽未被填充的部分形成空气间隔层。
2.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述第一结构包括导电结构和位于导电结构两侧的隔离侧墙。
3.如权利要求2所述的空气间隔层的形成方法，其特征在于，所述第一结构包括导电结构和位于所述导电结构侧面的隔离隔墙，所述在基底上形成多个并列间隔分布的第一结构，包括：
在所述基底上形成多个并列间隔分布的导电结构；
通过沉积工艺在导电结构和基底所暴露的表面形成隔离层；
对所述隔离层进行回刻，去除位于所述基底和所述导电结构顶面上的隔离层，保留所述导电结构侧面上的隔离层，形成隔离侧墙。
4.如权利要求3所述的空气间隔层的形成方法，其特征在于，所述沉积工艺包括原子层沉积工艺。
5.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述在所述基底上形成第二结构，所述第二结构位于相邻所述第一结构之间，且所述第二结构与所述第一结构之间形成有第一沟槽，包括：
在所述基底上沉积覆盖所述第一结构和第一结构两侧的基底的间隙填充层；
通过研磨工艺去除所述第一结构上方的间隙填充层，使所述间隙填充层的顶面与所述第一结构的顶面齐平；
刻蚀部分所述间隙填充层以形成第二结构，在第一结构和第二结构之间形成第一沟槽。
6.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述第一沟槽的宽度范围为1nm～20nm，所述外延层的厚度范围为1nm～15nm。
7.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述通过外延生长工艺使所述第二结构表面生长外延层，包括：
通过外延生长工艺，使所述第二结构的顶面和朝向于第一沟槽内的所述第二结构的侧面同时生长外延层，并使所述第二结构顶部拐角处生长的外延层闭合所述第一沟槽；
通过研磨工艺去除所述第一结构上方的外延层。
8.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述第二结构包括多晶硅，所述通过外延生长工艺使所述第二结构表面生长外延层，包括：
在外延生长过程充入掺杂气体，形成具有掺杂的外延层。
9.如权利要求2所述的空气间隔层的形成方法，其特征在于，所述导电结构包括沿第一方向延伸的位线，所述位线上形成有位线保护结构。
10.如权利要求9所述的空气间隔层的形成方法，其特征在于，所述基底内形成有埋入式字线和叠设于所述埋入式字线上的字线保护结构，所述埋入式字线和所述字线保护结构沿第二方向延伸，所述第二方向不同于所述第一方向，在形成所述空气间隔层后，还包括：
刻蚀所述第二结构以形成暴露出所述字线保护结构的第二沟槽，且所述第二沟槽沿所述第二方向贯穿所述第二结构；
沉积隔离结构，所述隔离结构填满所述第二沟槽并覆盖所述第一结构、第二结构和空气间隔层。
11.如权利要求1所述的空气间隔层的形成方法，其特征在于，所述基底包括有源区，所述通过外延生长工艺使所述第二结构表面生长外延层时，还包括：
通过外延生长工艺使所述基底的有源区表面生长外延层。
12.一种半导体结构，其特征在于，包括：
基底；
多个第一结构，并列间隔分布于所述基底上；
第二结构，形成所述基底上且位于相邻所述第一结构之间，所述第一结构和所述第二结构之间形成有第一沟槽；
外延层，由所述第二结构和所述基底通过外延生长而成，所述外延层形成于所述第一沟槽底部以及所述第二结构朝向所述第一沟槽的侧面上，所述第一沟槽未被填充的部分形成空气间隔层。
13.如权利要求12所述的半导体结构，其特征在于，所述第二结构为多晶硅。
14.如权利要求12所述的半导体结构，其特征在于，所述第一结构包括导电结构和位于导电结构两侧的隔离侧墙。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构为动态随机存取存储器，所述导电结构包括沿第一方向延伸的位线，所述位线上形成有位线保护结构。
16.如权利要求15所述的半导体结构，其特征在于，所述基底内形成有埋入式字线和叠设于所述埋入式字线上的字线保护结构，所述埋入式字线和所述字线保护结构沿第二方向延伸，所述第二方向不同于所述第一方向，所述第二结构内还形成有垂直穿透所述第二结构并暴露出所述字线保护结构的第二沟槽，且所述第二沟槽沿所述第二方向贯穿所述第二结构，所述第二沟槽内填充有隔离结构且所述隔离结构覆盖所述第一结构、第二结构和空气间隔层。
CN202010505511.4A 2020-06-05 2020-06-05 空气间隔层的形成方法及半导体结构 Active CN113764353B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010505511.4A CN113764353B (zh) 2020-06-05 2020-06-05 空气间隔层的形成方法及半导体结构
PCT/CN2021/095030 WO2021244305A1 (zh) 2020-06-05 2021-05-21 空气间隔层的形成方法及半导体结构
US17/487,854 US20220020632A1 (en) 2020-06-05 2021-09-28 Formation method for air spacer layer and semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010505511.4A CN113764353B (zh) 2020-06-05 2020-06-05 空气间隔层的形成方法及半导体结构

Publications (2)

Publication Number Publication Date
CN113764353A true CN113764353A (zh) 2021-12-07
CN113764353B CN113764353B (zh) 2022-11-25

Family

ID=78784957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010505511.4A Active CN113764353B (zh) 2020-06-05 2020-06-05 空气间隔层的形成方法及半导体结构

Country Status (3)

Country Link
US (1) US20220020632A1 (zh)
CN (1) CN113764353B (zh)
WO (1) WO2021244305A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140179102A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Semiconductor device with air gaps and method for fabricating the same
US20150014759A1 (en) * 2013-07-12 2015-01-15 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
CN108777253A (zh) * 2018-08-10 2018-11-09 长鑫存储技术有限公司 一种动态随机存储器结构及其形成方法
CN109994418A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190229184A1 (en) * 2018-01-22 2019-07-25 Globalfoundries Inc. Field-effect transistors with airgaps

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335833A (ja) * 2003-05-09 2004-11-25 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR102280238B1 (ko) * 2015-01-30 2021-07-20 삼성전자주식회사 반도체 소자 제조 방법
US9905643B1 (en) * 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140179102A1 (en) * 2012-12-26 2014-06-26 SK Hynix Inc. Semiconductor device with air gaps and method for fabricating the same
US20150014759A1 (en) * 2013-07-12 2015-01-15 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
CN109994418A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190229184A1 (en) * 2018-01-22 2019-07-25 Globalfoundries Inc. Field-effect transistors with airgaps
CN108777253A (zh) * 2018-08-10 2018-11-09 长鑫存储技术有限公司 一种动态随机存储器结构及其形成方法

Also Published As

Publication number Publication date
WO2021244305A1 (zh) 2021-12-09
CN113764353B (zh) 2022-11-25
US20220020632A1 (en) 2022-01-20

Similar Documents

Publication Publication Date Title
US9991277B1 (en) Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US9875929B1 (en) Three-dimensional memory device with annular blocking dielectrics and discrete charge storage elements and method of making thereof
EP3651204B1 (en) Three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9786681B1 (en) Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
JP5128059B2 (ja) Ｓｅｇ膜により拡張した接合領域を有する半導体素子及びその製造方法
WO2019005221A1 (en) THREE DIMENSIONAL MEMORY DEVICE HAVING DIRECT SOURCE CONTACT AND METAL OXIDE BLOCK DIELECTRIC AND METHOD OF MANUFACTURING SAME
EP3642877A1 (en) Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
WO2017065869A1 (en) Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9219114B2 (en) Partial FIN on oxide for improved electrical isolation of raised active regions
JP2004530300A (ja) 窪み付きｇａｔｄｒａｍトランジスタおよび方法
CN111564442B (zh) 半导体结构及制备方法
US9240482B2 (en) Asymmetric stressor DRAM
US6759335B2 (en) Buried strap formation method for sub-150 nm best DRAM devices
CN113707612B (zh) 存储器件及其形成方法
US7851298B2 (en) Method for fabricating transistor in a semiconductor device utilizing an etch stop layer pattern as a dummy pattern for the gate electrode formation
KR100706918B1 (ko) 트렌치를 포함하는 메모리셀 및 그 제조방법
US7402487B2 (en) Process for fabricating a semiconductor device having deep trench structures
CN113764353B (zh) 空气间隔层的形成方法及半导体结构
KR20040104369A (ko) 선택적 ＳｉＧｅ/Ｓｉ 에칭을 사용한 칼라 형성 방법
US6586300B1 (en) Spacer assisted trench top isolation for vertical DRAM's
WO2019055073A1 (en) THREE-DIMENSIONAL MEMORY DEVICE CONTAINING ANNULAR ENGRAVING STOP SPACER AND METHOD FOR MANUFACTURING THE SAME
EP3933889B1 (en) Buried gate preparation method and semiconductor device preparation method
US20220336466A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
US20150348972A1 (en) Asymmetric stressor dram
CN209785940U (zh) 存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant