CN113764262B - 一种大尺寸高精度芯片的制备方法及设备 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000001878 scanning electron micrograph Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 238000010894 electron beam technology Methods 0.000 claims description 48
- 238000012545 processing Methods 0.000 claims description 32
- 238000011161 development Methods 0.000 claims description 16
- 238000004590 computer program Methods 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- 238000003384 imaging method Methods 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 20
- 239000010410 layer Substances 0.000 description 15
- 238000013461 design Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 210000001503 joint Anatomy 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002086 nanomaterial Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000002508 contact lithography Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70216—Mask projection systems
- G03F7/70358—Scanning exposure, i.e. relative movement of patterned beam and workpiece during imaging
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本公开提供一种大尺寸高精度芯片的制备方法，包括：确定最大单次曝光面积，根据曝光图形整体尺寸和最大单次曝光面积将曝光图形划分为多个曝光子图形，并设计参考标记；在衬底上制作每个曝光子图形的参考标记，每一个曝光子图形对应一个曝光写场；得到每个曝光写场的SEM图，并根据参考标记，对所有曝光写场的SEM图进行拼接处理，得到完整SEM图；在完整SEM图上确定参考标记与写场中心的相对位置关系，以使写场中心定位在衬底的指定位置上；根据完成定位的各写场中心，对各曝光写场内的曝光图形进行曝光，相较于现有技术，能够在不依赖高精度位移定位系统的条件下，实现亚10纳米精度以及无尺寸限制的芯片制备。
Description
技术领域
本公开涉及微纳加工制造技术领域，具体涉及一种大尺寸高精度芯片的制备方法及设备。
背景技术
目前，用于大规模高精度芯片制备的主流技术是DUV/EUV光刻曝光。在摩尔定律的驱动下，此项技术一直在朝着高精度加工和高密度集成方向发展。芯片的尺寸越来越小，同时能够容纳的晶体管的数量越来越多。一片晶圆可以进行多种不同结构芯片的加工制备，同时能够结合沉积和套刻技术，实现多层结构的芯片制备。制备流程主要由制版、光刻、沉积及刻蚀等关键步骤构成，此技术在便于大规模流程化控制的基础上，还兼具较高加工精度以及良品率可控等优点。但是制版、光刻等步骤需要非常高的时间和经济成本，不利于小规模的芯片设计开发。同时，随着信息光子技术的发展，芯片的集成化和小型化已经不是唯一的目标，越来越多的应用方向要求兼具高精度和大尺寸的芯片加工能力。但是当前的掩模光刻技术限制了芯片制备的尺寸以及最小加工精度，例如步进扫描式光刻使用特定缩放比例的光刻版，虽然可以保证高精度，但是不能拼接，无法满足大尺寸加工要求。接触式光刻虽然可以一次曝光高达6英寸的完整晶圆，但是精度限制在微米量级，无法满足高精度要求。
无掩模技术近年来得到了长足发展，包括电子束曝光、激光直写等，两者各有优势。后者将准直性极好的激光聚焦成微米级光斑，通过激光干涉位移台的移动可实现百毫米甚至米级的大面积曝光且保证百纳米的定位精度，具有较高的灵活性。但是随着曝光面积的增加，精度逐渐降低，目前最先进的激光直写仪器的最小线宽限制在500nm，仍不能满足纳米级精度的芯片加工要求。相比而言，电子束曝光是一项兼备灵活性和高精度的二维加工制备技术，其广泛用于微纳光子器件及芯片领域的研究。此项技术采用高速电子束直接在材料表面的电子束曝光胶上写出二维结构的方式，省去了制版及光刻等步骤，因此大大降低了小规模微纳制备的时间及经济成本，并且避开了光衍射极限的限制，将最小加工精度降低到了10nm以下。但是，芯片的最小结构尺寸限制了单次曝光的最大写场，从而给大尺寸高精度的芯片加工提出了巨大挑战。尽管高精度的曝光拼接是一条解决途径，但是，能够胜任高精度拼接的曝光机成本高昂，因为需要安装昂贵的激光干涉高精度定位系统，这是导致当前电子束曝光技术不能普及的一个重要因素。因此，急需发展一种低成本电子束曝光大视场高精度拼接技术。
发明内容
本公开的目的是提供一种大尺寸高精度芯片的制备方法，以同时满足大尺寸结构与高分辨率的芯片制备要求。
本公开第一方面实施例提供一种大尺寸高精度芯片的制备方法，包括：
根据芯片曝光图形的最小结构尺寸以及曝光设备的加工精度确定最大单次曝光面积，根据曝光图形整体尺寸和最大单次曝光面积将曝光图形划分为多个曝光子图形，并对每一个所述曝光子图形设计参考标记；
在待制备所述芯片的衬底上制作每个曝光子图形的参考标记，每一个所述曝光子图形在所述衬底上对应一个曝光写场，所述曝光写场对应所述最大单次曝光面积；
对每一个曝光写场进行电子束扫描成像，得到每个曝光写场的SEM图，并根据每个曝光写场对应的参考标记，对所有曝光写场的SEM图进行拼接处理，得到完整SEM图，所述完整SEM图即所有曝光写场拼接后的SEM图；
在所述完整SEM图背景上确定各曝光写场的参考标记与写场中心的相对位置关系，以使写场中心定位在衬底的指定位置上；
根据完成定位的各写场中心，对各曝光写场内的曝光图形进行曝光。
根据本公开的一些实施方式中，所述在待制备所述芯片的衬底上制作每个曝光子图形的参考标记，包括：
对待制备所述芯片的衬底进行清洁及涂电子束曝光胶处理；
对每个曝光子图形的参考标记进行曝光，并进行显影、镀金以及剥离处理，以在所述衬底上制作每个曝光子图形的参考标记。
根据本公开的一些实施方式中，所述在所述完整SEM图背景上确定各曝光写场的参考标记与写场中心的相对位置关系，包括：
在所述完整SEM图背景上，利用曝光设备对曝光写场的参考标记设置对准光标，并将对准光标与参考标记对齐；
根据所述对准光标的位置确定各曝光写场的参考标记与写场中心的相对位置关系。
根据本公开的一些实施方式中，所述曝光写场的参考标记设置为4个，两个相邻曝光写场共用中间2个参考标记。
根据本公开的一些实施方式中，所述对准光标设置为3个。
根据本公开的一些实施方式中，所述曝光设备为电子束曝光机。
本公开第二方面实施例提供一种大尺寸高精度芯片的制备设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行以实现第一方面所述的方法。
本公开与现有技术相比的优点在于：
本公开提出的大尺寸高精度芯片的制备方法，相比现有的微纳加工技术，
在保持了电子束曝光高精度特点的同时，通过分步曝光再拼接的方式，突破了曝光写场对芯片加工尺寸的限制，可实现10nm以下的加工精度以及无尺寸限制的芯片制备；并且本公开采用的高精度拼接方法通过小写场内光标对准的方式大幅改善了拼接精度，无需昂贵的高精度位移台和超灵敏的电子束偏转控制系统，使得电子束曝光机进行高精度拼接的设备成本大幅降低。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本公开所提供的一种大尺寸高精度芯片的制备方法的流程图；
图2示出了MZI的大尺寸曝光图形及参考标记图形；
图3示出了衬底上制作的参考标记阵列；
图4示出了单个曝光写场的扫描电镜(SEM)图；
图5示出了采用图片拼接方法组合出的完整曝光写场扫描电镜(SEM)图；
图6中(a)示出了各曝光写场的写场中心与周围参考标记的相对位置确定方式示意图；(b)示出了各曝光写场对准光标与图形平移方式示意图；
图7中(a)示出了光学显微镜下完整设计结构的镀铬样品；(b)示出了镀铬样品的小结构细节；(c)示出了镀铬样品的拼接处细节；(d)示出了氮化硅光栅耦合器SEM图；(e)示出了氮化硅波导拼接处SEM图；
图8示出了使用现有方法进行拼接曝光的显影后效果图，以及使用本公开方法进行拼接曝光的显影后效果图；
图9示出了使用本公开方法进行的单个写场内330nm光栅结构制备效果图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了解决现有技术中存在的问题，本公开实施例提供一种大尺寸高精度芯片的制备方法，下面结合附图进行说明。
现有的微纳加工技术以电子束曝光技术作为基础，根据设计的最小结构尺寸来确定曝光写场大小，通过控制电子束的走向将设计的结构转移到电子束曝光胶上，再通过显影、材料的沉积或刻蚀使设计结构在需要的材料上保留下来。尽管此流程可以通过设置大曝光写场实现大尺寸结构的制备，但是难以同时实现对设计结构的高精度曝光。
本公开使用较小面积曝光写场曝光(保证高精度)再进行曝光写场拼接的方法完成对大面积微纳结构的曝光。为实现高精度拼接，本公开先使用电子束曝光、显影和金属沉积的方法在材料表面制备出参考坐标阵列，再根据参考坐标阵列来进行每个曝光写场中心的精确定位以及曝光写场之间的拼接。完成每个曝光写场中心的精确定位之后，再将设计的二维结构划分到拼接的多个曝光写场中依次曝光，将图形转移到涂胶的材料表面，最后通过显影、镀铬和剥离的方法将设计的二维结构加工到衬底材料上。
具体的，图1示出了本公开所提供的一种大尺寸高精度芯片的制备方法的流程图；如图1所示，本公开提供的大尺寸高精度芯片的制备方法，包括以下步骤：
步骤S101：根据芯片曝光图形的最小结构尺寸以及曝光设备的加工精度确定最大单次曝光面积，根据曝光图形整体尺寸和最大单次曝光面积将曝光图形划分为多个曝光子图形，并对每一个所述曝光子图形设计参考标记；
具体的，所述曝光设备可以为电子束曝光机。最大单次曝光面积即曝光设备的曝光写场(Writing Field)。所述芯片可以为光子芯片或者其它半导体结构，本申请对此不做限定。
本公开中，绘制设计芯片的曝光图形，将芯片的整体曝光图形分为多个小的曝光子图形，曝光子图形的面积由此芯片的最小结构尺寸以及曝光设备的加工精度确定，需要保证曝光子图形在衬底上可以被曝光设备清晰曝光出最精细的结构。
每一个曝光子图形在待制备所述芯片的衬底上对应一个曝光写场，曝光写场对应最大单次曝光面积。每一个曝光写场的尺寸由曝光图形的最小结构和曝光设备的最大加工精度决定，从而在保证最小结构曝光清晰的条件下，单次曝光面积最大。
如图2所示，分割成五个部分的微纳光学马赫-曾德尔干涉仪(MZI)的曝光图形。图中MZI总长度1750μm(加上两边没有图形的部分，曝光图形的总长度可达2500μm)，最小结构为光栅耦合器的光栅结构，尺寸为900nm，完整曝光图形可以分成5个500um2的曝光子图形以进行小面积依次曝光。根据划分的曝光子图形，绘制参考标记用于对每个曝光子图形结构曝光时的精细对准。如图2所示，每个曝光子图形可以设置4个参考标记(4个角上)，相邻2个参考标记之间的间距是400微米，2个相邻曝光子图形共用中间两个参考标记。
步骤S102：在待制备所述芯片的衬底上制作每个曝光子图形的参考标记，每一个所述曝光子图形在所述衬底上对应一个曝光写场；
具体的，所述衬底可以为三层结构，从上到下依次为200nm氮化硅、14.3微米二氧化硅和725微米硅。
实际应用中，S102可以具体实现为：对待制备所述芯片的衬底进行清洁及涂电子束曝光胶处理；对每个曝光子图形的参考标记进行曝光，并进行显影、镀金以及剥离处理，以在所述衬底上制作每个曝光子图形的参考标记。
通过上述步骤可以得到如图3所示的金属参考标记阵列。参考标记所用的金属可以为金、银、铜等材料。
步骤S103：对每一个曝光写场进行电子束扫描成像，得到每个曝光写场的扫描电镜(Scanning Electron Microscope，SEM)图，并根据每个曝光写场对应的参考标记，对所有曝光写场的SEM图进行拼接处理，得到完整SEM图；
具体的，可以使用电子束曝光机对每一个曝光写场进行电子束扫描成像，成像过程需使用与每个曝光写场曝光过程相同的视场、工作距离、加速电压及电子束强度等参数，以确保获取的图像能与曝光过程中可获取的图像完全一致，如图4所示，得到曝光写场的SEM图。根据每个曝光写场对应的参考标记，对所有获得的SEM图进行拼接处理，得到完整的曝光写场SEM图，完整SEM图即所有曝光写场拼接后的SEM图，如图5所示。
对所有获得的SEM图进行拼接处理时，根据每个曝光写场内的参考标记，对所有相邻曝光写场交叠区域内的参考标记进行对准拼接，从而得到完整曝光背景SEM图。
步骤S104：在所述完整SEM图背景上确定各曝光写场的参考标记与写场中心的相对位置关系，以使写场中心定位在衬底的指定位置上；
实际应用中，S104可以具体实现为：在所述完整SEM图背景上，利用曝光设备对曝光写场的参考标记设置对准光标，并将对准光标与参考标记对齐；根据所述对准光标的位置确定各曝光写场的参考标记与写场中心的相对位置关系。
具体的，将S101完成的由五部分构成的完整曝光图形添加到图5的SEM图片背景中，确认各部分连接处精确对接。在每个小曝光写场的背景中，选取三个参考标记位置并设置三个对准光标分别和它们对齐，如图6(a)所示，在保证完整图形精确对接的条件下，确定各曝光写场实际参考标记与曝光图形中心的相对位置关系。由于各曝光图形是由一个完整设计结构分割出来的，因此通过实际镀金标记位置精确定位各曝光写场的写场中心，即可将曝光图形拼接出原完整结构(如图6(a)中的MZI)。用同样的方法完成对所有曝光写场的对准光标设置后，将每个小曝光写场内的对准光标和曝光图形整体平移至曝光写场的中心，以确保在电子束对准中心的500um2的写场范围内能够扫描到完整的三个参考标记，平移过程如图6(b)所示。完成每个曝光写场的平移操作后并模拟曝光前的精细对准过程，以确保能够在每个曝光写场精确地将对准光标与实际参考标记对齐，从而确保曝光位置足够精准。若无法在曝光精确对准时将光标准确地对准在参考标记的实际位置上，需要重新调整拼接图片的尺寸和对准光标的坐标位置。
步骤S105：根据完成定位的各写场中心，对各曝光写场内的曝光图形进行曝光。
具体的，确定所有曝光写场的对准光标位置无误后，对衬底进行第二次涂胶处理。将涂胶后的衬底(也可以称为样品)放入电子束曝光机，在不破坏曝光写场的前提下找到涂胶后衬底上的参考标记位置，使用电子束曝光机的精细对准功能将对准光标位置和参考标记位置进行平移和旋转的校准，使写场中心精确地定位在衬底的指定位置上，并进行电子束曝光。以此方式完成对每个曝光写场的精细对准及电子束曝光。曝光完成后对衬底进行显影、镀铬及剥离处理，以实现将铬金属覆盖在芯片设计结构的表面，并将设计结构以外的衬底表面裸露出来，镀铬剥离后的样品如图7所示。图7(a)为光学显微镜下完整设计结构的镀铬样品，图7(b)为镀铬样品的小结构细节，图7(c)为镀铬样品的拼接处细节；可以看出本申请在500um2曝光写场的条件下可以制备出清晰的900nm条纹，并且可实现曝光写场之间的高精度的拼接，可以进行200nm厚度Si3N4衬底的光栅耦合器制备以及单模波导连接。
在对样品完成镀铬及剥离处理之后，对样品进行了干式刻蚀，从样品上方将未覆盖铬的氮化硅进行了200nm深度的反应式离子刻蚀，再使用铬刻蚀剂将样品上覆盖的铬清除，得到未沉积覆盖层的氮化硅波导及光子器件。样品表面可使用SEM对样品的细节进行表征，制备的最小结构900nm光栅以及1.7μm波导拼接处的SEM图如图7(d)和7(e)所示。若忽视拼接处两侧曝光图形的不同带来的波导宽度区别，拼接处两侧波导的中心位置错位只有2.7nm，如图7(e)所示。
实际应用中，首先采用未采集拼接参考标记SEM图像以及未校准对准光标和图形曝光中心的方式进行电子束曝光及曝光写场拼接，曝光显影后的光学显微镜图如图8(a)所示，此方式在曝光前进行精细对准时，无法将对准光标精确定位到样品上的实际参考标记位置，因此曝光中心无法精确定位在衬底上的实际位置，曝光拼接后出现明显错位现象，设计的1.7μm波导的拼接细节如图8(b)-(d)所示，显影后观察到明显的波导断开现象，拼接的错位距离普遍大于2μm。
使用本公开的电子束曝光对准和曝光写场拼接技术后，曝光显影后的结构有明显改善。完整曝光结构如图8(e)所示，观察不到明显波导拼接处错位，拼接细节如图8(f)-(i)所示，拼接处错位距离普遍小于10nm，波导无任何错位断开情况。
使用本公开的曝光步骤，以演示的500um2写场大小，可完成更精细微纳结构的曝光，如图9所示，300nm线宽的二维光栅结构可清晰地制备出来，验证了使用电子束曝光为基础的高精度加工能力。
由此可见，本公开可以明显改善电子束曝光的图形拼接效果，并且通过减小曝光面积，还可进一步增加曝光分辨率。本公开中单个曝光写场的曝光方式与传统电子束曝光技术相同，最小加工尺寸可达到10nm以下，并且通过精细调节拼接后的图形尺寸，对准精度也可达到10nm以下。以往在原理验证过程中主要采用人工对准光标校准以及图片拼接的方式，增加了大尺寸结构校准和拼接的人工和时间成本，但是本公开采用的校准和拼接方式十分利于自动化开发，结合自动校准及拼接，拼接的数量将不再影响整体曝光结构的加工时间。
本申请中，将大尺寸曝光图形分割成多个小写场图形，分别进行曝光及高精度拼接，完成对大尺寸图形的高分辨率曝光；使用电子束曝光制备技术，将曝光图形通过材料蒸镀、刻蚀以及沉积的方式完成对芯片核心结构以及覆盖层的制备；小写场分步曝光再进行拼接的方式使得可制备的芯片尺寸不再受图形曝光的写场限制，对任意可被电子束曝光机容纳的晶圆衬底尺寸，均可实现大尺寸的芯片制备。并且电子束曝光机不需要安装高精度激光干涉定位系统以及超高精度电子束偏转控制系统，显著降低成本，拼接精度小于10nm。
本申请提出的上述高精度拼接方法可以通过程序设计，实现自动化拼接。通过开发图像采集及拼接软件，实现对每一个曝光写场SEM图像的自动化采集与拼接。通过定位和对准系统软件开发，实现自动化对准和曝光。上述高精度拼接方法应用方向不仅适用于各种光、电子器件级芯片，还适用于具有大尺寸和高精度加工需求的各种结构制备，同时适用对象还包括电子束曝光系统开发商与用户等。
本公开提出的大尺寸高精度芯片的制备方法，能够明显改善微纳光子结构加工过程中的曝光精度、加工成本以及芯片加工尺寸等重要指标，解决当前芯片(特别是光子芯片加工)加工工艺面临的最主要问题。完成本公开演示的镀铬氮化硅图形衬底制备之后，采用当前成熟的氮化硅刻蚀及二氧化硅沉积技术，即可完成氮化硅芯片的制备，并且本方法可沿用到任何适用电子束曝光、刻蚀以及沉积的芯片、二维单层及多层结构制备中。
本公开相比以往微纳加工技术，在保持了电子束曝光高精度特点的同时突破了加工尺寸的限制，可实现10nm以下的拼接精度以及无尺寸限制的光芯片制备。本公开为小批量和大尺寸光芯片的设计开发提供了低成本、高灵活性的工艺支持。不管是高端还是低端的电子束曝光机，不论有没有超高精度激光干涉位移定位及电子束偏转控制系统，采用本公开的方法后，通过优化对准精度，都可以实现近乎完美的曝光写场拼接，拼接精度可达10nm以下。因此，相较于现有技术，能够在不使用高精度激光干涉位移台以及超高精度电子束偏转系统的电子束曝光机上，实现亚10纳米的拼接精度，并且可利用此拼接技术实现电子束曝光机可容纳的任意大尺寸芯片制备。
本申请实施例还提供了一种大尺寸高精度芯片的制备设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行以实现上述大尺寸高精度芯片的制备方法。
该大尺寸高精度芯片的制备设备包括电子束曝光机等曝光设备。
本申请实施例提供的大尺寸高精度芯片的制备设备与本申请实施例提供的大尺寸高精度芯片的制备方法出于相同的发明构思，具有与其采用、运行或实现的方法相同的有益效果。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (7)
1.一种大尺寸高精度芯片的制备方法，其特征在于，包括：
根据芯片曝光图形的最小结构尺寸以及曝光设备的加工精度确定最大单次曝光面积，根据曝光图形整体尺寸和最大单次曝光面积将曝光图形划分为多个曝光子图形，并对每一个所述曝光子图形设计参考标记；
在待制备所述芯片的衬底上制作每个曝光子图形的参考标记，每一个所述曝光子图形在所述衬底上对应一个曝光写场，所述曝光写场对应所述最大单次曝光面积；
对每一个曝光写场进行电子束扫描成像，得到每个曝光写场的SEM图，并根据每个曝光写场对应的参考标记，对所有曝光写场的SEM图进行拼接处理，得到完整SEM图，所述完整SEM图即所有曝光写场拼接后的SEM图；
在所述完整SEM图背景上确定各曝光写场的参考标记与写场中心的相对位置关系，以使写场中心定位在衬底的指定位置上；
根据完成定位的各写场中心，对各曝光写场内的曝光图形进行曝光。
2.根据权利要求1所述的大尺寸高精度芯片的制备方法，其特征在于，所述在待制备所述芯片的衬底上制作每个曝光子图形的参考标记，包括：
对待制备所述芯片的衬底进行清洁及涂电子束曝光胶处理；
对每个曝光子图形的参考标记进行曝光，并进行显影、镀金以及剥离处理，以在所述衬底上制作每个曝光子图形的参考标记。
3.根据权利要求1所述的大尺寸高精度芯片的制备方法，其特征在于，所述在所述完整SEM图背景上确定各曝光写场的参考标记与写场中心的相对位置关系，包括：
在所述完整SEM图背景上，利用曝光设备对曝光写场的参考标记设置对准光标，并将对准光标与参考标记对齐；
根据所述对准光标的位置确定各曝光写场的参考标记与写场中心的相对位置关系。
4.根据权利要求3所述的大尺寸高精度芯片的制备方法，其特征在于，所述曝光写场的参考标记设置为4个，两个相邻曝光写场共用中间2个参考标记。
5.根据权利要求4所述的大尺寸高精度芯片的制备方法，其特征在于，所述对准光标设置为3个。
6.根据权利要求1至5中任一项所述的大尺寸高精度芯片的制备方法，其特征在于，所述曝光设备为电子束曝光机。
7.一种大尺寸高精度芯片的制备设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器运行所述计算机程序时执行以实现如权利要求1至6中任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110814504.7A CN113764262B (zh) | 2021-07-19 | 2021-07-19 | 一种大尺寸高精度芯片的制备方法及设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110814504.7A CN113764262B (zh) | 2021-07-19 | 2021-07-19 | 一种大尺寸高精度芯片的制备方法及设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113764262A CN113764262A (zh) | 2021-12-07 |
| CN113764262B true CN113764262B (zh) | 2024-04-02 |
Family
ID=78787659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110814504.7A Active CN113764262B (zh) | 2021-07-19 | 2021-07-19 | 一种大尺寸高精度芯片的制备方法及设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113764262B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115629445B (zh) * | 2022-11-24 | 2023-05-26 | 之江实验室 | 一种用于大规模硅基光子芯片设计的写场拼接结构与工艺 |
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| CN106842826A (zh) * | 2017-03-27 | 2017-06-13 | 上海华力微电子有限公司 | 一种大尺寸拼接产品曝光方法 |
| CN112445088A (zh) * | 2020-12-04 | 2021-03-05 | 百及纳米科技(上海)有限公司 | 一种步进式光刻机、其工作方法及图形对准装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168016A (ja) * | 1999-12-13 | 2001-06-22 | Canon Inc | 荷電粒子線露光装置と露光システム及びそれらの制御方法及びデバイス製造方法 |
-
2021
- 2021-07-19 CN CN202110814504.7A patent/CN113764262B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112445088A (zh) * | 2020-12-04 | 2021-03-05 | 百及纳米科技(上海)有限公司 | 一种步进式光刻机、其工作方法及图形对准装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113764262A (zh) | 2021-12-07 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |