CN113725106A - 采用切割道沟槽工艺芯片的晶圆级芯片封装技术 - Google Patents

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Abstract

本发明提供了一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术，包括：在衬底上分别形成芯片结构、位于芯片结构周围的切割道以及位于切割道两侧的沟槽，芯片结构包括依次位于所述衬底上的金属pad和钝化层，钝化层露出部分所述金属pad；在钝化层和金属pad上形成第一介质层，第一介质层露出部分金属pad，第一介质层填充靠近芯片结构的沟槽；在第一介质层和金属pad上形成重分布层；在重分布层上形成第二介质层，第二介质层露出部分重分布层；在重分布层上形成锡球。本发明可以减少甚至杜绝重分布层在沟槽上方或附近出现金属多镀的情况发生，从而减少甚至杜绝重分布层出现外观问题或者电性问题的情况发生。

Description

采用切割道沟槽工艺芯片的晶圆级芯片封装技术
技术领域
本发明涉及半导体封装技术，尤其是涉及一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术。
背景技术
晶圆级芯片封装(WLCSP)是一种半导体芯片封装工艺。在晶圆级芯片封装工艺中，需要对芯片在切割道中进行切割，将多个芯片分割成单芯片，而切割道一般位于芯片周围。由于切割道主要是由氧化物(包含WAT的测试PAD内的主要组成部分)例如二氧化硅形成，切割时产生的机械力容易震动到芯片，严重时可能造成芯片破裂，造成芯片的损坏，因此，在切割道的两侧各做一个沟槽，使得在切割氧化物时，沟槽可以阻止切割产生的机械力，从而保护芯片不被机械力震坏。
然而，在晶圆级芯片封装的过程中，其中一个步骤是重分布层(RDL Layer)的形成，重分布层形成的步骤需要借助于图案化的光刻胶形成金属层，而在形成图案化的光刻胶时需要对光刻胶进行烘烤以定形。此时，在靠近芯片的沟槽内没有完全填充光刻胶，存在大量空气。在光刻胶烘烤的时候，沟槽内的空气会产生气泡，如果气泡破裂会顶开沟槽侧壁以及沟槽附近的芯片上的光刻胶，造成不该被刻掉光刻胶的地方缺失了光刻胶。接着，在图案化的光刻胶上形成种子层及金属层时，同样会在缺失光刻胶的地方形成种子层及金属层。也就是说，在本不该形成金属层的地方形成了金属层，造成了重分布层出现金属多镀的情况，使得重分布层出现外观问题，甚至引起其他电性问题。
发明内容
本发明的目的在于提供一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术，可以减少甚至杜绝重分布层出现金属多镀的情况发生，从而减少甚至杜绝重分布层出现外观问题或者电性问题的情况发生。
为了达到上述目的，本发明提供了一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术，包括：
提供衬底；
在所述衬底上分别形成芯片结构、位于所述芯片结构周围的切割道以及位于所述切割道两侧的沟槽，所述芯片结构包括依次位于所述衬底上的金属pad和钝化层，所述钝化层露出部分所述金属pad；
在所述钝化层和金属pad上形成第一介质层，所述第一介质层露出部分所述金属pad，所述第一介质层填充靠近所述芯片结构的切割道内的沟槽；
在所述第一介质层和金属pad上形成重分布层；
在所述重分布层上形成第二介质层，所述第二介质层露出部分所述重分布层；以及
在所述重分布层上形成锡球。
可选的，在所述的晶圆级芯片封装技术中，在所述第一介质层和金属pad的中间部分的表面上形成重分布层的方法包括：
在所述第一介质层和金属pad上形成第一种子层；
在所述第一种子层上形成图案化的第一光刻胶层；
在所述图案化的第一光刻胶层未覆盖的第一种子层上进行金属布线，以形成第一金属层；以及
去掉所述图案化的第一光刻胶层以及所述图案化的第一光刻胶层覆盖的第一种子层。
可选的，在所述的晶圆级芯片封装技术中，形成所述图案化的第一光刻胶层的方法包括：
在所述第一种子层上涂覆光刻胶形成第一光刻胶层；以及
图案化所述第一光刻胶层并对所述第一光刻胶层进行烘烤，以形成所述图案化的第一光刻胶层。
可选的，在所述的晶圆级芯片封装技术中，所述第一介质层的光罩覆盖靠近所述芯片结构的沟槽。
可选的，在所述的晶圆级芯片封装技术中，所述第一介质层和所述第二介质层的材料为聚合物。
可选的，在所述的晶圆级芯片封装技术中，在形成锡球之前，还包括：
在所述重分布层上形成球下金属层。
可选的，在所述的晶圆级芯片封装技术中，所述第二介质层露出的部分所述重分布层的位置位于所述钝化层上。
可选的，在所述的晶圆级芯片封装技术中，所述金属pad覆盖部分所述衬底。
可选的，在所述的晶圆级芯片封装技术中，所述钝化层露出的部分所述金属pad为所述金属pad的中间部分。
可选的，在所述的晶圆级芯片封装技术中，所述金属pad为圆形或者方形，所述钝化层围绕所述金属pad的周围形成并且覆盖所述金属pad的边缘部分。
在本发明提供的采用切割道沟槽工艺芯片的晶圆级芯片封装技术中，形成重分布层的部分步骤为形成图案化的第一光刻胶层以及利用图案化的第一光刻胶层进行金属布线，以形成第一金属层。因为第一介质层填充了靠近芯片结构的沟槽，沟槽内没有气泡，所以靠近沟槽的第一光刻胶层不会被气泡破裂顶开，因此，第一光刻胶层烘烤时不会出现不该刻蚀掉光刻胶的地方缺失光刻胶的情况，从而，可以减少甚至杜绝重分布层中出现金属多镀的情况发生，从而减少甚至杜绝重分布层出现外观问题或者电性问题的情况发生。
附图说明
图1是本发明实施例的采用切割道沟槽工艺芯片的晶圆级芯片封装技术的流程图；
图2至图11是本发明实施例的采用切割道沟槽工艺芯片的晶圆级芯片封装技术的示意图；
图中：110-衬底、120-金属pad、130-钝化层、140-第一介质层、151-第一种子层、152-第一金属层、150-RDL层、160-图案化的第一光刻胶层、170-第二介质层、181-第二种子层、182-第二金属层、180-球下金属层、190-第二图案化的光刻胶层、210-切割道、220-沟槽、300-锡球。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1，本发明提供了一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术，包括：
S11：提供衬底；
S12：在所述衬底上分别形成芯片结构、位于所述芯片结构周围的切割道以及位于所述切割道两侧的沟槽，所述芯片结构包括依次位于所述衬底上的金属pad和钝化层，所述钝化层露出部分所述金属pad；
S13：在所述钝化层和金属pad上形成第一介质层，所述第一介质层露出部分所述金属pad，所述第一介质层填充靠近所述芯片结构的沟槽；
S14：在所述第一介质层和金属pad上形成重分布层；
S15：在所述重分布层上形成第二介质层，所述第二介质层露出部分所述重分布层；以及
S16：在所述重分布层上形成锡球。
具体的，请参照图2和图3，提供一衬底110，在衬底110上形成芯片结构、位于芯片结构的周围的切割道210以及位于切割道210两侧的沟槽220，切割道210用于将芯片结构分隔，从而将形成在晶圆上的多个芯片结构分成独立的芯片。切割道210的主要组成部分为氧化物，切割切割道210时，主要切割氧化物，而在切割氧化物时会产生较大的切割力，沟槽220可以阻止切割力，从而保护芯片结构不会受到切割力的影响。
请继续参照图3，而本发明实施例的芯片结构包括分别位于衬底110上的金属pad120和钝化层130，钝化层130暴露部分金属pad120，具体的，暴露出金属pad120的中间部分。金属pad120部分覆盖晶圆，钝化层130覆盖剩余的衬底110，并且位于金属pad120周围并覆盖部分金属pad120。一般，金属pad120为圆形或者方形，钝化层130将金属pad120的边缘均覆盖一圈。钝化层130的材料是氮化硅，形成钝化层130的方法是沉积一层氮化硅层，刻蚀氮化硅层形成钝化层130。
接着，请参照图4，在钝化层130和露出的金属pad120上形成第一介质层，第一介质层140露出部分金属pad120，具体的，露出金属pad120的中间部分，第一介质层140填充靠近芯片结构的沟槽220。由于第一介质层140材料为聚合物(polymide聚酰亚胺)，和切割道内的氧化物的应力不同，即使第一介质层140填充了沟槽也不影响沟槽对芯片结构的保护，仍然会阻断切割氧化物产生的切割力。因此，在形成第一介质层140的光罩时，版图中，第一介质层140的光罩就要覆盖靠近芯片结构的沟槽，此处，现有技术的第一介质层140的光罩只覆盖芯片结构区域，没有延伸到靠近芯片结构的沟槽处，也没有将靠近芯片结构的沟槽覆盖，因此，现有技术在形成第一介质层140时，第一介质层140不会填充靠近芯片结构的沟槽220。形成第一介质层140材料为聚合物，可以通过沉积的方法形成。本发明实施例通过改变第一介质层140的光罩的面积，使得第一介质层140的光罩覆盖靠近所述芯片结构的沟槽220，就可以使得形成的第一介质层140填充靠近芯片结构的沟槽，并没有增加额外的工艺步骤和额外的材料。
接着，请参照图5至图7，在第一介质层140和金属pad120的中间部分的表面上形成重分布层150。具体的形成方法为：在第一介质层140和露出的部分金属pad120上形成第一种子层151；在第一种子层151上形成第一光刻胶层，图案化第一光刻胶层并对第一光刻胶层进行烘烤，以形成图案化的第一光刻胶层160；在图案化的第一光刻胶层160未覆盖的第一种子层151上形成第一金属层152，第一金属层152是金属线布线的形式形成，此处的金属可以是铜；去掉图案化的第一光刻胶层160以及图案化的第一光刻胶层160覆盖的那部分第一种子层151，剩余的第一种子层151和第一金属层152即组成重分布层150。其中，在烘烤第一光刻胶层的过程中，由于沟槽220已经被第一介质层140填充，不会有空气存在，因此，就不会有气泡形成，进而在第一光刻胶层的烘烤过程中，没有气泡破裂顶破沟槽附近的芯片结构100上的光刻胶。进而不会造成第一光刻胶层不该被刻蚀掉的地方缺失光刻胶的问题发生，进而不会造成金属多镀的问题产生。
接着，请参照图8，在重分布层150上形成第二介质层170，第二介质层170露出部分重分布层150。第二介质层170材料为聚合物，可以通过沉积的方法形成一层聚合物层，在刻蚀聚合物层露出部分重分布层150形成第二介质层170。此时露出的部分并不是位于金属pad120的上方。
请参照图9和图10，在露出的部分重分布层150上形成球下金属层180，具体的，在露出的部分重分布层150上和第二介质层170上形成第二种子层181；在第二种子层181上涂覆光刻胶形成第二光刻胶层，图案化第二光刻胶层并烘烤第二光刻胶层，以形成图案化的第二光刻胶层；在图案化的第二光刻胶层未覆盖的第二种子层181上形成第二金属层182，第二金属层182可以通过金属布线的方式形成，此处的金属可以是铜或者NI；最后去除图案化的第二光刻胶层以及图案化的第二光刻胶层覆盖的那部分种子层。
请参照图11，在球下金属层180上形成锡球300，通过锡球300就可以将芯片结构和其他的芯片结构或者器件电连接。
综上，在本发明实施例提供的采用切割道沟槽工艺芯片的晶圆级芯片封装技术中，形成重分布层的部分步骤为形成图案化的第一光刻胶层以及利用图案化的第一光刻胶层进行金属布线，以形成第一金属层。因为第一介质层填充了靠近芯片结构的沟槽，沟槽内没有气泡，所以靠近沟槽的第一光刻胶层不会被气泡破裂顶开，因此，第一光刻胶层烘烤时不会出现不该刻蚀掉光刻胶的地方缺失光刻胶的情况，从而，可以减少甚至杜绝重分布层中出现金属多镀的情况发生，从而减少甚至杜绝重分布层出现外观问题或者电性问题的情况发生。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种采用切割道沟槽工艺芯片的晶圆级芯片封装技术，其特征在于，包括：
提供衬底；
在所述衬底上分别形成芯片结构、位于所述芯片结构周围的切割道以及位于所述切割道两侧的沟槽，所述芯片结构包括依次位于所述衬底上的金属pad和钝化层，所述钝化层露出部分所述金属pad；
在所述钝化层和金属pad上形成第一介质层，所述第一介质层露出部分所述金属pad，所述第一介质层填充靠近所述芯片结构的沟槽；
在所述第一介质层和金属pad上形成重分布层；
在所述重分布层上形成第二介质层，所述第二介质层露出部分所述重分布层；以及
在所述重分布层上形成锡球。
2.如权利要求1所述的晶圆级芯片封装技术，其特征在于，在所述第一介质层和金属pad的中间部分的表面上形成重分布层的方法包括：
在所述第一介质层和金属pad上形成第一种子层；
在所述第一种子层上形成图案化的第一光刻胶层；
在所述图案化的第一光刻胶层未覆盖的第一种子层上进行金属布线，以形成第一金属层；以及
去掉所述图案化的第一光刻胶层以及所述图案化的第一光刻胶层覆盖的第一种子层。
3.如权利要求2所述的晶圆级芯片封装技术，其特征在于，形成所述图案化的第一光刻胶层的方法包括：
在所述第一种子层上涂覆光刻胶形成第一光刻胶层；以及
图案化所述第一光刻胶层并对所述第一光刻胶层进行烘烤，以形成所述图案化的第一光刻胶层。
4.如权利要求1所述的晶圆级芯片封装技术，其特征在于，所述第一介质层的光罩覆盖靠近所述芯片结构的沟槽。
5.如权利要求1所述的晶圆级芯片封装技术，其特征在于，所述第一介质层和所述第二介质层的材料为聚合物。
6.如权利要求1所述的晶圆级芯片封装技术，其特征在于，在形成锡球之前，还包括：
在所述重分布层上形成球下金属层。
7.如权利要求1所述的晶圆级芯片封装技术，其特征在于，所述第二介质层露出的部分所述重分布层的位置位于所述钝化层上。
8.如权利要求1所述的晶圆级芯片封装技术，其特征在于，所述金属pad覆盖部分所述衬底。
9.如权利要求1所述的晶圆级芯片封装技术，其特征在于，所述钝化层露出的部分所述金属pad为所述金属pad的中间部分。
10.如权利要求9所述的晶圆级芯片封装技术，其特征在于，所述金属pad为圆形或者方形，所述钝化层围绕所述金属pad的周围形成并且覆盖所述金属pad的边缘部分。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060079025A1 (en) * 2004-10-12 2006-04-13 Agency For Science, Technology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
US20060199306A1 (en) * 2005-02-21 2006-09-07 Mon-Chin Tsai Chip structure and manufacturing process thereof
US20110198732A1 (en) * 2010-02-12 2011-08-18 Chao-Yen Lin Chip package and method for forming the same
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法
CN106206423A (zh) * 2016-09-08 2016-12-07 华进半导体封装先导技术研发中心有限公司 芯片封装侧壁植球工艺
KR20170070779A (ko) * 2015-12-11 2017-06-22 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
CN110649055A (zh) * 2019-09-27 2020-01-03 华天科技（昆山）电子有限公司 改善cis芯片炫光问题的晶圆级封装方法以及封装结构
KR20200061597A (ko) * 2018-11-26 2020-06-03 엘비세미콘 주식회사 반도체 패키지의 제조방법
CN113013098A (zh) * 2021-03-09 2021-06-22 上海华虹宏力半导体制造有限公司 划片槽的形成方法
CN113140521A (zh) * 2020-01-20 2021-07-20 上海艾为电子技术股份有限公司 晶圆级封装方法以及晶圆级封装结构

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060079025A1 (en) * 2004-10-12 2006-04-13 Agency For Science, Technology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
US20060199306A1 (en) * 2005-02-21 2006-09-07 Mon-Chin Tsai Chip structure and manufacturing process thereof
US20110198732A1 (en) * 2010-02-12 2011-08-18 Chao-Yen Lin Chip package and method for forming the same
KR20170070779A (ko) * 2015-12-11 2017-06-22 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
CN105632911A (zh) * 2016-01-02 2016-06-01 北京工业大学 降低边缘应力的晶圆级封装方法
CN106206423A (zh) * 2016-09-08 2016-12-07 华进半导体封装先导技术研发中心有限公司 芯片封装侧壁植球工艺
KR20200061597A (ko) * 2018-11-26 2020-06-03 엘비세미콘 주식회사 반도체 패키지의 제조방법
CN110649055A (zh) * 2019-09-27 2020-01-03 华天科技（昆山）电子有限公司 改善cis芯片炫光问题的晶圆级封装方法以及封装结构
CN113140521A (zh) * 2020-01-20 2021-07-20 上海艾为电子技术股份有限公司 晶圆级封装方法以及晶圆级封装结构
CN113013098A (zh) * 2021-03-09 2021-06-22 上海华虹宏力半导体制造有限公司 划片槽的形成方法

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