CN113689897A - 半导体系统和电子系统 - Google Patents

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Abstract

本申请公开了半导体系统和电子系统。电子系统包括接收器件和发送器件。接收器件从输入到接收节点的发送数据产生接收数据，并且包括耦接至接收节点以执行阻抗匹配操作的终止电路。发送器件基于模式信号来从内部数据产生驱动控制信号，以及基于驱动控制信号来驱动发送数据。

Description

半导体系统和电子系统
相关申请的交叉引用
本申请要求于2020年5月19日在韩国知识产权局提交的申请号为10-2020-0060030的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及执行阻抗匹配操作的半导体系统以及包括该半导体系统的电子系统。
背景技术
采用半导体系统的电子系统可以包括用于发送和接收信号的各种内部设备以及用于执行各种操作的各种内部电路。随着电子系统的操作速度变得更快，在内部设备与内部电路之间发生阻抗失配现象的可能性会增大。
当半导体系统以高速运行时，可以在半导体系统中采用使用裸片上终止电路或芯片上终止电路实现的阻抗匹配电路以解决内部设备与内部电路之间的阻抗不匹配现象。
发明内容
根据一个实施例，一种电子系统可以包括接收器件和发送器件。接收器件可以被配置为从输入到接收节点的发送数据产生接收数据。该接收器件可以包括终止电路，该终止电路耦接到接收节点以执行阻抗匹配操作。该发送器件可以被配置为基于模式信号来从内部数据产生驱动控制信号。该发送器件可以被配置为基于驱动控制信号来驱动发送数据。基于模式信号，不管内部数据如何，驱动控制信号都可以被去激活。
根据另一个实施例，一种电子系统可以包括终止电路、驱动控制信号发生电路和驱动电路。终止电路可以连接到被输入有发送数据的接收节点。终止电路可以被配置为执行阻抗匹配操作以驱动接收节点。驱动控制信号发生电路可以被配置为基于模式信号来从内部数据产生第一驱动控制信号和第二驱动控制信号。驱动电路可以被配置为基于第一驱动控制信号和第二驱动控制信号来驱动发送数据。当模式信号被激活时，不管内部数据如何，第一驱动控制信号或第二驱动控制信号都可以被去激活。
根据又一个实施例，一种半导体系统可以包括控制器和存储器件。控制器可以被配置为输出命令，被配置为通过接收节点来接收发送数据，以及被设计为包括连接至接收节点以执行阻抗匹配操作的终止电路。存储器件可以被配置为基于命令来执行读取操作以输出发送数据，被配置为基于模式信号来从内部数据产生驱动控制信号，以及被配置为基于驱动控制信号来驱动发送数据。基于模式信号，不管内部数据如何，驱动控制信号都可以被去激活。
附图说明
图1是示出根据本公开的一个实施例的电子系统的配置的框图。
图2是示出图1所示的电子系统的一个示例的电路图。
图3、图4和图5是示出图2所示的电子系统的操作的电路图。
图6是示出图1所示的电子系统的另一示例的电路图。
图7、图8和图9是示出图6所示的电子系统的操作的电路图。
图10和图11是示出图1所示的电子系统的其他示例的电路图。
图12是示出根据本公开的另一实施例的电子系统的配置的框图。
图13是示出图12所示的电子系统中包括的驱动控制电路和驱动电路的示例的电路图。
图14是示出根据本公开的实施例的半导体系统的配置的框图。
图15是示出图14所示的半导体系统中包括的模式信号发生电路的示例的配置的框图。
图16是示出根据本公开的另一实施例的半导体系统的配置的框图。
具体实施方式
在下面实施例的描述中，当参数被称为“预定的”时，可能意图表示当在过程或算法中使用该参数时预先确定该参数的值。参数的值可以在过程或算法开始时设置，或者可以在过程或算法被执行的时段期间设置。
将理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件。
此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，不存在居间元件。
逻辑“高”电平和逻辑“低”电平被用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平的电压电平可以被设置为高于逻辑“低”电平的电压电平。另外，，信号的逻辑电平可以根据实施例而被设置为不同的逻辑电平或相反的逻辑电平。例如，在一个实施例中具有逻辑“高”电平的某个信号可以被设置为在另一实施例中具有逻辑“低”电平。
在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
图1是示出根据本公开的一个实施例的电子系统1的配置的框图。如图1中所示，电子系统1可以包括发送器件100和接收器件110。发送器件100和接收器件110可以通过发送引脚120和接收引脚130彼此电连接。发送器件100可以通过发送引脚120输出根据发送器件100的内部操作而被驱动的发送数据TD。发送器件100的内部操作可以包括在从发送器件100输出信号和数据的期间的各种操作，例如测试操作。发送数据TD可以通过传输线L100从发送引脚120传输到接收引脚130。接收器件110可以通过接收引脚130接收发送数据TD。接收器件110可以基于发送数据TD来监视发送器件100的状态或者可以控制发送器件100。接收器件110可以包括阻抗匹配电路，该阻抗匹配电路连接到被输入有发送数据TD的接收节点ndR，以将接收节点ndR驱动至第一逻辑电平或第二逻辑电平。在本实施例中，第一逻辑电平可以被设置为逻辑“高”电平，并且第二逻辑电平可以被设置为逻辑“低”电平。然而，在一些其他实施例中，第一逻辑电平可以被设置为逻辑“低”电平，而第二逻辑电平可以被设置为逻辑“高”电平。
发送器件100可以包括驱动控制信号发生电路101和驱动电路103。
驱动控制信号发生电路101可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。在执行阻抗匹配操作的情况下，模式信号MDB可以被激活以进入用于减少功率消耗的操作模式。模式信号MDB可以被去激活以退出操作模式。可以从发送器件100的外部施加模式信号MDB，或者可以从发送器件100的内部产生模式信号MDB。第一内部数据ID1和第二内部数据ID2可以根据发送数据TD被驱动至的逻辑电平而被设置为具有预定的逻辑电平。在模式信号MDB被去激活以退出操作模式的情况下，当发送数据TD被驱动至第一逻辑电平时，驱动控制信号发生电路101可以产生由第一内部数据ID1激活的第一驱动控制信号DCNT1。在操作模式被去激活的情况下，当发送数据TD被驱动至第二逻辑电平时，驱动控制信号发生电路101可以产生由第二内部数据ID2激活的第二驱动控制信号DCNT2。在模式信号MDB被激活以进入操作模式且接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，驱动控制信号发生电路101可以产生由第一内部数据ID1激活的第一驱动控制信号DCNT1。在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，驱动控制信号发生电路101可以产生由第二内部数据ID2激活的第二驱动控制信号DCNT2。在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，不管第二内部数据ID2如何，驱动控制信号发生电路101都可以将第二驱动控制信号DCNT2去激活，从而减小了产生第二驱动控制信号DCNT2所消耗的电流。在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，不管第一内部数据ID1如何，驱动控制信号发生电路101都可以将第一驱动控制信号DCNT1去激活，从而减小了产生第一驱动控制信号DCNT1所消耗的电流。
驱动电路103可以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送数据TD。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被激活并且第二驱动控制信号DCNT2被去激活时，驱动电路103可以将发送数据TD驱动至第一逻辑电平。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被去激活并且第二驱动控制信号DCNT2被激活时，驱动电路103可以将发送数据TD驱动至第二逻辑电平。驱动电路103可以接收被激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，将发送数据TD驱动至第一逻辑电平。驱动电路103可以接收被去激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，阻止发送数据TD被驱动。结果，能够减少电子系统1的功率消耗。驱动电路103可以接收被去激活的第一驱动控制信号DCNT1和被激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，将发送数据TD驱动至第二逻辑电平。驱动电路103可以接收被去激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，阻止发送数据TD被驱动。结果，能够减少电子系统1的功率消耗。
接收器件110可以包括数据接收电路111和终止电路113。
数据接收电路111可以通过接收节点ndR接收被输入到接收引脚130的发送数据TD。数据接收电路111可以基于参考电压VREF来接收发送数据TD以产生接收数据D_R。数据接收电路111可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件110中，接收数据D_R可以用于监视发送器件100的状态，并且还可以用于控制发送器件100。
终止电路113可以电连接到接收节点ndR，发送数据TD通过该接收节点ndR而被输入。可以使用裸片上终止电路或芯片上终止电路来实现终止电路113，以用作阻抗匹配电路。终止电路113可以被设计成具有与传输线L100的阻抗值相匹配的阻抗值，发送数据TD通过该传输线L100来传输。终止电路113可以包括具有与传输线L100的阻抗值相匹配的阻抗值的无源元件(passive element)或有源元件(active element)。可以使用电阻器来实现无源元件，并且可以使用为了阻抗匹配而导通的金属氧化物硅(MOS)晶体管来实现有源元件。根据实施例，无源元件或有源元件可以将接收节点ndR驱动至第一逻辑电平或第二逻辑电平。
根据本实施例的电子系统1可以提供以下操作模式：当通过接收器件110中包括的终止电路113来驱动发送数据TD时，第一驱动控制信号DCNT1或第二驱动控制信号DCNT2被去激活，从而减少了为产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2所消耗的电流量。另外，根据本实施例的电子系统1可以提供以下操作模式：当通过接收器件110中包括的终止电路113来驱动发送数据TD时，驱动电路103的一些操作被阻止，从而减少了驱动发送数据TD所消耗的电流量。
图2是与图1所示的电子系统1的一个示例相对应的电子系统1a的电路图。如图2所示，电子系统1a可以包括发送器件100a和接收器件110a。发送器件100a和接收器件110a可以通过发送引脚120a和接收引脚130a彼此电连接。发送器件100a可以通过发送引脚120a输出根据发送器件100a的内部操作而被驱动的发送数据TD。发送数据TD可以通过传输线L100a而从发送引脚120a被传输到接收引脚130a。接收器件110a可以通过接收引脚130a接收发送数据TD。接收器件110a可以基于发送数据TD来监视发送器件100a的状态或者可以控制发送器件100a。接收器件110a可以包括阻抗匹配电路，该阻抗匹配电路连接到通过接收引脚130a输入发送数据TD的接收节点ndR，以将接收节点ndR驱动为逻辑“低”电平。
发送器件100a可以包括驱动控制信号发生电路101a和驱动电路103a。
驱动控制信号发生电路101a可以包括反相器IV101、IV103、IV105、IV107和IV109以及与非门ND101，并且可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。在本实施例中，当发送数据TD被驱动为具有逻辑“高”电平时，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“低”电平，而当发送数据TD被驱动为具有逻辑“低”电平时，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“高”电平。然而，本公开不限于此。驱动控制信号发生电路101a可以使用反相器IV101和IV103来锁存第一内部数据ID1，并且可以使用反相器IV101和IV105来缓冲第一内部数据ID1以输出第一内部数据ID1的被缓冲的数据作为第一驱动控制信号DCNT1。在模式信号MDB被去激活为具有逻辑“高”电平以退出操作模式的情况下，驱动控制信号发生电路101a可以使用与非门ND101和反相器IV107来锁存第二内部数据ID2，并且可以使用与非门ND101和反相器IV109来缓冲第二内部数据ID2，以输出第二内部数据ID2的被缓冲的数据作为第二驱动控制信号DCNT2。在操作模式下在模式信号MDB被激活为具有逻辑“低电平”的情况下，不管第二内部数据ID2如何，驱动控制信号发生电路101a都可以将第二驱动控制信号DCNT2去激活为逻辑“低电平”。在本实施例中，第一驱动控制信号DCNT1可以被设置为被激活为逻辑“低”电平，而第二驱动控制信号DCNT2可以被设置为被激活为逻辑“高”电平。然而，本公开不限于此。在操作模式下在接收节点ndR被驱动为具有逻辑“低”电平的情况下，当发送数据TD被驱动为逻辑“低”电平时，驱动控制信号发生电路101a可以将第二驱动控制信号DCNT2去激活，以减少产生第二驱动控制信号DCNT2所消耗的电流量。
驱动电路103a可以包括PMOS晶体管P100和NMOS晶体管N100，以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送节点ndT。因为发送节点ndT的信号通过发送引脚120a输出，所以发送数据TD可以被视为由驱动电路103a来驱动。PMOS晶体管P100可以耦接在电源电压VDD端子与发送节点ndT之间，并且可以在第一驱动控制信号DCNT1被激活为具有逻辑“低电平”时被导通以将发送节点ndT驱动为逻辑“高”电平。NMOS晶体管N100可以耦接在接地电压VSS端子与发送节点ndT之间，并且可以在第二驱动控制信号DCNT2被激活为具有逻辑“高”电平时被导通以将发送节点ndT驱动为逻辑“低”电平。在操作模式被去激活的情况下，驱动电路103a可以使用在第一驱动控制信号DCNT1被激活以具有逻辑“低”电平时被导通的PMOS晶体管P100而将发送节点ndT驱动为逻辑“高”电平，并且可以使用在第二驱动控制信号DCNT2被激活以具有逻辑“高”电平时被导通的NMOS晶体管N100而将发送节点ndT驱动为逻辑“低”电平。驱动电路103a可以使用PMOS晶体管P100将发送节点ndT驱动为逻辑“高”电平，在操作模式下当第一驱动控制信号DCNT1被激活为具有逻辑“低”电平时该PMOS晶体管P100被导通，并且可以使用通过第二驱动控制信号DCNT2而关断的NMOS晶体管N100来阻止发送节点ndT被驱动，在操作模式下不管第二内部数据ID2如何，该第二驱动控制信号DCNT2都被去激活为具有逻辑“低”电平。不管被设置为具有逻辑“高”电平以将发送数据TD驱动为逻辑“低”电平的第二内部数据ID2如何，驱动电路103a都可以在操作模式下接收被去激活为逻辑“低”电平的第二驱动控制信号DCNT2，以阻止发送节点ndT被驱动。驱动电路103a可以在操作模式下阻止发送数据TD被驱动为逻辑“低”电平，从而减少驱动发送数据TD所消耗的电流量。
接收器件110a可以包括数据接收电路111a和终止电路113a。
数据接收电路111a可以通过接收节点ndR接收被输入到接收引脚130a的发送数据TD。数据接收电路111a可以使用缓冲电路A11来实现，该缓冲电路A11基于参考电压VREF来接收发送数据TD以产生接收数据D_R。数据接收电路111a可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件110a中，接收数据D_R可以被用来监视发送器件100a的状态，并且还可以被用来控制发送器件100a。
终止电路113a可以使用电阻元件R11来实现，该电阻元件R11电耦接在接收发送数据TD的接收节点ndR与接地电压VSS端子之间，以用作阻抗匹配电路。电阻元件R11可以被设计成具有与传输线L100a的阻抗值相匹配的阻抗值，该发送数据TD通过传输线L100a被传输。接收节点ndR可以通过连接到接地电压VSS端子的电阻元件R11被驱动为具有逻辑“低”电平。因此，即使在操作模式下，不管第二内部数据ID2如何，第二驱动控制信号DCNT2都被去激活为具有逻辑“低”电平，使得发送数据TD不被驱动为逻辑“低”电平，接收器件110a也可以接收被驱动为具有逻辑“低”电平的接收节点ndR的信号。
根据本实施例的电子系统1a可以提供以下操作模式：当通过包括在接收器件110a中的终止电路113a将发送数据TD驱动为逻辑“低”电平时，第二驱动控制信号DCNT2被去激活为具有逻辑“低”电平，从而减少了产生第二驱动控制信号DCNT2所消耗的电流量。另外，根据本实施例的电子系统1a可以提供以下操作模式，当通过包括在接收器件110a中的终止电路113a将发送数据TD驱动为逻辑“低”时，去激活将发送数据TD驱动为逻辑“低”电平的驱动电路103a的操作，从而减少驱动发送数据TD所消耗的电流量。
图3至图5是示出电子系统1a的操作的电路图。
参考图3，示出了如下操作：发送器件100a通过发送引脚120a发送被驱动为逻辑“高”电平的发送数据TD并且接收器件110a通过传输线L100a和接收引脚130a接收发送数据TDD。为了将发送数据TD驱动为逻辑“高”电平，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“低(L)”电平。因此，第一驱动控制信号DCNT1可以通过第一内部数据ID1被激活为具有逻辑“低(L)”电平，而第二驱动控制信号DCNT2可以通过第二内部数据ID2被去激活为具有逻辑“低(L)”电平，而不管操作模式是否被激活。在这种情况下，因为PMOS晶体管P100被第一内部数据ID1导通，而NMOS晶体管N100被第二内部数据ID2关断，所以发送节点ndT可以被驱动为逻辑“高(H)”电平。发送器件100a可以通过发送引脚120a输出被驱动为逻辑“高”电平的发送数据TD。接收器件110a可以通过传输线L100a和接收引脚130a来接收发送数据TD。
参考图4，示出了如下操作：发送器件100a通过发送引脚120a发送被驱动为逻辑“低”电平的发送数据TD以退出操作模式，并且接收器件110a通过传输线L100a和接收引脚130a来接收发送数据TD。为了将发送数据TD驱动为逻辑“低”电平，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“高(H)”电平。因此，第一驱动控制信号DCNT1可以通过第一内部数据ID1被去激活以具有逻辑“高(H)”电平，并且第二驱动控制信号DCNT2可以通过第二内部数据ID2被激活以具有逻辑“高(H)”电平。在这种情况下，因为PMOS晶体管P100被第一内部数据ID1关断而NMOS晶体管N100被第二内部数据ID2导通，所以可以将发送节点ndT驱动为逻辑“低(L)”电平。发送器件100a可以通过发送引脚120a输出被驱动为逻辑“低”电平的发送数据TD。接收器件110a可以通过传输线L100a和接收引脚130a接收发送数据TD。
参考图5，示出了如下操作：在模式信号MDB被设置为具有逻辑“低”电平以进入操作模式的情况下，发送器件100a将发送数据TD驱动为逻辑“低”电平，并且接收节点ndR被驱动为具有逻辑“低”电平。为了将发送数据TD驱动为逻辑“低”电平，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“高(H)”电平。因此，第一驱动控制信号DCNT1可以通过第一内部数据ID1而被去激活为具有逻辑“高(H)”电平，并且第二驱动控制信号DCNT2也可以通过第二内部数据ID2和模式信号MDB而被去激活为具有逻辑“低(L)”电平。在这种情况下，因为第二驱动控制信号DCNT2在操作模式下通过具有逻辑“低”电平的模式信号MDB来保持具有逻辑“低(L)”电平的去激活状态，所以能够减小产生第二驱动控制信号DCNT2所消耗的电流量。即，因为PMOS被第一驱动控制信号DCNT1关断，并且NMOS晶体管N100被第二驱动控制信号DCNT2关断，所以不驱动发送节点ndT。因此，能够减少接收器件110a的功率消耗。
图6是与图1所示的电子系统1的另一示例相对应的电子系统1b的电路图。如图6所示，电子系统1b可以包括发送器件100b和接收器件110b。发送器件100b和接收器件110b可以通过发送引脚120b和接收引脚130b彼此电连接。发送器件100b可以通过发送引脚120b输出根据发送器件100b的内部操作而被驱动的发送数据TD。发送数据TD可以通过传输线L100b从发送引脚120b被传输到接收引脚130b。接收器件110b可以通过接收引脚130b接收发送数据TD。接收器件110b可以基于发送数据TD来监视发送器件100b的状态或者可以控制发送器件100b。接收器件110b可以包括阻抗匹配电路，该阻抗匹配电路被连接到通过接收引脚130b而被输入有发送数据TD的接收节点ndR，以将接收节点ndR驱动为逻辑“高”电平。
发送器件100b可以包括驱动控制信号发生电路101b和驱动电路103b。
驱动控制信号发生电路101b可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。在模式信号MDB被去激活为具有逻辑“高”电平以退出操作模式的情况下，驱动控制信号发生电路101b可以锁存第一内部数据ID1并且可以缓冲第一内部数据ID1以将第一内部数据ID1的被缓冲的数据作为第一驱动控制信号DCNT1输出。在操作模式下在将模式信号MDB激活为具有逻辑“低”电平的情况下，驱动控制信号发生电路101b可以将第一驱动控制信号DCNT1去激活为逻辑“高”电平，而与第一内部数据ID1无关。驱动控制信号发生电路101b可以锁存第二内部数据ID2，并且可以缓冲第二内部数据ID2以将第二内部数据ID2的被缓冲的数据作为第二驱动控制信号DCNT2输出。在操作模式下，当在将接收节点ndR驱动为具有逻辑“高”电平的情况下将发送数据TD驱动为具有逻辑“高”电平时，驱动控制信号发生电路101b可以将第一驱动控制信号DCNT1去激活，以减少产生第一驱动控制信号DCNT1所消耗的电流量。
驱动电路103b可以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送节点ndT。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被激活为具有逻辑“低”电平时，驱动电路103b可以将发送节点ndT驱动为逻辑“高”电平，而当第二驱动控制信号DCNT2被激活成具有逻辑“高”电平时，驱动电路103b可以将发送节点ndT驱动为逻辑“低”电平。不管被设置为具有逻辑“低”以将发送数据TD驱动为逻辑“高”电平的第一内部数据ID1如何，驱动电路103b都可以在操作模式下接收被去激活为逻辑“高”电平的第一驱动控制信号DCNT1以阻止发送节点ndT被驱动。驱动电路103b可以阻止在操作模式下将发送数据TD驱动为逻辑“高”电平，从而减小了驱动发送数据TD所消耗的电流量。
接收器件110b可以包括数据接收电路111b和终止电路113b。
数据接收电路111b可以通过接收节点ndR接收被输入到接收引脚130b的发送数据TD。数据接收电路111b可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件110b中，接收数据D_R可以被用来监视发送器件100b的状态，并且还可以被用来控制发送器件100b。
终止电路113b可以使用电阻元件R13来实现，该电阻元件R13电耦接在接收发送数据TD的接收节点ndR与电源电压VDD端子之间，以用作阻抗匹配电路。电阻元件R13可以被设计成具有与传输线L100b的阻抗值相匹配的阻抗值，发送数据TD通过传输线L100b来传输。接收节点ndR可以通过连接到电源电压VDD端子的电阻元件R13而被驱动为逻辑“高”电平。因此，即使在操作模式下，不管第一内部数据ID1如何，第一驱动控制信号DCNT1都被去激活为具有逻辑“高”电平，接收器件110b也可以接收被驱动为具有逻辑“高”电平的接收节点ndR的信号。
根据本实施例的电子系统1b可以提供以下操作模式：当通过包括在接收器件110b中的终止电路113b将发送数据TD驱动为具有逻辑“高”电平时，第一驱动控制信号DCNT1被去激活，从而减少了产生第一驱动控制信号DCNT1所消耗的电流量。另外，根据本实施例的电子系统1b可以提供以下操作模式，当通过包括在接收器件110a中的终止电路113a将发送数据TD驱动为逻辑“高”时，去激活将发送数据TD驱动为逻辑“高”电平的驱动电路103a的操作，从而减少驱动发送数据TD所消耗的电流量。
图7至图9是示出电子系统1b的操作的电路图。
参考图7，示出了如下操作：发送器件100b通过发送引脚120b发送被驱动为逻辑“低”电平的发送数据TD并且接收器件110b通过传输线L100b和接收引脚130b接收发送数据TDD。为了将发送数据TD驱动为逻辑“低”电平，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“高(H)”电平。因此，第二驱动控制信号DCNT2可以通过第二内部数据ID2被激活为具有逻辑“高(H)”电平，并且发送节点ndT可以被驱动为逻辑“低(L)”电平，而不管操作模式是否被激活。发送器件100b可以通过发送引脚120b输出被驱动为逻辑“低”电平的发送数据TD。接收器件110b可以通过传输线L100b和接收引脚130b接收发送数据TD。
参考图8，示出了如下操作：发送器件100b通过发送引脚120b发送被驱动为逻辑“高”电平的发送数据TD以退出操作模式，并且接收器件110b通过传输线L100b和接收引脚130b接收发送数据TD。为了将发送数据TD驱动为逻辑“高”电平，第一内部数据ID1和第二内部数据ID2二者都可以被设置为具有逻辑“低(L)”电平。因此，第一驱动控制信号DCNT1可以通过第一内部数据ID1和模式信号MDB而被激活为具有逻辑“低(L)”电平，并且发送节点ndT可以被驱动为逻辑“高(H)”电平。发送器件100b可以通过发送引脚120b输出被驱动为逻辑“高”电平的发送数据TD。接收器件110b可以通过传输线L100b和接收引脚130b来接收发送数据TD。
参考图9，示出了如下操作：在模式信号MDB被设置为具有逻辑“低”电平以进入操作模式并且接收节点ndR被驱动为具有逻辑“高”电平的情况下，接收器件110b通过传输线L100b和接收引脚130b接收被驱动为逻辑“高”电平的发送数据TD。因为在操作模式下第一驱动控制信号DCNT1通过具有逻辑“低”电平的模式信号MDB而保持具有逻辑“高(L)”电平的去激活状态，所以能够减少产生第一驱动控制信号DCNT1所消耗的电流量。即，因为在操作模式下发送节点ndT不被驱动为逻辑“高”电平，所以能够减少电子系统1b的功率消耗。
图10是与图1所示的电子系统1的又一示例相对应的电子系统1c的电路图。如图10所示，电子系统1c可以包括发送器件100c和接收器件110c。发送器件100c和接收器件110c可以通过发送引脚120c和接收引脚130c彼此电连接。发送器件100c可以通过发送引脚120c输出根据发送器件100c的内部操作而被驱动的发送数据TD。发送数据TD可以通过传输线L100c从发送引脚120c被传输到接收引脚130c。接收器件110c可以通过接收引脚130c接收发送数据TD。接收器件110c可以基于发送数据TD来监视发送器件100c的状态或者可以控制发送器件100c。接收器件110c可以包括阻抗匹配电路，该阻抗匹配电路连接到通过接收引脚130c被输入有发送数据TD的接收节点ndR，以将接收节点ndR驱动为逻辑“低”电平。
发送器件100c可以包括驱动控制信号发生电路101c和驱动电路103c。
驱动控制信号发生电路101c可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。驱动控制信号发生电路101c可以锁存第一内部数据ID1，并且可以缓冲第一内部数据ID1以输出第一内部数据ID1的被缓冲的数据作为第一驱动控制信号DCNT1。在模式信号MDB被去激活为具有逻辑“高”电平以退出操作模式的情况下，驱动控制信号发生电路101c可以锁存第二内部数据ID2，并且可以缓冲第二内部数据ID2以输出第二内部数据ID2的被缓冲的数据作为第二驱动控制信号DCNT2。在操作模式下在将模式信号MDB激活为具有逻辑“低”电平的情况下，不管第二内部数据ID2如何，驱动控制信号发生电路101c都可以将第二驱动控制信号DCNT2去激活为逻辑“低”电平。在操作模式下在将接收节点ndR驱动为具有逻辑“低”电平的情况下，驱动控制信号发生电路101c可以将第二驱动控制信号DCNT2去激活，以减少产生第二驱动控制信号DCNT2所消耗的电流量。
驱动电路103c可以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送节点ndT。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被激活为具有逻辑“低”电平时，驱动电路103c可以将发送节点ndT驱动为逻辑“高”电平，而当第二驱动控制信号DCNT2被激活为具有逻辑“高”电平时，驱动电路103c可以将发送节点ndT驱动为逻辑“低”电平。在操作模式下，当第一驱动控制信号DCNT1被激活为具有逻辑“低”电平时，驱动电路103c可以将发送节点ndT驱动为逻辑“高”电平，并且驱动电路103c可以根据被去激活为具有逻辑“低”电平的第二驱动控制信号DCNT2来阻止发送节点ndT被驱动，而不管第二内部数据ID2如何。在操作模式下，不管被设置为具有逻辑“高”电平以将发送数据TD驱动为逻辑“低”电平的第二内部数据ID2如何，驱动电路103c都可以接收被去激活为逻辑“低”电平的第二驱动控制信号DCNT2以阻止发送节点ndT被驱动。驱动电路103c可以在操作模式下阻止发送数据TD被驱动为逻辑“低”电平，从而减少驱动发送数据TD所消耗的电流量。
接收器件110c可以包括数据接收电路111c和终止电路113c。
数据接收电路111c可以通过接收节点ndR接收被输入到接收引脚130c的发送数据TD。数据接收电路111c可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件110c中，接收数据D_R可以被用来监视发送器件100c的状态，并且还可以被用来控制发送器件100c。
终止电路113c可以使用NMOS晶体管N111来实现，该NMOS晶体管N111电耦接在接收发送数据TD的接收节点ndR与接地电压VSS端子之间，并通过终止激活信号ODT_EN而被导通，以用作阻抗匹配电路。当执行阻抗匹配操作时，终止激活信号ODT_EN可以被激活为具有逻辑“高”电平。通过终止激活信号ODT_EN而导通的NMOS晶体管N111可以被设计成具有与传输线L100c的阻抗值相匹配的阻抗值，发送数据TD通过传输线L110c来传输。接收节点ndR可以通过连接到接地电压VSS端子的NMOS晶体管N111而被驱动为具有逻辑“低”电平。因此，即使在操作模式下，不管第二内部数据ID2如何，第二驱动控制信号DCNT2都被去激活为具有逻辑“低”电平，接收器件110c也可以接收被驱动为具有逻辑“低”电平的接收节点ndR的信号。
根据本实施例的电子系统1c可以提供以下操作模式：当通过包括在接收器件110c中的终止电路113c将发送数据TD驱动为具有逻辑“低”电平时，第二驱动控制信号DCNT2被去激活为具有逻辑“低”电平，从而减少了产生第二驱动控制信号DCNT2所消耗的电流量。另外，根据本实施例的电子系统1c可以提供以下操作模式，当通过接收器件110c中包括的终止电路113c将发送数据TD驱动为逻辑“低”电平时，去激活将发送数据TD驱动为逻辑“低”电平的驱动电路103c的操作，从而减少了驱动发送数据TD所消耗的电流量。
图11是与图1所示的电子系统1的又一示例相对应的电子系统1d的电路图。如图11所示，电子系统1d可以包括发送器件100d和接收器件110d。发送器件100d和接收器件110d可以通过发送引脚120d和接收引脚130d彼此电连接。发送器件100d可以通过发送引脚120d输出根据发送器件100d的内部操作而被驱动的发送数据TD。发送数据TD可以通过传输线L100d从发送引脚120d被传输到接收引脚130d。接收器件110d可以通过接收引脚130d接收发送数据TD。接收器件110d可以基于发送数据TD来监视发送器件100d的状态或者可以控制发送器件100d。接收器件110d可以包括阻抗匹配电路，该阻抗匹配电路连接至通过接收引脚130d被输入有发送数据TD的接收节点ndR，以将接收节点ndR驱动为逻辑“高”电平。
发送器件100d可以包括驱动控制信号发生电路101d和驱动电路103d。
驱动控制信号发生电路101d可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。在模式信号MDB被去激活为具有逻辑“高”电平以退出操作模式的情况下，驱动控制信号发生电路101d可以锁存第一内部数据ID1并且可以缓冲第一内部数据ID1以输出第一内部数据ID1的被缓冲的数据ID1作为第一驱动控制信号DCNT1。在操作模式下在将模式信号MDB激活为具有逻辑“低”电平的情况下，驱动控制信号发生电路101d可以将第一驱动控制信号DCNT1去激活为逻辑“高”电平，而不管第一内部数据ID1如何。驱动控制信号发生电路101d可以锁存第二内部数据ID2，并且可以缓冲第二内部数据ID2以输出第二内部数据ID2的被缓冲的数据作为第二驱动控制信号DCNT2。在操作模式下，当在将接收节点ndR驱动为逻辑“高”电平的情况下将发送数据TD驱动为逻辑“高”电平时，驱动控制信号发生电路101d可以将第一驱动控制信号DCNT1去激活，以减少产生第一驱动控制信号DCNT1所消耗的电流量。
驱动电路103d可以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送节点ndT。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被激活为具有逻辑“低”电平时，驱动电路103d可以将发送节点ndT驱动为逻辑“高”电平，而当第二驱动控制信号DCNT2被激活为具有逻辑“高”电平时，驱动电路103d可以将发送节点ndT驱动为逻辑“低”电平。在操作模式下，不管被设置为具有逻辑“低”电平以将发送数据TD驱动为逻辑“高”电平的第一内部数据ID1如何，驱动电路103d都可以接收被去激活为逻辑“高”电平的第一驱动控制信号DCNT1以阻止发送节点ndT被驱动。在操作模式下，驱动电路103d可以阻止发送数据TD被驱动为具有逻辑“高”电平，以减少驱动发送数据TD而消耗的电流量。
接收器件110d可以包括数据接收电路111d和终止电路113d。
数据接收电路111d可以通过接收节点ndR接收被输入到接收引脚130d的发送数据TD。数据接收电路111d可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件110d中，接收数据D_R可以被用来监视发送器件100d的状态，并且还可以被用来控制发送器件100d。
终止电路113d可以使用PMOS晶体管P111来实现，该PMOS晶体管P111电耦接在电源电压VDD端子与接收发送数据TD的接收节点ndR之间，并通过反相缓冲终止激活信号ODT_EN的反相器IV111的输出信号而被导通，以用作阻抗匹配电路。通过终止激活信号ODT_EN导通的PMOS晶体管P111可以被设计为具有与通过其传输发送数据TD的传输线L100d的阻抗值相匹配的阻抗值。接收节点ndR可以通过连接到电源电压VDD端子的PMOS晶体管P111被驱动为具有逻辑“高”电平。因此，即使在操作模式下，不管第一内部数据ID1如何，第一驱动控制信号DCNT1都被去激活为具有逻辑“高”电平，接收器件110d也可以接收被驱动为具有逻辑“高”电平的接收节点ndR的信号。
根据本实施例的电子系统1d可以提供以下操作模式：当通过接收器件110d中包括的终止电路113d将发送数据TD驱动为具有逻辑“高”电平时，第一驱动控制信号DCNT1被去激活，从而减少了产生第一驱动控制信号DCNT1所消耗的电流量。另外，根据本实施例的电子系统1d可以提供以下操作模式，当通过接收器件110d中包括的终止电路113d将发送数据TD被驱动为逻辑“高”时，去激活将发送数据TD驱动为逻辑“高”电平的驱动电路103d的操作，从而减少了驱动发送数据TD所消耗的电流量。
图12是示出根据本公开的另一实施例的电子系统2的配置的框图。
如图12中所示，电子系统2可以包括发送器件200和接收器件210。发送器件200和接收器件210可以通过发送引脚220和接收引脚230彼此电连接。发送器件200可以通过发送引脚220输出根据发送器件200的内部操作而被驱动的发送数据TD。发送数据TD可以通过传输线L200从发送引脚220被传输到接收引脚230。接收器件210可以通过接收引脚230接收发送数据TD。接收器件210可以基于发送数据TD来监视发送器件200的状态，或者可以控制发送器件200。
发送器件200可以包括预驱动控制电路201、驱动控制电路203和驱动电路205。
预驱动控制电路201可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一预驱动控制信号PDC1和第二预驱动控制信号PDC2。在模式信号MDB被去激活以退出操作模式的情况下，当将发送数据TD驱动至第一逻辑电平时，预驱动控制电路201可以产生由第一内部数据ID1激活的第一预驱动控制信号PDC1。在模式信号MDB被去激活以退出操作模式的情况下，当发送数据TD被驱动至第二逻辑电平时，预驱动控制电路201可以产生由第二内部数据ID2激活的第二预驱动控制信号PDC2。在模式信号MDB被激活以进入操作模式且接收器件210的接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，预驱动控制电路201可以产生由第一内部数据ID1激活的第一预驱动控制信号PDC1。在操作模式下，在接收器件210的接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，预驱动控制电路201可以产生通过第二内部数据ID2而被激活的第二预驱动控制信号PDC2。在操作模式下，在接收器件210的接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，不管第二内部数据ID2如何，预驱动控制电路201都可以将第二预驱动控制信号PDC2去激活。因此，能够减少产生第二预驱动控制信号PDC2所消耗的电流量。在操作模式下，在接收器件210的接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，不管第一内部数据ID1如何，预驱动控制电路201都可以将第一预驱动控制信号PDC2去激活。因此，能够减少产生第一预驱动控制信号PDC1所消耗的电流量。
驱动控制电路203可以基于第一预驱动控制信号PDC1、第二预驱动控制信号PDC2和驱动码DC来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。驱动控制电路203可以基于驱动码DC来缓冲第一预驱动控制信号PDC1，以产生第一驱动控制信号DCNT1。例如，当包括在驱动码DC和第一驱动控制信号DCNT1中的每一个中的比特的数量为“N”时，驱动控制电路203可以将第一预驱动控制信号PDC1的缓冲信号输出为在第一驱动控制信号DCNT1中所包括的“N”个比特信号之中的由驱动码DC选择的至少一个。驱动控制电路203可以基于驱动码DC来缓冲第二预驱动控制信号PDC2以产生第二驱动控制信号DCNT2。例如，当包括在驱动码DC和第二驱动控制信号DCNT2中的每一个中的比特的数量为“N”时，驱动控制电路203可以将第二预驱动控制信号PDC2的缓冲信号输出为在第二驱动控制信号DCNT2中所包括的“N”个比特信号之中的由驱动码DC选择的至少一个。
驱动电路205可以使用由第一驱动控制信号DCNTl和第二驱动控制信号DCNT2设置的驱动性能来驱动发送数据TD。用于驱动发送数据TD的驱动电路205的驱动性能可以根据第一驱动控制信号DCNT1和第二驱动控制信号DCNT2中的每一个所包括的比特信号之中的被激活的比特信号的数量来确定。在操作模式被去激活的情况下，当包括在第一驱动控制信号DCNT1中的比特信号中的至少一个被激活并且包括在第二驱动控制信号DCNT2中的所有比特信号被去激活时，驱动电路205可以将发送数据TD驱动至第一逻辑电平。在操作模式被去激活的情况下，当包括在第一驱动控制信号DCNT1中的所有比特信号被去激活并且包括在第二驱动控制信号DCNT2中的比特信号中的至少一个被激活时，驱动电路205可以将发送数据TD驱动至第二逻辑电平。
驱动电路205可以接收其至少一个比特被激活的第一驱动控制信号DCNT1和其所有比特都被去激活的第二驱动控制信号DCNT2，从而在操作模式下，在接收节点ndR被驱动至第二逻辑电平的情況下，当发送数据TD被驱动至第一逻辑电平时，将发送数据TD驱动至第一逻辑电平。驱动电路205可以接收其所有比特都被去激活的第一驱动控制信号DCNT1和其所有比特都被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第二逻辑电平的情況下，当发送数据TD被驱动至第二逻辑电平时，阻止发送数据TD被驱动。结果，能够减少电子系统2的功率消耗。驱动电路205可以接收其所有比特都被去激活的第一驱动控制信号DCNT1和其至少一个比特被激活的第二驱动控制信号DCNT2，从而在操作模式下，在接收节点ndR被驱动至第一逻辑电平的情況下，当发送数据TD被驱动至第二逻辑电平时，将发送数据TD驱动至第二逻辑电平。驱动电路205可以接收其所有比特都被去激活的第一驱动控制信号DCNT1和其所有比特都被去激活的第二驱动控制信号DCNT2，从而在操作模式下，在接收节点ndR被驱动至第一逻辑电平的情況下，当发送数据TD被驱动至第一逻辑电平时，阻止发送数据TD被驱动。结果，能够减少电子系统2的功率消耗。
接收器件210可以包括数据接收电路211和终止电路213。
数据接收电路211可以通过接收节点ndR接收被输入到接收引脚230的发送数据TD。数据接收电路211可以基于参考电压VREF来接收发送数据TD以产生接收数据D_R。数据接收电路211可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。在接收器件210中，接收数据D_R可以被用来监视发送器件200的状态，并且还可以被用来控制发送器件200。
终止电路213可以电连接到通过其输入发送数据TD的接收节点ndR。终止电路213可以使用裸片上终止电路或芯片上终止电路来实现，以用作阻抗匹配电路。终止电路213可以被设计为具有与通过其传输发送数据TD的传输线L200的阻抗值相匹配的阻抗值。终止电路213可以包括具有与传输线L200的阻抗值相匹配的阻抗值的无源元件或有源元件。根据实施例，包括在终止电路213中的无源元件或有源元件可以将接收节点ndR驱动至第一逻辑电平或第二逻辑电平。
根据本实施例的电子系统2可以提供以下操作模式：当通过接收器件210中包括的终止电路213来驱动发送数据TD时，包括在第一驱动控制信号DCNT1或第二驱动控制信号DCNT2中的所有比特信号都被去激活，从而减少了产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2所消耗的电流量。另外，根据本实施例的电子系统2可以提供以下操作模式，当通过接收器件210中包括的终止电路213来驱动发送数据TD时，驱动电路205的一些操作被阻止，从而减少了驱动发送数据TD所消耗的电流量。
图13是示出驱动控制电路203和驱动电路205的电路图。
如图13中所示，驱动控制电路203可以包括与非门ND201、ND202、ND203、ND204、ND205和ND206以及反相器IV201、IV202、IV203、IV204、IV205和IV206。与非门ND201和反相器IV201可以对第一预驱动控制信号PDC1和驱动码DC的第一比特信号DC<1>执行逻辑与运算，以产生第一驱动控制信号DCNT1的第一比特信号DCNT1<1>。与非门ND202和反相器IV202可以对第一预驱动控制信号PDC1和驱动码DC的第二比特信号DC<2>执行逻辑与运算，以产生第一驱动控制信号DCNT1的第二比特信号DCNT1<2>。与非门ND203和反相器IV203可以对第一预驱动控制信号PDC1和驱动码DC的第三比特信号DC<3>执行逻辑与运算，以产生第一驱动控制信号DCNT1的第三比特信号DCNT1<3>。与非门ND204和反相器IV204可以对第二预驱动控制信号PDC2和驱动码DC的第一比特信号DC<1>执行逻辑与运算，以产生第二驱动控制信号DCNT2的第一比特信号DCNT2<1>。与非门ND205和反相器IV205可以对第二预驱动控制信号PDC2和驱动码DC的第二比特信号DC<2>执行逻辑与运算，以产生第二驱动控制信号DCNT2的第二比特信号DCNT2<2>。与非门ND206和反相器IV206可以对第二预驱动控制信号PDC2和驱动码DC的第三比特信号DC<3>执行逻辑与运算，以产生第二驱动控制信号DCNT2的第三比特信号DCNT2<3>。
驱动控制电路203可以基于驱动码DC的第一比特信号DC<1>、驱动码DC的第二比特信号DC<2>和驱动码DC的第三比特信号DC<3>来调节第一驱动控制信号DCNT1的第一比特信号DCNT1<1>、第一驱动控制信号DCNT1的第二比特信号DCNT1<2>、第一驱动控制信号DCNT1的第三比特信号DCNT1<3>、第二驱动控制信号DCNT2的第一比特信号DCNT2<1>、第二驱动控制信号DCNT2的第二比特信号DCNT2<2>和第二驱动控制信号DCNT2的第三比特信号DCNT2<3>之中被激活的信号的数量。例如，在驱动码DC的第一比特信号DC<1>具有逻辑“低”电平并且驱动码DC的第二比特信号和第三比特信号DC<2:3>具有逻辑“高”电平的情况下，当被激活为具有逻辑“高”电平的第一预驱动控制信号PDC1和被去激活为具有逻辑“低”电平的第二预驱动控制信号PDC2被输入到驱动控制电路203时，驱动控制电路203可以产生被激活为具有逻辑“低”电平的第一驱动控制信号DCNT1的第一比特信号DCNT1<1>、被去激活为具有逻辑“高”电平的第一驱动控制信号DCNT1的第二比特信号和第三比特信号DCNT1<2:3>以及被去激活为具有逻辑“低”电平的第二驱动控制信号DCNT2的第一比特信号至第三比特信号DCNT2<1:3>。
如图13中所示，驱动电路205可以包括PMOS晶体管P201、P203和P205以及NMOS晶体管N201、N203和N205。PMOS晶体管P201可以电耦接在电源电压VDD端子与发送节点ndT之间，并且可以根据第一驱动控制信号DCNT1的第一比特信号DCNT1<1>而被导通，以将发送节点ndT驱动至逻辑“高”电平。PMOS晶体管P203可以电耦接在电源电压VDD端子与发送节点ndT之间，并且可以根据第一驱动控制信号DCNT1的第二比特信号DCNT1<2>而被导通，以将发送节点ndT驱动至逻辑“高”电平。PMOS晶体管P205可以电耦接在电源电压VDD端子与发送节点ndT之间，并且可以根据第一驱动控制信号DCNT1的第三比特信号DCNT1<3>而被导通，以将发送节点ndT驱动至逻辑“高”电平。NMOS晶体管N201可以电耦接在发送节点ndT与接地电压VSS端子之间，并且可以根据第二驱动控制信号DCNT2的第一比特信号DCNT2<1>而被导通，以将发送节点ndT驱动至逻辑“低”电平。NMOS晶体管N203可以电耦接在发送节点ndT与接地电压VSS端子之间，并且可以根据第二驱动控制信号DCNT2的第二比特信号DCNT2<2>而被导通，以将发送节点ndT驱动至逻辑“低”电平。NMOS晶体管N205可以电耦接在发送节点ndT与接地电压VSS端子之间，并且可以根据第二驱动控制信号DCNT2的第三比特信号DCNT2<3>而被导通，以将发送节点ndT驱动至逻辑“低”电平。
驱动电路205可以根据第一驱动控制信号DCNT1的第一比特信号至第三比特信号DCNT1<1:3>和第二驱动控制信号DCNT2的第一比特信号至第三比特信号DCNT2<1:3>之中的被激活的信号来驱动发送节点ndT。例如，驱动电路205可以使用PMOS晶体管P201将发送节点ndT驱动为逻辑“高”电平，该PMOS晶体管P201仅在第一驱动控制信号DCNT1的第一比特信号DCNT1<1>被激活为具有逻辑“低”电平并且被输入到PMOS晶体管P201时被导通。
图14是示出根据本公开的实施例的半导体系统3的配置的框图。如图14中所示，半导体系统3可以包括控制器310和存储器件330。控制器310和存储器件330可以通过第一控制引脚350、第一存储引脚360、第二控制引脚370和第二存储引脚380彼此电连接。控制器310可以通过第一控制引脚350输出命令CA以执行读取操作。存储器件330可以通过第一传输线L310和第一存储引脚360接收命令CA，并且可以执行读取操作以通过第二存储引脚380输出发送数据TD。控制器310可以通过第二传输线L320和第二控制引脚370接收发送数据TD。控制器310可以基于发送数据TD来监视存储器件330的状态或者可以控制存储器件330。根据实施例，控制器310可以包括阻抗匹配电路，该阻抗匹配电路连接到被输入有发送数据TD的接收节点ndR，以将接收节点ndR驱动至第一逻辑电平或第二逻辑电平。
控制器310可以包括数据接收电路311和终止电路313。
数据接收电路311可以通过接收节点ndR接收被输入到第二控制引脚370的发送数据TD。数据接收电路311可以基于参考电压VREF来接收发送数据TD以产生接收数据D_R。数据接收电路311可以使用参考电压VREF作为参考逻辑电平来缓冲或放大发送数据TD，以输出被缓冲的数据或被放大的数据作为接收数据D_R。
终止电路313可以电连接到通过其输入发送数据TD的接收节点ndR。终止电路313可以使用裸片上终止电路或芯片上终止电路来实现，以用作阻抗匹配电路。终止电路313可以被设计为具有与通过其传输发送数据TD的传输线L320的阻抗值相匹配的阻抗值。终止电路313可以包括具有与传输线L320的阻抗值相匹配的阻抗值的无源元件或有源元件。根据实施例，包括在终止电路313中的无源元件或有源元件可以将接收节点ndR驱动至第一逻辑电平或第二逻辑电平。
存储器件330可以包括命令解码器331、读取操作控制电路333、模式信号发生电路335、核心电路337、驱动控制信号发生电路339和驱动电路341。
命令解码器331可以对通过第一存储引脚360接收的命令CA进行解码，以产生读取命令RDC和模式设置命令MSC。当命令CA的比特信号具有第一逻辑电平组合时，命令解码器331可以产生读取命令RDC。读取命令RDC可以被产生以执行用于输出储存在核心电路337中的第一内部数据ID1和第二内部数据ID2的读取操作。当命令CA中包括的比特信号具有第二逻辑电平组合时，命令解码器331可以产生模式设置命令MSC。模式设置命令MSC可以被产生以执行用于从命令CA提取模式信号MDB以及用于储存模式信号MDB的模式设置操作。包括在用于产生读取命令RDC的命令CA中的比特信号的第一逻辑电平组合可以根据实施例而被设置为不同。类似地，包括在用于产生模式设置命令MSC的命令CA中的比特信号的第二逻辑电平组合也可以根据实施例而被设置为不同。
读取操作控制电路333可以基于读取命令RDC来控制读取操作。读取操作控制电路333可以控制核心电路337，使得当读取命令RDC被产生时，输出储存在核心电路337中的第一内部数据ID1和第二内部数据ID2。
模式信号发生电路335可以基于模式设置命令MSC来从命令CA产生模式信号MDB。在执行阻抗匹配操作时，模式信号MDB可以被激活以进入用于减少半导体系统3的功率消耗的操作模式。当模式设置命令MSC被产生时，模式信号发生电路335可以储存从命令CA提取的信息，并且可以基于从命令CA提取的信息来产生并输出模式信号MDB。
驱动控制信号发生电路339可以基于第一内部数据ID1、第二内部数据ID2和模式信号MDB来产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2。在模式信号MDB被去激活以退出操作模式的情况下，当发送数据TD被驱动至第一逻辑电平时，驱动控制信号发生电路339可以产生由第一内部数据ID1激活的第一驱动控制信号DCNT1。在模式信号MDB被去激活以退出操作模式的情况下，当发送数据TD被驱动至第二逻辑电平时，驱动控制信号发生电路339可以产生由第二内部数据ID2激活的第二驱动控制信号DCNT2。在模式信号MDB被激活以进入操作模式并且接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，驱动控制信号发生电路339可以产生由第一内部数据ID1激活的第一驱动控制信号DCNT1。在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，驱动控制信号发生电路339可以产生由第二内部数据ID2激活的第二驱动控制信号DCNT2。在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，无论第二内部数据ID2如何，驱动控制信号发生电路339都可以将第二驱动控制信号DCNT2去激活，从而减小了产生第二驱动控制信号DCNT2所消耗的电流量。在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，在发送数据TD被驱动至第一逻辑电平时，无论第一内部数据ID1如何，驱动控制信号发生电路339都可以将第一驱动控制信号DCNT1去激活，从而减小了产生第一驱动控制信号DCNT1所消耗的电流量。
驱动电路341可以基于第一驱动控制信号DCNT1和第二驱动控制信号DCNT2来驱动发送数据TD。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被激活并且第二驱动控制信号DCNT2被去激活时，驱动电路341可以将发送数据TD驱动至第一逻辑电平。在操作模式被去激活的情况下，当第一驱动控制信号DCNT1被去激活并且第二驱动控制信号DCNT2被激活时，驱动电路341可以将发送数据TD驱动至第二逻辑电平。驱动电路341可以接收被激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，将发送数据TD驱动至第一逻辑电平。驱动电路341可以接收被去激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第二逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，阻止发送数据TD被驱动。结果，能够减少半导体系统3的功率消耗。驱动电路341可以接收被去激活的第一驱动控制信号DCNT1和被激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第二逻辑电平时，将发送数据TD驱动至第二逻辑电平。驱动电路341可以接收被去激活的第一驱动控制信号DCNT1和被去激活的第二驱动控制信号DCNT2，从而在操作模式下在接收节点ndR被驱动至第一逻辑电平的情况下，当发送数据TD被驱动至第一逻辑电平时，阻止发送数据TD被驱动。结果，能够减少半导体系统3的功率消耗。
根据本实施例的半导体系统3可以提供以下操作模式：当通过控制器310中包括的终止电路313来驱动发送数据TD时，第一驱动控制信号DCNT1或第二驱动控制信号DCNT2被去激活，从而减少了产生第一驱动控制信号DCNT1和第二驱动控制信号DCNT2而消耗的电流量。另外，根据本实施例的半导体系统3可以提供以下操作模式，当通过控制器310中包括的终止电路313来驱动发送数据TD时，驱动电路341的一些操作被阻止，从而减少了驱动发送数据TD所消耗的电流量。
图15是示出了模式信号发生电路335的示例的配置的框图。如图15中所示，模式信号发生电路335可以包括测试控制电路351、模式寄存器353和合成电路355。
当模式设置命令MSC被产生时，测试控制电路351可以从命令CA提取测试激活信号TMEN。测试控制电路351可以储存从命令CA提取的测试激活信号TMEN，并且可以将测试激活信号TMEN输出到合成电路355。测试激活信号TMEN可以被激活以进入测试模式。
当模式设置命令MSC被产生时，模式寄存器353可以从命令CA提取模式寄存器信息信号MR_I。模式寄存器353可以储存从命令CA提取的模式寄存器信息信号MR_I，并且可以将模式寄存器信息信号MR_I输出到合成电路355。模式寄存器信息信号MR_I可以被激活以进入操作模式。
合成电路355可以将测试激活信号TMEN和模式寄存器信息信号MR_I合成以产生模式信号MDB。合成电路355可以产生在测试激活信号TMEN和模式寄存器信息信号MR_I二者都被激活时被激活的模式信号MDB。在一些实施例中，合成电路355可以产生在测试激活信号TMEN或模式寄存器信息信号MR_I被激活时被激活的模式信号MDB。
图16是示出根据本公开的另一实施例的半导体系统4的配置的框图。半导体系统4可以包括控制器410和存储器件430。控制器410可以包括数据接收电路411和终止电路413，并且存储器件430可以包括命令解码器431、读取操作控制电路433、模式信号发生电路435、核心电路437、预驱动控制电路439、驱动控制信号发生电路441和驱动电路443。控制器410、命令解码器431、读取操作控制电路433、模式信号发生电路435、核心电路437和驱动电路443可以使用分别与控制器310、命令解码器331、读取操作控制电路333、模式信号发生电路335、核心电路337和驱动电路341相同的电路来实现。因此，在下文中将省略控制器410、命令解码器431、读取操作控制电路433、模式信号发生电路435、核心电路437和驱动电路443的配置和操作的描述。另外，预驱动控制电路439和驱动控制信号发生电路441的配置和操作可以与参考图12和13描述的预驱动控制电路201和驱动控制电路203的配置和操作相同。因此，在下文中将省略对预驱动控制电路439和驱动控制信号发生电路441的描述。
已经结合如上所述的一些实施例公开了这些概念。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，不应从限制性的观点而是从说明性的观点来考虑本说明书中公开的实施例。概念的范围不限于以上描述，而是由所附权利要求来限定，并且等效范围内的所有独特特征应该被解释为包括在所述概念中。

Claims (22)

1.一种电子系统，包括：
接收器件，其包括耦接到终止电路的接收节点，所述接收器件被配置为从输入到所述接收节点的发送数据产生接收数据，并且所述终止电路被配置为执行阻抗匹配操作；以及
发送器件，其被配置为基于模式信号来从内部数据产生驱动控制信号，以及被配置为基于所述驱动控制信号来驱动所述发送数据，
其中，基于所述模式信号，不管所述内部数据如何，所述驱动控制信号都被去激活。
2.根据权利要求1所述的电子系统，其中，所述接收器件还包括数据接收电路，所述数据接收电路被配置为基于参考电压来对所述发送数据执行缓冲和放大中的一种，以产生所述接收数据。
3.根据权利要求1所述的电子系统，
其中，所述终止电路包括用于驱动所述接收节点的无源元件和有源元件中的一种；以及
其中，所述无源元件和所述有源元件中的一种的阻抗值被设置为与传输线的阻抗值相匹配，其中通过所述传输线来传输所述发送数据。
4.根据权利要求3所述的电子系统，
其中，所述无源元件包括电阻式元件；以及
其中，所述有源元件包括基于终止激活信号而被导通的金属氧化物硅晶体管。
5.根据权利要求1所述的电子系统，其中，所述终止电路电耦接在所述接收节点与接地电压端子和电源电压端子中的一个之间。
6.根据权利要求1所述的电子系统，其中，在执行所述阻抗匹配操作的情况下，所述模式信号被激活以进入用于降低功率消耗的操作模式。
7.根据权利要求1所述的电子系统，
其中，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号；以及
其中，当所述第一驱动控制信号被激活时，所述发送数据被驱动至第一逻辑电平，并且当所述第二驱动控制信号被激活时，所述发送数据被驱动至第二逻辑电平。
8.根据权利要求7所述的电子系统，其中，当所述终止电路执行所述阻抗匹配操作以将所述接收节点驱动至所述第一逻辑电平时，不管所述内部数据如何，所述发送器件都产生保持去激活状态的所述第一驱动控制信号。
9.根据权利要求7所述的电子系统，其中，当所述终止电路执行所述阻抗匹配操作以将所述接收节点驱动至所述第二逻辑电平时，不管所述内部数据如何，所述发送器件都产生保持去激活状态的所述第二驱动控制信号。
10.根据权利要求1所述的电子系统，
其中，所述内部数据包括第一内部数据和第二内部数据；
其中，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号；以及
其中，所述发送器件包括：
驱动控制信号发生电路，其被配置为基于所述模式信号来从所述第一内部数据和所述第二内部数据产生所述第一驱动控制信号和所述第二驱动控制信号；以及
驱动电路，其被配置为基于所述第一驱动控制信号和所述第二驱动控制信号来驱动所述发送数据。
11.根据权利要求10所述的电子系统，其中，所述驱动控制信号发生电路被配置为：对所述第二内部数据和所述模式信号执行与非运算以产生结果信号，以及对所述结果信号执行反相操作以产生所述第二驱动控制信号。
12.根据权利要求10所述的电子系统，其中，所述驱动控制信号发生电路被配置为：对所述第一内部数据执行第一反相操作以产生第一结果信号；对所述第一结果信号与所述模式信号执行与非运算以产生所述第一驱动控制信号；对所述第二内部数据执行第二反相操作以产生第二结果信号；以及对所述第二结果信号执行第三反相操作以产生所述第二驱动控制信号。
13.根据权利要求1所述的电子系统，
其中，所述内部数据包括第一内部数据和第二内部数据；
其中，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号；以及
其中，所述发送器件包括：
预驱动控制电路，其被配置为基于所述模式信号来从所述第一内部数据和所述第二内部数据产生第一预驱动控制信号和第二预驱动控制信号；
驱动控制电路，其被配置为基于驱动码来从所述第一预驱动控制信号和所述第二预驱动控制信号产生所述第一驱动控制信号和所述第二驱动控制信号；以及
驱动电路，其被配置为基于所述第一驱动控制信号和所述第二驱动控制信号来驱动所述发送数据。
14.根据权利要求13所述的电子系统，其中，根据驱动码来调节用于驱动所述发送数据的所述驱动电路的驱动性能。
15.一种电子系统，包括：
终止电路，其连接到被输入有发送数据的接收节点，并且被配置为执行阻抗匹配操作以驱动所述接收节点；
驱动控制信号发生电路，其被配置为基于模式信号来从内部数据产生第一驱动控制信号和第二驱动控制信号；以及
驱动电路，其被配置为基于所述第一驱动控制信号和所述第二驱动控制信号来驱动所述发送数据，
其中，当所述模式信号被激活时，不管所述内部数据如何，所述第一驱动控制信号和所述第二驱动控制信号中的一个都被去激活。
16.根据权利要求15所述的电子系统，其中，当所述终止电路执行所述阻抗匹配操作以将所述接收节点驱动至第一逻辑电平时，不管所述内部数据如何，所述驱动控制信号发生电路都产生保持去激活状态的所述第一驱动控制信号。
17.根据权利要求15所述的电子系统，其中，当所述终止电路执行所述阻抗匹配操作以将所述接收节点驱动至第二逻辑电平时，不管所述内部数据如何，所述驱动控制信号发生电路都产生保持去激活状态的所述第二驱动控制信号。
18.根据权利要求15所述的电子系统，
其中，所述终止电路包括用于驱动所述接收节点的无源元件和有源元件中的一种；以及
其中，所述无源元件和所述有源元件中的一种的阻抗值被设置为与传输线的阻抗值相匹配，其中通过所述传输线来传输所述发送数据。
19.根据权利要求18所述的电子系统，
其中，所述无源元件包括电阻式元件；以及
其中，所述有源元件包括基于终止激活信号而被导通的金属氧化物硅晶体管。
20.根据权利要求15所述的电子系统，其中，所述终止电路电耦接在所述接收节点与接地电压端子和电源电压端子中的一个之间。
21.一种半导体系统，包括：
控制器，其被配置为输出命令，被配置为通过接收节点来接收发送数据，并且包括终止电路，所述终止电路耦接到所述接收节点并且被配置为执行阻抗匹配操作；以及
存储器件，其被配置为基于所述命令来执行读取操作以输出所述发送数据，被配置为基于模式信号来从内部数据产生驱动控制信号，以及被配置为基于所述驱动控制信号来驱动所述发送数据，
其中，基于所述模式信号，不管所述内部数据如何，所述驱动控制信号都被去激活。
22.根据权利要求21所述的半导体系统，
其中，所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号；以及
其中，当所述终止电路将所述接收节点驱动至第一逻辑电平时，不管所述内部数据如何，所述存储器件都产生保持去激活状态的所述第一驱动控制信号。
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