CN113688082A - 一种支持低功耗无感唤醒的高速spi接口电路结构及其控制方法 - Google Patents

一种支持低功耗无感唤醒的高速spi接口电路结构及其控制方法 Download PDF

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Abstract

本发明提供一种支持低功耗无感唤醒的高速SPI接口电路结构及其控制方法。本发明的电路结构应用于SPI从设备，实现了SPI高速通信以及芯片低功耗状态下被高速唤醒且对SPI主设备端不需要加使用约束。SPI接口通信的时序关键路径在SPI主设备接收数据通路，通常是因为SPI主设备无法正确接收数据导致难以提高SPI的通信速率。首先本发明在从设备端提出了一种SPI高速通信模式，使主设备端多出了半个周期的时序余量，从而实现SPI高速通信。其次使用SPI接口唤醒芯片时，需要限制SPI主设备端片选拉低到发送第一个数据的时间，这样会对主端增加额外的使用约束。针对这个问题，本发明提出了一种异步SPI电路，结合异步FIFO和DMA模块实现SPI高速唤醒芯片，且不需要对主设备端增加使用约束。

Description

一种支持低功耗无感唤醒的高速SPI接口电路结构及其控制 方法
技术领域
本发明属于高速数字接口技术领域，提出了一种支持低功耗无感唤醒的高速SPI接口电路结构及其控制方法。
背景技术
SPI是由Motorola提出的一种串行外设接口，它具有全双工和高效率的特点。SPI的标准协议只占用四根线，不仅节约了芯片的管脚，同时也有利于PCB布局布线，且SPI的通信原理很简单，与之相关的软件程序也很简单，正是由于这种简单易用的特性，现在越来越多的芯片集成了SPI接口。Motorola在提出SPI协议时，没有定义其工作速率，通常芯片中的SPI工作速率在1-10M范围内。此外在通过SPI接口唤醒芯片时，一般都需要在SPI主设备端增加使用限制，如SPI主设备端拉低片选后不能立即发起数据通信，需要等待SPI从端芯片被唤醒后才能开始数据通信，否则SPI从端将无法正确接收数据，或者是在软件协议中增加唤醒帧，通过唤醒帧来唤醒SPI从端芯片，并确认芯片从低功耗状态正确退出，这两种做法均会对SPI主端增加额外的使用约束，导致降低通信效率。
但是随着SPI接口使用的普及，应用对SPI的通信速率要求也越来越高，其通信速率需要达到40M甚至更高。在提高速率的基础上，应用也希望可以进一步提高SPI的通信效率，尤其是为了兼容低功耗唤醒时的工作场景，上述常规手段虽然支持了低功耗唤醒的工作场景，但是降低了通信效率；为了提高通信效率，本发明的电路结构可以支持低功耗无感唤醒，即使芯片处于低功耗状态，对于SPI主设备端也是一次正常的SPI通信，在通信的过程中唤醒SPI从端芯片，当芯片从低功耗状态退出时就可以直接处理接收到的数据，不需要限制SPI主设备端拉低片选到发送第一个数据的时间，也不需要在软件协议中增加唤醒帧，从而进一步提高通信效率和降低软件复杂度。
发明内容
针对上述问题，本发明提出了一种支持低功耗无感唤醒的高速SPI接口电路结构及其控制方法，电路描述如下：
该电路主要由三个部分组成，分别是主控制模块(1)、AHB总线模块(2)和SPI模块(3)。其中主控制模块有主控制子模块(101)构成，AHB总线模块由AHB总线子模块(102)构成，SPI模块(3)由芯片唤醒电路(103)、系统时钟开启电路(104)、SPI输入功能模块(105)、输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)、SPI输出功能模块(109)和高速模式使能模块(110)构成。
主控制子模块(101)通过AHB总线子模块(102)分别与输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)和高速模式使能模块(110)相互连接，SPI输入功能模块(105)分别与系统时钟开启电路(104)、输入数据存储模块(106)相互连接，输入数据存储模块(106)和芯片唤醒电路(103)相互连接，DMA模块(107)通过AHB总线子模块(102)分别与输入数据存储模块(106)和输出数据存储模块(108)相互连接，SPI输出功能模块分别与输出数据存储模块(108)和高速模式使能模块(110)相互连接。
主控制子模块(101)根据应用需求配置整个电路系统中的寄存器参数，并启动电路功能。
AHB总线子模块(102)符合标准的AMBA总线协议，将电路中其它模块相互连接起来。
芯片唤醒电路(103)根据输入数据存储模块(106)接收到的数据量和电路的寄存器初始化配置条件判断是否唤醒芯片。
系统时钟开启电路(104)根据SPI输入功能模块(105)判断当前SPI模块是否处于通信状态，如果SPI模块正在通信则开启系统时钟，从而给AHB总线子模块(102)和DMA模块(107)提供工作时钟，避免接收数据溢出，导致通信失败。
SPI输入功能模块(105)在芯片处于低功耗状态时依然可以保持与SPI主设备端正常通信，且不会对SPI主设备端增加任何使用限制，进而实现芯片低功耗状态下高速无感唤醒。
SPI输入数据存储模块(106)的作用是用于缓存SPI输入功能模块(105)接受的数据，防止接收数据溢出。
DMA模块(107)主要用于输入数据存储模块(106)和输出数据存储模块(108)的数据搬移，当输入数据存储模块(106)缓存的数据大于一定阈值时，DMA则会将数据搬走避免数据溢出，当输出数据存储模块(108)中的数据小于一定阈值时，DMA则会往输出数据存储模块(108)中搬移数据，防止输出数据被读空。
输出数据存储模块(108)用于提前缓存准备发送给SPI主设备端的数据，当主设备端发起通信时即可将缓存的数据发送出去。
SPI输出功能模块(109)的功能是将输出数据存储模块(108)中缓存的数据发送给SPI主设备端，且SPI输出功能模块(109)与高速模式使能模块(110)配合工作可以实现SPI模块高速通信模式。
高速模式使能模块(110)可以实现SPI高速通信模式，当SPI通信速率需要大于40M时，此时使能高速模式，SPI输出功能模块(109)会提前半周期发送数据，使主设备端多出了半个周期的时序余量，从而实现SPI高速通信。
本发明提出了一种支持低功耗无感唤醒的高速SPI接口电路结构及其控制方法，该控制方法描述如下：
(1)对SPI模块(3)进行初始化配置，主控制子模块(101)根据应用需求配置整个电路系统中的寄存器参数，如果要进行SPI高速通信，则需要再配置高速模式使能模块，然后执行启动功能，等待SPI主设备发起通信。
(2)SPI输入功能模块(105)处理SPI主设备端发送过来的数据，并将数据存入输入数据存储模块(106)，同时SPI输入功能模块(105)生成系统时钟开启信号，并将该信号送给系统时钟开启电路(104)。
(3)系统时钟开启电路(104)判断芯片是否处于低功耗状态，如果芯片处于低功耗状态且接收到系统时钟开启信号，则电路会开启系统时钟，给DMA模块(107)和芯片唤醒电路(103)提供工作时钟；反之，则电路会忽略该开启信号，并直接开始步骤(6)。
(4)输入数据存储模块(106)根据缓存的数据量生成芯片唤醒信号，并将该信号发送给芯片唤醒电路(103)。
(5)芯片唤醒电路(103)判断芯片是否处于低功耗状态，如果芯片处于低功耗状态且接收到唤醒信号，则电路会开始唤醒芯片；反之，则电路会忽略该唤醒信号。
(6)DMA模块(107)将输入数据存储模块(106)中的数据搬移走，避免接收数据溢出。
(7)判断此次数据接收是否完成，如果完成则等待芯片处理接收数据，处理完成后主控制子模块(101)则会往输出数据存储模块(108)中缓存待发送数据，等待SPI主设备发起通信。
(8)SPI主设备发起通信，SPI输出功能模块(109)将输出数据存储模块(108)中缓存的数据发送给SPI主设备。
本发明成功将一种支持低功耗无感唤醒的高速SPI接口电路实现，能够用于SPI高速通信，通信速率支持大于40M，且支持低功耗状态下高速无感唤醒芯片。
附图说明
图1为本发明方法设计的一种支持低功耗无感唤醒的高速SPI接口电路实现结构图。
图2为本发明方法设计的一种支持低功耗无感唤醒的高速SPI接口电路结构的控制方法流程图。
具体实施方式：
结合图1，本发明的电路结构示意图，对本发明的电路结构进行详细说明。
该电路主要由三个部分组成，分别是主控制模块(1)、AHB总线模块(2)和SPI模块(3)。其中主控制模块有主控制子模块(101)构成，AHB总线模块由AHB总线子模块(102)构成，SPI模块(3)由芯片唤醒电路(103)、系统时钟开启电路(104)、SPI输入功能模块(105)、输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)、SPI输出功能模块(109)和高速模式使能模块(110)构成。
主控制子模块(101)通过AHB总线子模块(102)分别与输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)和高速模式使能模块(110)相互连接，SPI输入功能模块(105)分别与系统时钟开启电路(104)、输入数据存储模块(106)相互连接，输入数据存储模块(106)和芯片唤醒电路(103)相互连接，DMA模块(107)通过AHB总线子模块(102)分别与输入数据存储模块(106)和输出数据存储模块(108)相互连接，SPI输出功能模块分别与输出数据存储模块(108)和高速模式使能模块(110)相互连接。
主控制子模块(101)根据应用需求配置整个电路系统中的寄存器参数，并启动电路功能。
AHB总线子模块(102)符合标准的AMBA总线协议，将电路中其它模块相互连接起来。
芯片唤醒电路(103)根据输入数据存储模块(106)接收到的数据量和电路的寄存器初始化配置条件判断是否唤醒芯片。
系统时钟开启电路(104)根据SPI输入功能模块(105)判断当前SPI模块是否处于通信状态，如果SPI模块正在通信则开启系统时钟，从而给AHB总线子模块(102)和DMA模块(107)提供工作时钟，避免接收数据溢出，导致通信失败。
SPI输入功能模块(105)在芯片处于低功耗状态时依然可以保持与SPI主设备端正常通信，且不会对SPI主设备端增加任何使用限制，进而实现芯片低功耗状态下高速无感唤醒。
SPI输入数据存储模块(106)的作用是用于缓存SPI输入功能模块(105)接受的数据，防止接收数据溢出。
DMA模块(107)主要用于输入数据存储模块(106)和输出数据存储模块(108)的数据搬移，当输入数据存储模块(106)缓存的数据大于一定阈值时，DMA则会将数据搬走避免数据溢出，当输出数据存储模块(108)中的数据小于一定阈值时，DMA则会往输出数据存储模块(108)中搬移数据，防止输出数据被读空。
输出数据存储模块(108)用于提前缓存准备发送给SPI主设备端的数据，当主设备端发起通信时即可将缓存的数据发送出去。
SPI输出功能模块(109)的功能是将输出数据存储模块(108)中缓存的数据发送给SPI主设备端，且SPI输出功能模块(109)与高速模式使能模块(110)配合工作可以实现SPI模块高速通信模式。
高速模式使能模块(110)可以实现SPI高速通信模式，当SPI通信速率需要大于40M时，此时使能高速模式，SPI输出功能模块(109)会提前半周期发送数据，使主设备端多出了半个周期的时序余量，从而实现SPI高速通信。
结合图2，本发明的控制方法流程图，对本发明的具体实施方式进行说明。
(1)对SPI模块(3)进行初始化配置，主控制子模块(101)根据应用需求配置整个电路系统中的寄存器参数，如果要进行SPI高速通信，则需要再配置高速模式使能模块，然后执行启动功能，等待SPI主设备发起通信。
(2)SPI输入功能模块(105)处理SPI主设备端发送过来的数据，并将数据存入输入数据存储模块(106)，同时SPI输入功能模块(105)生成系统时钟开启信号，并将该信号送给系统时钟开启电路(104)。
(3)系统时钟开启电路(104)判断芯片是否处于低功耗状态，如果芯片处于低功耗状态且接收到系统时钟开启信号，则电路会开启系统时钟，给DMA模块(107)和芯片唤醒电路(103)提供工作时钟；反之，则电路会忽略该开启信号，并直接开始步骤(6)。
(4)输入数据存储模块(106)根据缓存的数据量生成芯片唤醒信号，并将该信号发送给芯片唤醒电路(103)。
(5)芯片唤醒电路(103)判断芯片是否处于低功耗状态，如果芯片处于低功耗状态且接收到唤醒信号，则电路会开始唤醒芯片；反之，则电路会忽略该唤醒信号。
(6)DMA模块(107)将输入数据存储模块(106)中的数据搬移走，避免接收数据溢出。
(7)判断此次数据接收是否完成，如果完成则等待芯片处理接收数据，处理完成后主控制子模块(101)则会往输出数据存储模块(108)中缓存待发送数据，等待SPI主设备发起通信。
(8)SPI主设备发起通信，SPI输出功能模块(109)将输出数据存储模块(108)中缓存的数据发送给SPI主设备。
以上实施例仅用以说明而非限制本发明的技术方案，尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解：依然可以对本发明进行修改或等同替代，而不脱离本发明的精神和范围的任何修改或局部替代，其均应涵盖在本发明的权利要求范围内。

Claims (10)

1.一种支持低功耗无感唤醒的高速SPI接口电路结构，其特征在于，包括主控制模块(1)、AHB总线模块(2)和SPI模块(3)，主控制模块(1)通过AHB总线模块(2)和SPI模块(3)连接；其中：主控制模块(1)由主控制子模块(101)构成；AHB总线模块(2)由AHB总线子模块(102)构成；SPI模块(3)由芯片唤醒电路(103)、系统时钟开启电路(104)、SPI输入功能模块(105)、输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)、SPI输出功能模块(109)和高速模式使能模块(110)构成；主控制子模块(101)通过AHB总线子模块(102)分别与输入数据存储模块(106)、DMA模块(107)、输出数据存储模块(108)和高速模式使能模块(110)相互连接，SPI输入功能模块(105)分别与系统时钟开启电路(104)、输入数据存储模块(106)相互连接，输入数据存储模块(106)和芯片唤醒电路(103)相互连接，DMA模块(107)通过AHB总线子模块(102)分别与输入数据存储模块(106)和输出数据存储模块(108)相互连接，SPI输出功能模块分别与输出数据存储模块(108)和高速模式使能模块(110)相互连接。
2.根据权利要求1所述的高速SPI接口电路结构，其特征在于，无论芯片是否处于低功耗状态，SPI模块(3)可以通过SPI主设备端提供的时钟直接工作，完成数据的正常通信；若芯片此时处于低功耗状态，SPI模块(3)可在通信的过程中唤醒芯片。
3.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述SPI输入功能模块(105)实现标准SPI协议接收数据功能，并将收到的数据存入输入数据存储模块(106)，同时生成系统时钟开启信号送给系统时钟开启电路(104)。
4.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述系统时钟开启电路(104)判断芯片当前是否处于低功耗状态，如果是处于低功耗状态且接收到系统时钟开启信号，则电路会开启系统时钟，给AHB总线子模块(102)、DMA模块(107)和芯片唤醒电路(103)提供工作时钟；反之，则忽略该系统时钟开启信号。
5.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述输入数据存储模块(106)的功能是缓存SPI输入功能模块(105)接收到的输入数据，同时生成芯片唤醒信号送给芯片唤醒电路(103)。
6.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述芯片唤醒电路(103)判断芯片是否处于低功耗状态，如果芯片处于低功耗状态且接收到芯片唤醒信号，则电路会开始唤醒芯片；反之，则忽略该芯片唤醒信号。
7.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述接收数据时DMA模块(107)将输入数据存储模块(106)中的数据搬移走，避免接收数据溢出；发送数据时DMA模块(107)将待发送数据搬进输出数据存储模块(108)，防止发送数据读空；述输出数据存储模块(108)的功能是预存SPI模块的待发送数据。
8.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述SPI输出功能模块(109)实现标准SPI协议发送数据功能，并将输出数据存储模块(108)中预存的数据发送给SPI主设备端。
9.根据权利要求1所述的高速SPI接口电路结构，其特征在于，所述高速模式使能模块(110)的功能是控制电路是否工作在高速模式，使能高速模式后，该模块将使能信号送给SPI输出功能模块(109)，两个模块配合工作实现SPI高速通信。
10.一种支持低功耗无感唤醒的高速SPI接口的控制方法，基于权利要求1所述的高速SPI接口电路结构，其特征在于，包括如下措施：
1)主控制子模块(101)通过配置高速模式使能模块(110)实现SPI接口高速通信，高速模式使能后，高速模式使能模块(110)将使能信号送给SPI输出功能模块(109)，SPI输出功能模块(109)收到使能信号后，调整发送数据的时钟沿，提前半个时钟周期发送数据给SPI主设备端，使SPI主设备端多出了半个周期的时序余量，从而实现SPI高速通信；
2)当芯片处于低功耗状态时，SPI模块(3)通过SPI主设备端提供的时钟直接工作，此时SPI输入功能模块(105)可以正常接收SPI主设备端发送的数据，并将接收到的数据存入输入数据存储模块(106)，同时SPI输入功能模块(105)会生成统时钟开启信号送给系统时钟开启电路(104)，系统时钟开启电路(104)在收到系统时钟开启信号后会开启系统时钟，给AHB总线子模块(102)、DMA模块(107)和芯片唤醒电路(103)提供工作时钟，输入数据存储模块(106)根据缓存的数据量生成芯片唤醒信号送给芯片唤醒电路(103)，收到唤醒信号后电路会开始唤醒芯片，在芯片唤醒的过程中DMA模块(107)会将输入数据存储模块(106)中缓存的数据移到系统存储中，防止接收数据溢出，因此输入数据功能模块(105)、输入数据存储模块(106)、DMA模块(107)、系统时钟开启电路(104)以及芯片唤醒电路(103)配合工作即可实现芯片低功耗状态下的数据通信，并在通信的过程中唤醒芯片，从而实现低功耗状态下无感唤醒芯片。
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