CN113678252A - 用于对跨无机电隔离屏障的超快高压瞬变实现高抗扰度的工艺和方法 - Google Patents

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T·D·博尼费尔德
Y·达科
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Abstract

一种微电子装置(100)包含具有上板(132)和下板(130)的高压部件(104)。在微电子装置的基底(102)的表面处，上板通过上板和低压元件(106)之间的主电介质(136)与下板隔离。下带隙电介质层(140)设置在上板和主电介质之间。下带隙电介质层包含折射率在2.11和2.23之间的氮化硅的至少一个子层(144)。下带隙电介质层围绕上板连续延伸超过上板。下带隙电介质层具有环绕上板的隔离断口(150)，该隔离断口距上板的距离是下带隙电介质层的厚度的至少两倍。

Description

用于对跨无机电隔离屏障的超快高压瞬变实现高抗扰度的工 艺和方法
技术领域
本发明涉及微电子装置领域。更具体地说，本发明涉及微电子装置中的高压部件。
背景技术
带有具备高压节点的可在大于100伏的电位下操作的高压部件的微电子装置，在高压节点和主电介质之间可能有薄的下带隙电介质层，该主电介质的厚度为几微米，将高压节点与低压部件分开。厚度通常小于主电介质厚度的10％的下带隙电介质层，带隙能量小于主电介质，并通过减小在高压节点角落处的峰值电场来为主电介质提供可靠性。下带隙电介质层可以增强装置的高压性能和可靠性，并且可以通过改变该层的折射率值来定制增强的程度。
发明内容
下面提出了简化的发明内容，以便提供对本发明的一个或多个方面的基本理解。本发明内容不是对本发明的广泛概述，并且既不旨在识别本发明的关键或重要要素，也不旨在划定其范围。相反，本发明内容的主要目的是以简化的形式提出本发明的一些概念作为后面提出的更详细描述的序言。
一种微电子装置包含具有上板和下板的高压部件。上板通过在微电子装置的基底表面附近形成的主电介质与下板隔离。下带隙电介质层被设置在上板和主电介质之间。下带隙电介质层包含氮化硅的至少一个子层。氮化硅子层的折射率(RI)在2.11和2.24之间。下带隙电介质层围绕上板连续延伸超过上板。下带隙电介质层具有环绕上板的隔离断口，该隔离断口与上板的距离是下带隙电介质层厚度的至少两倍。
附图说明
图1是包含高压部件的示例微电子装置的横截面。
图2A至图2F是在连续的制造阶段描绘的图1的微电子装置的横截面。
图3A至图3C是图1的微电子装置在隔离断口处的横截面，描绘了形成隔离断口和高压节点的可替代方法。
图4是击穿电压Vbd与折射率(RI)的曲线图。
图5是在各种RI下失败率与峰值电压Vpk的曲线图。
图6至图10是各种参数与RI的曲线图。
图11是包含高压部件的另一种示例微电子装置的横截面。
图12是多芯片模块MCM的三维(等距)视图，该多芯片模块MCM具有与ISO装置一起封装的层压电感器，该ISO装置包括图1和图11的高压部件。
具体实施方式
参考附图描述本发明。附图没有按比例绘制，并且它们只是为了示出本发明。下面参考示例性应用对本发明的几个方面进行描述以便于说明。应该理解，阐述了许多具体细节、关系和方法以提供对本发明的理解。然而，相关领域技术人员将容易认识到，本发明可以在没有具体细节中的一个或多个或使用其他方法的情况下实践。在其他情况下，众所周知的结构或操作没有详细示出以避免使本发明费解。本发明不受所说明的行为或事件的排序的限制，因为一些行为可能以不同的次序发生和/或与其他行为或事件同时发生。此外，并非所有说明的行为或事件都需要实施根据本发明的方法。
微电子装置包含具有上板(典型地，高压节点)和下板(典型地，低压节点)的高压电容器。上板通过在上板和微电子装置的基底表面处形成的低压元件之间的主电介质与下板隔离。下带隙电介质层设置在上板和主电介质之间。下带隙电介质层包含带隙能量小于主电介质的带隙能量的至少一个子层。下带隙电介质层围绕上板连续延伸超过上板。下带隙电介质层具有环绕上板的隔离断口，隔离断口与上板的距离是下带隙电介质层厚度的至少两倍。隔离断口位于上板和微电子装置的低压元件之间。
如对于IC制造商常见的，正在努力简化和优化工艺，以降低成本和改进产品可靠性两者。作为此类努力的结果，发现金属层级(metal level)的数量可以从7个减少到5个，同时保留几乎所有参数的高压能力。然而，发现了边际问题，其中该装置未能满足国际电工委员会8kV的静电放电(IEC-ESD)抗扰度标准(IEC/EN 61000-4-2，4级)。IEC-ESD隔离屏障测试是一种系统级的超快瞬态电压测试，通常IC制造商不会在部件级执行该测试。为了改进IEC-ESD性能，研究了许多潜在因素，诸如下带隙电介质层的厚度、主电容器电介质的厚度和下带隙电介质层的热退火，但都没有形成解决方案。
然而，本发明人发现，当氮化硅具有较低的折射率(RI)时，在下带隙层中使用氮化硅层的高压电容器的IEC-ESD击穿电压性能有了意想不到的巨大改进。较低的RI会降低1000倍较慢的瞬态电压“浪涌(SURGE)”保护，因此，较低的RI会导致此类电容器的超快瞬态击穿电压的增加是反直觉的。图4将IEC-ESD击穿电压(Vbd)呈现为有代表性的非生产测试结构的RI的函数，其中IEC-ESD Vbd是使用瞬态电压脉冲获得的，该瞬态电压脉冲上升1.2ns且下降1.2ns，在正极性的12个脉冲后，再加上12个负极性的脉冲。当氮化硅层的RI从2.26降低到2.08时，Vbd特性示出从约10kV至约13kV的明显增加。图5将“浪涌”能力呈现为RI的五个值的有代表性的电容式隔离装置的失败率与峰值电压(Vpk)的关系，该五个值使用上升1.2μs、下降50μs的25个电压脉冲，然后是上升和下降时间类似的相反极性的25个脉冲来获得，如强化隔离标准VDE-0884-11所规定。这些图示出，尽管为较高的RI值(>2.23)实现了最佳的“浪涌”性能，但最佳的IEC-ESD能力是在RI小于2.23，例如约2.0至2.1时实现的。因此，本发明人已确定，顶部高压(HV)电容器板下的SiN层提供了出色的HV性能，但可能无法同时为“浪涌”能力和IEC-ESD瞬变能力两者进行优化。
如下所详述，本发明人已确定，在下带隙电介质层中使用氮化硅可以平衡浪涌保护和IEC-ESD性能，该氮化硅的折射率范围为2.11至2.23，例如2.17±0.04。可以使用在等离子体中流动SiH4+NH3+Ar的CVD工艺。选择SiH4/NH3的气体流量比以获得约2.17的折射率。温度、RF功率和腔室压力也会影响RI。图6至图10示出了RI依赖于可能适用于多种不同的沉积工具的关键制造参数的一般趋势，其中图6呈现RI与硅烷流速的关系；图7呈现RI与氨流速的关系；图8呈现RI与反应物喷头和基底表面之间的间距的关系；图9呈现RI与沉积压力的关系；以及图10呈现RI与沉积功率的关系。
转到图1，呈现了包含高压部件的示例微电子装置100的横截面。在没有隐含限制的情况下对装置100的各个方面的进行描述，以便为下面描述的下带隙电介质层提供背景。在本例中，微电子装置100被描述为集成电路100。用于微电子装置100的其他配置，诸如独立部件或混合电路，都在本例的范围内。微电子装置100在基底102诸如硅片上形成。微电子装置100包括高压部件104(在图1中描绘为高压电容器104)，并可能包括在24伏或更低压下操作的低压部件106(描绘为栅极电介质层110厚度小于70nm的金属氧化物半导体(MOS)晶体管106)。微电子装置100可以可选地包括围绕高压部件104的法拉第笼108。
可在基底102中形成场氧化物112，以横向隔离微电子装置100的元件。在基底102上方形成预金属电介质(PMD)层114。触点116穿过PMD层114设置以提供用于低压部件106和法拉第笼108的电连接。
在PMD层114上方设置多个金属层级118。金属层级118包括连接到低压部件106和法拉第笼108的金属互连120。在每个金属层级118中的金属互连120之间设置二氧化硅基电介质材料的金属内电介质(IMD)层122。通孔层级(via level)124设置在金属层级118之间。通孔层级124包括连接金属互连120的金属通孔126。金属通孔126穿过每个通孔层级124中二氧化硅基电介质材料的层间电介质(ILD)层128设置。IMD层122和ILD层128的其他电介质材料，诸如低k材料，在本例的范围内。IMD层122和ILD层128可能包括不同电介质材料(诸如氮化硅)的帽层和蚀刻停止层。IMD层122可以是对应ILD层128的部分，这取决于用于形成多个金属层级118的工艺顺序。
高压部件104的下板130(被描绘为高压电容器104的下板130)被设置在金属层级118中的一个中，例如如图1中描绘的第一金属层级118。高压部件104的上板132(被描绘为高压电容器104的上板132)被设置在另一个金属层级134中，例如如图1中描绘的顶部金属层级134。下板130和上板132之间的组合IMD层122和ILD层128提供高压部件104的主电介质136。在本例中，主电介质136是高压电容器104的电容器电介质136。电容器电介质136的厚度138至少为2μm，例如3μm或更大，并可由上板132相对于下板130和可能的基底102的期望操作电压确定。例如，上板132被设计成相对于下板130在1000伏均方根下操作的高压电容器104的版本可以具有厚度138为16μm至20μm的电容器电介质136。使用折射率在2.11至2.23的范围内的氮化硅提供了意想不到的好处，即显著改进IEC-ESD性能，并具有前面讨论的平衡浪涌保护。
下带隙电介质层140设置在主电介质136和上板132之间，与下板130相对。下带隙电介质层140包括带隙能量小于与上板132相邻的主电介质136的一部分的带隙能量的至少一个电介质子层。在本例中，下带隙电介质层140包括与主电介质136接触的200nm至600nm厚的氧化硅氮化物的第一子层142，以及在第一子层142和上板132之间且与两者接触的400nm至800nm厚(例如600nm)的氮化硅的第二子层144。氮氧化硅的第一子层142的带隙能量比主电介质136的二氧化硅基电介质材料更低，并且氮化硅的第二子层144的带隙能量比第一子层142更低。下带隙电介质层140延伸越过上板132，连续围绕上板132，距离146至少是下带隙电介质层140的厚度148的两倍。在与上板132接触的下带隙电介质层140中有隔离断口150；隔离断口150环绕上板132。隔离断口150的位置不比距离146更接近上板132。下带隙电介质层140的可选低压部分152可以设置在隔离断口150的外部，使得下带隙电介质层140的低压部分152通过隔离断口150与接触上板132的下带隙电介质层140分开。下带隙电介质层140的低压部分152可以接触微电子装置100的低压元件，这些元件延伸到下带隙电介质层140，诸如法拉第笼108。隔离断口150位于上板132和微电子装置100的任何低压元件之间，使得与上板132接触的下带隙电介质层140不接触任何低压元件。隔离断口150有利地防止漏电电流通过下带隙电介质层140的分界面从上板132到微电子装置100的低压元件。下带隙电介质层140的低压部分152(如果存在的话)与接触上板132的下带隙电介质层140横向分开，隔离距离154至少为1μm，并且可以是10μm至25μm，以在用于形成隔离断口150的光刻工艺中有利地提供工艺余量。形成带有隔离断口150的下带隙电介质层140对于在1000伏或更高电压下操作的高压部件104的实例特别有利，因为此种部件如果没有带有隔离断口150的下带隙电介质层140，可靠性就会很低，从而排除了微电子装置100的有用实施例。
上板132设置在上IMD层156中，该IMD层覆盖在隔离断口150处的下带隙电介质层140的边缘。上IMD层156可以包括二氧化硅，类似于主电介质136。
上板132可以连接到微电子装置100的焊盘158，或者可以是其一部分，如图1中所描绘。聚酰亚胺、氮化硅、氮氧化硅和/或二氧化硅的保护外涂层160可设置在上板132上方，或者可与上板132的边缘交叠，如图1中所描绘。到上板132的电连接162可通过引线键合162进行。下带隙电介质层140的低压部分152可以有利地对低压部件106屏蔽从电连接162到上板132的电场。
在微电子装置100的操作期间，当在上板132和下板130之间施加高压电位差时，下带隙电介质层140通过减少上板132的角落附近的电场，有利地为主电介质136提供可靠性。隔离断口150通过防止通过下带隙电介质层140从上板132到微电子装置100的低压元件的漏电电流，有利地提供可靠性。
图2A至图2F是在连续的制造阶段中描绘的图1的微电子装置的横截面。参考图2A，微电子装置100形成在基底102上，基底102可以是硅片或其他半导体基底，或者可以是电介质基底，诸如蓝宝石或氧化铝陶瓷。在基底102是半导体基底的本例的版本中，场氧化物112可以形成以横向隔离基底102中的微电子装置100的元件。场氧化物112可以通过浅沟道隔离(STI)工艺、硅的局部氧化(LOCOS)工艺或其他方法形成。
低压部件106形成在基底102中和基底102上。低压部件106可以靠近高压部件104，并且可以通过法拉第笼108与高压部件104分开。
PMD层114形成在基底102上方。PMD层114可以包括电介质层堆叠，该电介质层堆叠包括通过等离子体增强化学气相沉积(PECVD)工艺形成的10nm至100nm厚的氮化硅或二氧化硅PMD衬垫，通过PECVD工艺形成、通常为100nm至1000nm厚、通常通过化学机械抛光(CMP)工艺进行平整的二氧化硅、硅酸磷玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)层，以及可选的PMD帽层(通常为10nm至100nm的硬质材料，诸如通过另一种PECVD工艺形成的氮化硅、碳化硅氮化物或碳化硅)。触点孔穿过PMD层114形成以暴露基底102，例如在低压部件106和法拉第笼108中，并可能在高压部件104中。触点116形成在触点孔中以提供电连接。可以通过分别使用溅射工艺和CVD工艺形成钛和氮化钛的衬垫，使用CVD等离子体工艺在衬垫上形成钨层以填充触点孔，并使用回蚀(etchback)和/或CMP工艺从PMD层114的顶表面去除钨和衬垫来形成触点116。
金属层级118和IMD层122，以及通孔层级124和ILD层128，可以通过几种方法中的任一种形成。在本例的一个版本中，金属层级118中的任一个可以通过在下层的PMD层114或ILD层128上方形成铝基互连金属层来形成。铝基互连金属层可以包括钛、钛钨或氮化钛的粘附层，在粘附层上含有百分之几的硅、钛和/或铜的铝层，厚度为200nm至几微米，并且可能包括铝层上的钛或氮化钛的抗反射层。在互连金属层上方形成包括光致抗蚀剂的互连蚀刻掩模，从而覆盖金属互连120的区域，并使用蚀刻工艺(诸如使用氯自由基的等离子体蚀刻)以去除互连蚀刻掩模暴露的区域中的互连金属层，留下金属互连120。对应的IMD层122随后在金属互连120之间形成。IMD层122可以通过以下步骤形成：使用正硅酸四乙酯(也称为四乙氧基硅烷(TEOS))的PECVD工艺沉积二氧化硅基电介质材料层，并且随后通过抗蚀剂回蚀工艺或CMP工艺对电介质材料进行平面化，使得IMD层122覆盖金属互连120，如图1所示。IMD层122可能包括二氧化硅基电介质材料，该材料通过用含有甲基倍半硅氧烷(MSQ)的溶液旋涂微电子装置100并随后烘烤该溶液以去除挥发性材料来形成。
在本例的另一个版本中，金属层级118中的任一个可通过单大马士革工艺形成，其中IMD层122首先形成，并且在用于金属互连120的区域中穿过IMD层122形成互连沟槽。IMD层122可以是通过循序的PECVD工艺形成的电介质层的堆叠，该堆叠包括蚀刻停止层、主层和帽层。氮化钽的衬垫通过CVD等离子体工艺在IMD层122上方形成，作为保形衬垫延伸到互连沟槽中。在衬垫上形成溅射铜的种子层，并且在种子层上形成电镀铜以填充互连沟槽。铜CMP工艺将铜和衬垫从IMD层122的顶表面去除，将金属互连120留在互连沟槽中。
在另一个版本中，金属互连120可以通过剥离工艺形成，其中在对应的下ILD层128上方形成有机材料诸如光致抗蚀剂的剥离图案，该下ILD层具有用于金属互连120的开口。用于金属互连120的金属层沉积在剥离图案上方，并沉积到开口中的ILD层128上。随后，使用溶剂喷雾去除剥离图案，带走剥离图案上的金属层，留下金属互连120。
在本例的一个版本中，通孔层级124中的任一个，包括对应通孔126和ILD层128，可以通过针对触点116描述的类似工艺形成。在另一个版本中，通孔层级124，包括对应通孔126和ILD层128的通孔层级124可以通过单大马士革工艺形成，如针对包括金属互连120和IMD层122的金属层级118描述的。
在本例的另一个版本中，金属层级118中的任一个和对应的下通孔层级124可以通过双大马士革工艺同时形成。在双大马士革工艺中，形成ILD层128并在ILD层128上方形成对应的IMD层122。通过图案和蚀刻步骤的顺序，穿过IMD层122形成互连沟槽并且穿过ILD层128形成通孔，该顺序可以是例如沟槽第一顺序，通孔第一顺序，或部分通孔第一顺序。在IMD层122上方形成衬垫、种子层和电镀铜填充金属，同时填充通孔和互连沟槽。随后的铜CMP工艺将铜和衬垫从IMD层122的顶表面去除，留下互连沟槽中的金属互连120和通孔中的通孔126。
在本例的另一个版本中，金属层级118中的任一个可以通过掩蔽电镀工艺形成。在相关ILD层128的顶表面上形成钛的粘附层和铜的种子层。粘附层与通孔126或触点116的下层实例进行电接触。在种子层上方形成光致抗蚀剂的电镀掩模，以便暴露用于金属互连120的区域。电镀操作在由电镀掩膜暴露的区域中种子层上将铜镀成所期望厚度。例如，通过灰化或溶解在溶剂中来去除电镀掩模。例如通过反应性离子蚀刻(RIE)工艺去除镀铜外面的种子层和粘附层，留下镀铜与下层的种子层和粘附层以提供金属互连120。
高压部件104的下板130形成于下金属层级118中的一个中，可能是最下金属层级118中。下板130可以与金属层级118中的金属互连120同时形成。可替代地，下板130可以与金属互连120分开形成。下板130上方的ILD层128和IMD层122提供高压部件104的主电介质136。
参考图2B，在包含高压部件104的主电介质136的ILD层128和IMD层122之上形成下带隙电介质层140。下带隙电介质层140包括至少一层氮化硅。在本例中，下带隙电介质层140的形成是通过使用双(叔丁基氨基)硅烷(BTBAS)和TEOS或N2O和NH3的PECVD反应，形成200nm至600nm厚的氮氧化硅(有时称为氧化硅氮化物，或SiON)的第一子层142来进行。第一子层142中的氮和氧的原子分数可以通过调整含氮和含氧进料气体的相对气体流量来选择。通过由在约375摄氏度的等离子体中流动SiH4+NH3+Ar的CVD工艺形成400nm至800nm厚的氮化硅的第二子层144来继续形成下带隙电介质层140。在本例的其他版本中，下带隙电介质层140可以只由氮化硅的一个子层组成。有几个关键参数会影响RI，诸如气体比率、RF功率和压力。图6至图10示出了RI和各种参数之间的相互作用。氮化硅的RI在2.11至2.24的范围内，并且可以使用表1所示的参数形成。
表1
Figure BDA0003281069240000081
Figure BDA0003281069240000091
在进一步的版本中，下带隙电介质层140可以具有两个以上的子层。可用于下带隙电介质层140的子层的电介质材料可以包括表2的电介质材料。
表2
电介质材料 带隙范围(电子伏)
氧化硅氮化物 ～7.5
氮化硅 4.7到～6
氧化硅碳化物氮化物 高于碳化硅氮化物
碳化硅氮化物 3.8到4.7
五氧化二钽 3.8到5.3
类金刚石碳 5.5
二氧化钛 3.3
氮化铝 6.2
氧化铝 6.5至7.0
一氧化硅 低于SiO2
氧化锌 3.4
表2中可变化学计量材料的带隙，诸如氧化硅氮化物、氧化硅碳化物氮化物和碳化硅氮化物的带隙可能不同，取决于氧、氮和/或碳的相对原子分数。富含硅的含硅电介质材料的版本，由于低于所期望的电阻抗，作为下带隙电介质层140的子层可能提供低劣的性能。
参考图2C，穿过下带隙电介质层140的通孔126是在下带隙电介质层140形成后形成的。穿过下带隙电介质层140的通孔126可以通过参考图2A描述的方法中的任一种形成。
参考图2D，形成在下带隙电介质层140上方的金属互连120和上板132。下带隙电介质层140上方的金属互连120可以使用参考图2A描述的方法中的任一种形成。上板132可以与下带隙电介质层140上方的金属互连120同时形成，或者可以单独形成。
参考图2E，穿过下带隙电介质层140形成隔离断口150。隔离断口150可以通过以下步骤形成：在下带隙电介质层140、下带隙电介质层上方的金属互连120和上板132上方形成隔离蚀刻掩模，并且穿过下带隙电介质层140蚀刻到下层ILD层128中，留下上板132下方的下带隙电介质层140和下带隙电介质层140的低压部分152。下面讨论形成隔离断口150的其他方法。
参考图2F，形成在下带隙电介质层140上方的IMD层156，与隔离断口150邻接。下带隙电介质层140上方的IMD层156可以通过参考图2A描述的方法中的任一种形成。形成IMD层156以与隔离断口150邻接有利地防止漏电电流通过下带隙电介质层140的分界面从上板132到微电子装置100的低压元件。微电子装置100的形成随着保护性外涂层160的形成继续进行，以随后提供图1的结构。
图3A至图3C是图1的微电子装置在隔离断口处的横截面，描绘了形成隔离断口和高压节点的可替代方法。参考图3A，微电子装置100是按照参考图2A至图2C的描述制造的。下带隙电介质层140形成在主电介质136的顶部处的ILD层128上方。在本例中，下带隙电介质层140包括形成在ILD层128上的第一子层142和形成在第一子层142上的第二子层144。在形成第二子层144后，氧化工艺，例如N2O等离子体工艺，在第二子层144的顶部处形成富氧顶部区域164。富氧顶部区域164可以小于30nm厚。第二子层144的下部区域166基本上没有被氧化工艺改变。
在下带隙电介质层140上形成互连金属层168。互连金属层168包括通过溅射工艺或反应性溅射工艺形成的2nm至15nm厚的钛、钛钨或氮化钛的粘附层170。互连金属层168进一步包括形成在粘附层170上的铝层172。铝层172可以包括高达2％的硅、钛和/或铜。铝层172可以是200nm至几微米厚，通过溅射工艺形成。互连金属层168还包括氮化钛的抗反射层174，抗反射层174为10nm至20nm厚，由铝层172上的反应性溅射工艺形成。用于互连金属层168的其他配置在本例的范围内。
在互连金属层168上方形成互连掩模176，以覆盖下带隙电介质层140上方的图1的上板132和金属互连120的区域。互连掩模176可以包括由光刻工艺形成的光致抗蚀剂，并且也可以包括抗反射层和/或硬掩模层。图3A描绘了在随后形成的上板132上方的互连掩膜176的一部分。
参考图3B，互连蚀刻工艺去除由互连掩模176暴露的区域中的互连金属层168，留下下带隙电介质层140上方的图1的上板132和金属互连120。在本例中，互连蚀刻工艺进一步去除由互连掩膜176暴露的区域中的下带隙电介质层140的第二子层144的一部分，但不是全部。互连掩模176随后被去除，例如通过灰化工艺。在互连蚀刻工艺完成且互连掩模176被去除后，至少10nm的第二子层144留在由互连掩模176暴露的区域中。
参考图3C，在上板132和下带隙电介质层140上方形成隔离蚀刻掩模178，以暴露用于隔离断口150的区域。隔离蚀刻掩模178可以包括通过光刻工艺形成的光致抗蚀剂。用于隔离断口150的区域在横向上与上板132隔开距离146，如参考图1描述的。用于隔离断口150的区域的宽度154参考图1进行描述。宽度154可以是10μm至25μm以有利地促进光刻工艺用于形成具有所期望工艺余量水平的隔离蚀刻掩模178。隔离蚀刻工艺去除第一子层142、第二子层144和由隔离蚀刻掩模178暴露的区域中的ILD层128的一部分。隔离蚀刻掩模178随后被去除，例如通过灰化工艺。
图11是另一个示例微电子装置1100的横截面，该微电子装置与图1的微电子装置100共享一些特性。在图11中，与图1的结构特征类似的结构特征保留相同的特征标记，同时认识到在前面的讨论的范围内可以进行各种材料替换。省略了基底102以节省空间。装置1100包括五个金属层级M1-M5与四个通孔层级。为了清楚起见，金属元件和通孔的特征索引被省略。如前描述，金属特征和通孔位于IMD层122和ILD层128内。为了清楚起见，这些电介质层由组合索引122/128表示。高压电容器104包括在M2层内形成的下板130和在M5层内形成的上板132。高压电容器104被法拉第笼1110围绕，该笼包括从M5到M1的穿过相关联的通孔层级的连续链，并在无参考的触点处接地到下层基底。法拉第笼1110外的电路系统1120可以支持装置的其他属性，诸如模数转换器、跨高压电容器104的数字传输或数据接收。划线密封结构1130包括堆叠的M1-M5特征和相关联的通孔。如前描述的上IMD层156，例如1.5μm的SiO2，覆盖M5级。第一保护外涂层160′，例如2.8μmSiON，覆盖上IMD层156，以及第二保护外涂层160″，例如10μm聚酰亚胺，覆盖第一保护外涂层160′。在本例中，引线键合162直接制作到上板132。
下带隙电介质层140位于M5特征(包括上板132)和其上形成M5层的电介质层122/128之间。在本例中，下带隙电介质层140包括SiON的第一子层142和氮化硅的第二子层144，两者可如前描述形成。如前描述，下带隙电介质层140连续地围绕上板132延伸越过上板132达一定距离146，并在环绕上板132的隔离断口152处结束。下带隙电介质层140的低压部分152与从上板132延伸的下带隙电介质层140部分相隔距离154。低压部分152延伸到并越过划线密封件1130。
图12示出了包括多芯片模块(MCM)1200的另一个示例，该多芯片模块包括根据本文中描述的示例的一个或多个高压电容器。封装基底1210支持例如多个装置管芯，以及可在装置管芯1220、1230之间提供隔离的功率传递的层压变压器1240。第一装置管芯1220和第二装置管芯1230中的每个都可以包括高压电容器1250的根据本文中描述的原理构造的一个或多个实例。装置管芯1220、1230也可以包括高压电容器的根据本文中描述的原理构造的一个或多个实例(未示出)。特别地，高压电容器1250包括前面描述的下带隙电介质层140。装置1200有望受益于与氮化硅子层144相关联的改进的高压性能，该氮化硅子层具有较低的带隙能量和2.11至2.24的范围内(例如2.14±0.04)的折射率。与使用不包括下带隙电介质层140的SiO2电容器相比，高压电容器1250改进了系统的整体IEC-ESD性能。用层压变压器和装置管芯1220、1230的该组合可以获得2300V的改进。具有不同装置布置和/或功能的其他类型的MCM在本公开的范围内。
尽管上面已描述了本发明的各种实施例，但是应该理解，它们只是以举例的方式而不是限制的方式呈现。在不背离本发明的精神或范围的情况下，可以根据本文中的公开内容对所公开的实施例进行大量的改变。因此，本发明的广度和范围不应受到上述实施例中任一个的限制。相反，本发明的范围应根据所附权利要求及其等同物来限定。

Claims (20)

1.一种微电子装置，其包括：
所述微电子装置的高压电容器的下板；
所述高压电容器的上板；
设置在所述下板和所述上板之间的至少2微米厚的主电介质；以及
设置在所述主电介质和所述上板之间的下带隙电介质层，其中：
所述下带隙电介质层至少包括折射率在2.11-2.23的范围内的氮化硅的第一子层；
所述下带隙电介质层围绕所述上板连续延伸越过所述上板达一定距离，所述距离是所述下带隙电介质层的厚度的至少两倍；
所述下带隙电介质层中具有隔离断口，使得所述下带隙电介质层在所述隔离断口处不连续；以及
所述隔离断口环绕所述上板。
2.根据权利要求1所述的微电子装置，其中所述下带隙电介质层进一步包括设置在所述第一子层和所述下板之间的第二子层，所述第二子层的带隙能量小于所述主电介质层的带隙能量。
3.根据权利要求2所述的微电子装置，其中所述主电介质的邻近所述下带隙电介质层的部分包括二氧化硅基电介质材料，并且所述第二子层包括氧化硅氮化物。
4.根据权利要求4所述的微电子装置，其中所述主电介质包括多个金属内电介质层即IMD层和层间电介质层即ILD层，所述IMD层包括二氧化硅基电介质材料，所述ILD层包括二氧化硅基电介质材料。
5.根据权利要求1所述的微电子装置，进一步包括设置在所述隔离断口外部的低压部件。
6.根据权利要求5所述的微电子装置，其中所述低压部件是具有小于70nm厚的栅极电介质层的金属氧化物半导体晶体管即MOS晶体管。
7.根据权利要求1所述的微电子装置，其中所述下带隙电介质层包括设置在所述隔离断口外部的部分。
8.根据权利要求7所述的微电子装置，其中设置在所述隔离断口外部的所述下带隙电介质层的所述部分接触所述微电子装置的低压元件。
9.根据权利要求1所述的微电子装置，其中在所述隔离断口处的所述下带隙电介质层的边缘覆盖有电介质材料。
10.根据权利要求1所述的微电子装置，其中所述第一子层的所述氮化硅具有约600nm的厚度。
11.一种形成微电子装置的方法，其包括：
形成所述微电子装置的高压部件的下板；
形成邻近所述下板的至少2微米厚的主电介质；
形成与所述下板相对的邻近所述主电介质的下带隙电介质层，所述下带隙电介质层包括折射率在2.11-2.23的范围内的氮化硅层；
形成邻近所述下带隙电介质层的所述高压部件的上板；以及
在所述下带隙电介质层中形成隔离断口，使得所述下带隙电介质层在所述隔离断口处不连续并且所述隔离断口环绕所述上板。
12.根据权利要求11所述的方法，其中形成所述下带隙电介质层的步骤进一步包括在所述氮化硅和所述主电介质之间形成氮氧化硅层。
13.根据权利要求12所述的方法，其中所述主电介质的邻近所述下带隙电介质层的部分包括二氧化硅基电介质材料。
14.根据权利要求11所述的方法，其中所述主电介质包括多个IMD层和ILD层，所述IMD层包括二氧化硅基电介质材料，所述ILD层包括二氧化硅基电介质材料。
15.根据权利要求11所述的方法，进一步包括形成设置在所述隔离断口外部的低压部件。
16.根据权利要求15所述的方法，其中所述低压部件是具有小于70nm厚的栅极电介质层的MOS晶体管。
17.根据权利要求11所述的方法，其中形成所述隔离断口的步骤包括去除用于所述隔离断口的区域中的所述下带隙电介质层，留下所述下带隙电介质层的设置在所述隔离断口外部的一部分。
18.根据权利要求17所述的方法，其中所述下带隙电介质层的设置在所述隔离断口外部的所述部分接触所述微电子装置的低压元件。
19.根据权利要求11所述的方法，进一步包括在所述隔离断口处的所述下带隙电介质层的边缘上形成电介质材料。
20.一种装置，其包括：
各自具有高压电容器的第一半导体管芯和第二半导体管芯，所述高压电容器具有：
下板；
上板；
设置在所述下板和所述上板之间的主电介质；以及
设置在所述主电介质和所述上板之间的氮化硅层，其中：
所述氮化硅层的折射率在2.11-2.23的范围内；
所述氮化硅层围绕所述上板连续延伸越过所述上板达一定距离，所述距离是所述氮化硅层的厚度的至少两倍；
所述氮化硅层中具有隔离断口，使得所述氮化硅层在所述隔离断口处不连续；以及
所述隔离断口环绕所述上板；以及
层压电感器，其与由所述第一半导体管芯和所述第二半导体管芯的所述高压电容器提供的隔离屏障并联连接。
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