CN113626355A - 实现串行接口全双工通信的从机芯片的电路结构 - Google Patents

实现串行接口全双工通信的从机芯片的电路结构 Download PDF

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CN113626355A CN202010371628.8A CN202010371628A CN113626355A CN 113626355 A CN113626355 A CN 113626355A CN 202010371628 A CN202010371628 A CN 202010371628A CN 113626355 A CN113626355 A CN 113626355A
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Abstract

本发明涉及一种实现串行接口全双工通信的从机芯片的电路结构，其中，所述的从机芯片包括辅助时钟生成模块、采样模块及移位模块，由未与主频时钟信号CLK同步的采样时钟信号sck_sample及移位时钟信号sck_shift分别控制采样模块对所述的串行数据输入信号SDI进行采样操作、触发所述的移位模块对需要发送的并行数据包中的数据进行移位操作，由所述的移位模块输出相应的串行数据输出信号SDO。采用该种电路结构可有效解决现有技术中串行数据输出信号SDO相对于通信时钟信号SCK延时的问题，可有效且准确的进行数据传输，且成本较低，适用范围广泛。

Description

实现串行接口全双工通信的从机芯片的电路结构
技术领域
本发明涉及通信领域，尤其涉及串行接口同步传输领域，具体是指一种实现串行接口全双工通信的从机芯片的电路结构。
背景技术
串行通信作为计算机通信方式之一，主要起到主机或从机与外设之间数据传输的作用。串行通信具有传输线少、成本低的特点。
串行接口如要达到高速的传输速率和传输效率，多采用全双工、时钟同步的通信方式，并支持主、从模式工作。芯片管脚上只占用串行数据线和同步时钟线，通过4个引脚与外部器件连接，它们是用于传输串行数据输入信号SDI的引脚，用于传输串行数据输出信号SDO的引脚和用于传输通信时钟信号SCK的引脚，再加上一个用于传输片选信号CS的引脚，片选信号CS用于控制外部从器件的对应接口是否被选中。与通信时钟信号SCK同步的通信时序很简单，即在通信时钟信号SCK的控制下，两个双向移位数据线进行同步数据交换，由通信时钟信号SCK的上升沿对应数据采样、下降沿对应数据移位的控制，或者是由通信时钟信号SCK的上升沿对应数据移位、下降沿对应数据采样的控制。
现有技术的方案中实现采样移位的时钟——通信时钟信号SCK由对方主机获得，对于通信接口输入的异步时钟信号——通信信号时钟信号SCK和异步数据信号——串行数据输入信号SDI多采用预先通过主频时钟延时两拍的同步的方式同步后进行控制，现有技术中的相关电路的信号处理具体设计如下：
串行接口数字逻辑设计时，假设串行通信接口的信号为通信时钟信号SCK、串行数据输入信号SDI和串行数据输出信号SDO。
如图1所示，己方输入进串行通信接口的通信时钟信号SCK、串行数据输入信号SDI与主频时钟信号CLK均为异步信号，现有技术通常先对通信时钟信号SCK在主频时钟信号CLK下同步，由同步后的通信时钟信号SCK’产生串行数据输出信号SDO。
由图1可以看出串行数据输出信号SDO由同步后的通信时钟信号SCK’产生，而同步后的通信时钟信号SCK’是由通信时钟信号SCK经过主频同步后产生的时钟，串行数据输出信号SDO和通信时钟信号SCK相差两个主频时钟延时，串行数据输出信号SDO相对于通信时钟信号SCK相位延后较长，不能保证串行数据输出信号SDO在通信时钟信号SCK下同步传输。上述信号的具体相位关系可参阅图2所示，从图中可以看出串行数据输出信号SDO相对于通信时钟信号SCK存在的相位延时。
即现有技术中的全双工高速串行接口设计中，从模式下通信接口的通信时钟信号SCK和主频时钟信号CLK为异步信号，如果将通信时钟信号SCK和主频时钟信号CLK用现有方法同步后再进行数据移位处理，会导致串行数据输出信号SDO相对通信时钟信号SCK的延时。现有技术通过尽可能提高主频时钟信号CLK的频率，减小通信时钟信号SCK经过主频时钟信号CLK同步后的通信时钟信号SCK’相对通信时钟信号SCK的延时，来尽可能减小串行数据输出信号SDO相对通信时钟信号SCK的延时，但这样增加电路芯片面积和成本。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种能有效满足数据传输需求、性能稳定的实现串行接口全双工通信的从机芯片的电路结构。
为了实现上述目的，本发明的实现串行接口全双工通信的从机芯片的电路结构如下：
该实现串行接口全双工通信的从机芯片的电路结构，其主要特点是，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；
所述的采样模块的第一输入端接串行数据输入信号SDI；
所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。
较佳地，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
更佳地，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；
所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门及第二反相器；
所述的第一或门的第一端接所述的通信时钟信号SCK，所述的第一或门的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一或门输出的信号作为所述的采样时钟信号sck_sample输出；所述的辅助时钟生成模块将所述的第一或门输出的信号输入所述的第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
进一步地，所述的载入触发信号load_time由载入触发模块生成，
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一D触发器；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一D触发器的置位端相连接；
所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一D触发器的复位端相连接；
所述的第一D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器的Q输出端与所述的第一D触发器的输入端相连接，所述的第一D触发器的Q输出端输出所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二D触发器；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器的第一输入端、所述的第四比较器的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器的第二输入端接零，所述的第三比较器的输出端与所述的第三与非门的第二端相连接，所述的第三与非门的输出端与所述的第二D触发器的置位端相连接；
所述的第四比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器的输出端与所述的第四与非门的第二端相连接，所述的第四与非门的输出端与所述的第一与门的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门的第二输入端相连接，所述的第一与门的输出端与所述的第二D触发器的复位端相连接；
所述的第二D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器的Q输出端与所述的第二D触发器的输入端相连接，所述的第二D触发器的Q输出端输出所述的载入触发信号load_time。
更进一步地，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器、第三采样时钟同步并取沿单元、第三D触发器及第二与门；
所述的第五比较器的第一输入端接零，所述的第五比较器的第二输入端接所述的计数器信号cnt，所述的第五比较器的输出端与所述的第二与门的第一输入端相连接；
所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos，并由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器的Q输出端与所述的第二与门的第二输入端相连接；
所述的第二与门的输出端输出所述的载出触发信号send_time。
更进一步地，所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，所述的同步并取下降沿单元包括：第四D触发器、第五D触发器、第六D触发器、第四反相器及第三与门；
所述的第四D触发器的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器的时钟输入端、所述的第五D触发器的时钟输入端及所述的第六D触发器的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器的Q输出端与所述的第五D触发器的输入端相连接；所述的第五D触发器的Q输出端分别与所述的第六D触发器的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六D触发器的Q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，所述的同步并取上升沿单元包括：第七D触发器、第八D触发器、第九D触发器、第五反相器及第四与门；
所述的第七D触发器的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器的时钟输入端、所述的第八D触发器的时钟输入端及所述的第九D触发器的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器的Q输出端与所述的第八D触发器的输入端相连接；所述的第八D触发器的Q输出端分别与所述的第九D触发器的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
更佳地，所述的采样模块包括第十D触发器，所述的第十D触发器的输入端构成所述的采样模块的第一输入端，所述的第十D触发器的时钟输入端接所述的采样时钟信号sck_sample，所述的第十D触发器的Q输出端输出所述的串行采样数据信号SDI_S。
进一步地，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift，所述的移位寄存器单元的第一输出端输出所述的串行数据输出信号SDO。
更进一步地，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器的输入端相连接，所述的第十一D触发器的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S。
更进一步地，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器及第十三D触发器；
所述的第十二D触发器的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器的时钟输入端与所述的第十三D触发器的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器的Q输出端与所述的第十三D触发器的输入端相连接；所述的第十三D触发器的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
本发明的实现串行接口全双工通信的从机芯片的电路结构包括辅助时钟生成模块、采样模块及移位模块，由未与主频时钟信号CLK同步的移位时钟信号sck_shift及采样时钟信号sck_sample分别控制采样模块对所述的串行数据输入信号SDI进行采样操作、触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，由所述的移位模块输出相应的串行数据输出信号SDO。采用该实现串行接口全双工通信的从机芯片的电路结构可有效解决现有技术中串行数据输出信号SDO相对于通信时钟信号SCK延时的问题，可有效且准确的进行数据传输，且成本较低，适用范围广泛。
附图说明
图1为现有技术中的串行通信接口中的信号的关系示意图。
图2为采用现有技术中的串行通信接口时的信号时序关系图。
图3为一实施例中本发明的实现串行接口全双工通信的从机芯片的电路结构的示意图。
图4为一实施例中本发明的实现串行接口全双工通信的从机芯片的电路结构的具体结构示意图。
图5a为一实施例中本发明中的辅助时钟生成模块的结构示意图。
图5b为另一实施例中本发明中的辅助时钟生成模块的结构示意图。
图6a为一实施例中本发明中的载入触发模块的结构示意图。
图6b为一另实施例中本发明中的载入触发模块的结构示意图。
图7为一实施例中本发明中的载出触发模块的结构示意图。
图8为一实施例中本发明的中的同步并取下降沿单元的结构示意图。
图9为一实施例中本发明的中的同步并取上升沿单元的结构示意图。
图10为一实施例中本发明的同步单元的结构示意图。
图11为一实施例中本发明的移位模块的工作原理示意图。
图12为根据通信时钟信号下降沿生成采样时钟信号，上升沿生成移位时钟信号的时序图。
图13为根据通信时钟信号上升沿生成采样时钟信号，下降沿生成移位时钟信号的时序图。
图14为显示载出触发信号send_time在根据通信时钟信号下降沿生成采样时钟信号，上升沿生成移位时钟信号时，与其他信号的相位关系的时序图。
图15为显示载出触发信号send_time在根据通信时钟信号上升沿生成采样时钟信号，下降沿生成移位时钟信号时，与其他信号的相位关系的时序图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
如图3至图10所示，本发明的实现串行接口全双工通信的从机芯片的电路结构包括：辅助时钟生成模块、采样模块及移位模块；
所述的采样模块的第一输入端接串行数据输入信号SDI；
所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。
在该实施例中，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接，用于接收所述的发送数据缓存模块输出的所述的输出并行数据包；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
即载入触发信号load_time高电平有效，其高电平的时机选为避开移位寄存器单元对内部数据进行移位的时机，也理解为高电平的时机为筛选出发送数据缓存单元中并行数据载入移位寄存器单元中的触发时机。
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；
即载出触发信号send_time的触发时机为在第一帧采样数据最后一位采样完成后，第二帧数据第一位还未开始移位之间，对于一帧8位的数据而言，所述的载出触发信号send_time的触发时机为第8个采样时钟信号的上升沿，即第8个数据刚完成采样这个当前时刻点。
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步；该实现串行接口全双工通信的从机芯片的电路结构中各个模块的关系可参阅图3、4所示，特别是图4，具体给出了本实施例中的采样模块、移位模块和同步缓存模块等模块在实现串行接口全双工通信的从机芯片的电路结构(即串行通信接口)中的具体连接关系。
在该实施例中，如图5a所示，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；
所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；
如图5b所示，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门OR及第二反相器；
所述的第一或门OR的第一端接所述的通信时钟信号SCK，所述的第一或门OR的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一或门OR输出的信号作为所述的采样时钟信号sck_sample输出；所述的辅助时钟生成模块将所述的第一或门OR输出的信号输入所述的第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
结合图5a、5b可知，在该实施例中，通信时钟信号SCK与片选信号CS经过辅助时钟生成模块转化成移位时钟信号sck_shift和采样时钟信号sck_sample，而由通信时钟信号SCK的上升沿生成移位时钟信号sck_shift，由通信时钟信号SCK的下降沿生成采样时钟信号sck_sample，与由通信时钟信号SCK的下降沿生成移位时钟信号sck_shift，由通信时钟信号SCK的上升沿生成采样时钟信号sck_sample相比，二者仅仅是略有不同，生成的移位时钟信号sck_shift和采样时钟信号sck_sample为相位相反的关系。
同时，在所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的采样时钟信号sck_sample与移位时钟信号sck_shift由通信时钟信号SCK与片选信号CS共同生成，这是由于在这种情况下如果仅依靠通信时钟信号SCK生成移位时钟信号sck_shift会使得移位时钟信号sck_shift的第一个上升沿与载入触发信号load_time的使能部分错开，无法实现触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包的功能，故采用通信时钟信号SCK与片选信号CS共同生成所述的采样时钟信号sck_sample与移位时钟信号sck_shift。
在该实施例中，所述的载入触发信号load_time由载入触发模块生成，
如图6a所示，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门NAND1、第二与非门NAND2、第一比较器EQU1、第二比较器EQU2及第一D触发器DFF1；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门NAND1的第一端及所述的第二与非门NAND2的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器EQU1的第一输入端、所述的第二比较器EQU2的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器EQU1的第二输入端接零，所述的第一比较器EQU1的输出端与所述的第一与非门NAND1的第二端相连接，所述的第一与非门NAND1的输出端与所述的第一D触发器DFF1的置位端相连接；
所述的第二比较器EQU2的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器EQU2的输出端与所述的第二与非门NAND2的第二端相连接，所述的第二与非门NAND2的输出端与所述的第一D触发器DFF1的复位端相连接；
所述的第一D触发器DFF1的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器DFF1的Q输出端与所述的第一D触发器DFF1的输入端相连接，所述的第一D触发器DFF1的Q输出端输出所述的载入触发信号load_time；
如图6b所示，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门NAND3、第四与非门NAND4、第三比较器EQU3、第四比较器EQU4、第一与门AND1、第三反相器及第二D触发器DFF2；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门NAND3的第一端及所述的第四与非门NAND4的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器EQU3的第一输入端、所述的第四比较器EQU4的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器EQU3的第二输入端接零，所述的第三比较器EQU3的输出端与所述的第三与非门NAND3的第二端相连接，所述的第三与非门NAND3的输出端与所述的第二D触发器DFF2的置位端相连接；
所述的第四比较器EQU4的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器EQU4的输出端与所述的第四与非门NAND4的第二端相连接，所述的第四与非门NAND4的输出端与所述的第一与门AND1的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门AND1的第二输入端相连接，所述的第一与门AND1的输出端与所述的第二D触发器DFF2的复位端相连接；
所述的第二D触发器DFF2的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器DFF2的Q输出端与所述的第二D触发器DFF2的输入端相连接，所述的第二D触发器DFF2的Q输出端输出所述的载入触发信号load_time。
在任何前提条件下(无论是上升沿采样还是下降沿采样的前提条件下)，一帧数据传输结束后载入触发信号load_time必须回到复位状态(高电平状态)。
在SCK上升沿采样，下降沿移位为前提条件下的方案中(即当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时)利用这个片选同步上升沿信号CS_syn_pos使载入触发信号load_time复位。图6b中，生成的下降沿rn经过第二D触发器DFF2的复位端clr复位，生成载入触发信号load_time的上升沿，使得一帧数据传输结束后载入触发信号load_time回到复位状态，即高电平状态。
同时，在SCK上升沿采样，下降沿移位为前提条件下的方案中计数器生成单元计数器清0的一个必要条件是片选同步信号CS_syn为高，数据传输结束，将计数器信号cnt清零计数器信号cnt若没有片选同步信号cs_syn为高这个条件，计数器信号cnt最后会停在1处，回不到初始值0处。如图13所示，一共有9个采样时钟同步下降沿信号sck_sample_syn_neg，每个采样时钟同步下降沿信号sck_sample_syn_neg高电平有效时刻，计数器信号cnt都会加1，计数器信号cnt计数只能计0～7，最后会加到1，一帧8位数据传输结束后需要这个片选同步信号cs_syn高电平有效的条件将计数器信号cnt重新清0，使之回到初始状态。
第一计数器生成单元与第二计数器生成单元的功能为：记录的就是当前发送、接收到的一帧串行数据个数，复位状态下计数器信号cnt为0，说明未采样到第一个数据，同时也未发送第一个的数据；计数器信号cnt为1时，说明采样到第一个需接收的串行数据，当前只采样到，但这个数据还未移位进移位寄存器中，同时发送第一个需发送的串行数据；计数器信号cnt为2时，说明采样到第二个需接收的串行数据，第一个采样到的需接收的串行数据移位进移位寄存器中，同时发送第二个需发送的串行数据；计数器信号cnt为3时，说明采样到第三个需接收的串行数据，第二个采样到的需接收的串行数据移位进移位寄存器中，同时发送第三个需发送的串行数据；以此类推，当计数器信号cnt为7时，说明采样到第七个需接收的串行数据，第六个采样到的需接收的串行数据移位进移位寄存器中，同时发送第七个需发送的串行数据；当计数器信号cnt重新回到0时，说明采样到第八个需接收的串行数据，第七个采样到的需接收的串行数据移位进移位寄存器中，同时发送第八个需发送的串行数据。
上述说明为以对8位的数据进行传输为例子进行的说明，一帧8位数据就从0递增到7后回到0，如果是对16位的数据进行说明就以同样的方式从0递增到15后回到0，该实施例中采用的第一计数器生成单元与第二计数器生成单元均为循环计数器，输入回计数器生成单元就是说明它会循环计数。在数据一帧接着一帧连续传输的时候，计数器cnt记到一帧数据满(7或15等等)以后就会清0。
下面对当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块的工作过程进行说明：
采样时钟信号sck_sample经与主频时钟信号CLK同步和取沿操作后，生成采样时钟同步下降沿信号sck_sample_syn_neg信号。片选信号CS经与主频时钟信号CLK同步和取沿操作生成片选同步信号CS_syn和片选同步上升沿信号CS_syn_pos信号。计数器信号cnt为数据帧位计数，计数器信号cnt由计数器生成单元产生，计数器信号cnt的大小由串行数据帧位数决定。data_len是一个常数，表明数据帧位数。计数器信号cnt经过第三比较器EQU3后提取出cnt＝＝0的时刻，计数器信号cnt经过第四比较器EQU4后提取出cnt＝＝data_len的时刻，二输入与非门(第三与非门NAND3)和二输入与门(第一与门AND1)生成的信号输入第二D触发器DFF2的置位端SET和复位端CLR，第二D触发器DFF2的置位端和复位端为异步下降沿置位端SET和异步下降沿复位端CLR，Q非输出端输出的信号即为载入触发信号load_time。
如图7所示，在该实施例中，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器EQU5、第三采样时钟同步并取沿单元、第三D触发器DFF3及第二与门AND2；
所述的第五比较器EQU5的第一输入端接零，所述的第五比较器EQU5的第二输入端接所述的计数器信号cnt，所述的第五比较器EQU5的输出端与所述的第二与门AND2的第一输入端相连接；
所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos，并由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器DFF3的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器DFF3的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器DFF3的Q输出端与所述的第二与门AND2的第二输入端相连接；
所述的第二与门AND2的输出端输出所述的载出触发信号send_time。
载入触发信号load_time和载出触发信号send_time分别对应发送数据缓存模块中的输出并行数据包载入移位模块中的触发时机和同步缓存模块中的并行数据载出给接收数据缓存模块的触发时机。
载出触发信号send_time是一个高有效信号，通过比较器将计数器信号cnt与零进行对比后，提出cnt＝＝0的时刻，采样时钟信号sck_sample经过第三采样时钟同步并取沿单元生成采样时钟取上升沿信号sck_sample_syn_pos，采样时钟取上升沿信号sck_sample_syn_pos经过第三D触发器DFF3延时一拍，生成采样时钟取上升沿延时信号sck_sample_syn_pos_d，其和“cnt＝＝0的时刻”经过第二与门AND2后生成载出触发信号send_time。与载出触发信号send_time高有效时刻对应的主频时钟信号CLK上升沿时刻完成串行采样数据同步信号SDI_I_S_syn、移位寄存器同步延时信号shift_reg_syn_d[data_len-1:1]拼接同时送入接收数据缓存模块的操作。
在该实施例中，所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，如图8所示，所述的同步并取下降沿单元包括：第四D触发器DFF4、第五D触发器DFF5、第六D触发器DFF6、第四反相器及第三与门AND3；
所述的第四D触发器DFF4的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器DFF4的时钟输入端、所述的第五D触发器DFF5的时钟输入端及所述的第六D触发器DFF6的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器DFF4的Q输出端与所述的第五D触发器DFF5的输入端相连接；所述的第五D触发器DFF5的Q输出端分别与所述的第六D触发器DFF6的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门AND3的第一输出端相连接；所述的第六D触发器DFF6的Q输出端与所述的第三与门AND3的第二输出端相连接；所述的第三与门AND3的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，如图9所示，所述的同步并取上升沿单元包括：第七D触发器DFF7、第八D触发器DFF8、第九D触发器DFF9、第五反相器及第四与门；
所述的第七D触发器DFF7的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器DFF7的时钟输入端、所述的第八D触发器DFF8的时钟输入端及所述的第九D触发器DFF9的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器DFF7的Q输出端与所述的第八D触发器DFF8的输入端相连接；所述的第八D触发器DFF8的Q输出端分别与所述的第九D触发器DFF9的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器DFF8的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器DFF9的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
如图8所示，采用同步并取下降沿单元可使得异步信号data经过两级触发器(第四D触发器DFF4及第五D触发器DFF5)后，生成同步数据信号data_syn，该同步数据信号data_syn与主频时钟信号CLK同步，二输入的第三与门AND3的输出信号——同步数据取下降沿信号data_syn_neg为异步信号data与主频时钟信号CLK同步后取下降沿得到的信号。
如图9所示，同步并取上升沿单元的结构与同步并取下降沿单元的结构基本相似，区别仅在于用到的反相器的位置不同，该同步并取上升沿单元的结构中用到的二输入的第四与门的输出端输出的同步数据取上升沿信号data_syn_pos；该信号为异步信号data与主频CLK同步后取上升沿信号。
在该实施例中，所述的采样模块包括第十D触发器DFF10，所述的第十D触发器DFF10的输入端构成所述的采样模块的第一输入端，所述的第十D触发器DFF10的时钟输入端接所述的采样时钟信号sck_sample，所述的第十D触发器DFF10的Q输出端输出所述的串行采样数据信号SDI_S。
即在该实施例中，采样模块在采样时钟信号sck_sample的触发下，对串行数据输入信号SDI进行采样，具体而言就是在采样时钟信号sck_sample的触发下由第十D触发器DFF10对串行数据输入信号SDI进行采样，然后得到采样后的串行采样数据信号SDI_S。
在该实施例中，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift，所述的移位寄存器单元的第一输出端输出所述的串行数据输出信号SDO。
在该实施例中，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器DFF11；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器DFF10的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器DFF10的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器DFF11的输入端相连接，所述的第十一D触发器DFF11的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器DFF11的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器DFF11的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S。
在该实施例中，移位寄存器单元为一个复用的器件，其用来实现2个功能：
第一：在移位时钟信号sck_shift的上升沿，将串行采样数据信号SDI_S移入该移位寄存器单元中生成移位寄存器信号shift_reg，该移位寄存器信号shift_reg由移位寄存器单元的第二输出端输出；
第二：对所述的输出并行数据包进行移位操作，生成相应的串行数据输出信号SDO，并输出；
该移位寄存器单元在完成对串行数据输出信号SDO的输出后，需要将发送数据缓存模块中新的数据再次载入移位寄存器单元生成移位寄存器信号shift_reg。
具体而言，该移位寄存器单元的工作流程为：
在每个移位时钟信号sck_shift的上升沿，当载入触发信号load_time有效时，发送数据缓存模块中的输出并行数据包载入移位寄存器单元，并生成移位寄存器信号shift_reg。其他时刻对移位寄存器信号shift_reg移位，移位寄存器信号shift_reg在寄存器头部移出，输出串行数据输出信号SDO，移位寄存器信号shift_reg尾部移入经过采样时钟信号sck_sample触发采样后的输入数据SDI_S(串行采样数据信号)。
参阅图11所示，以移位寄存器单元为8位移位寄存器为例进行说明，所述的发送数据缓存模块输出的输出并行数据包中的数据是8位的，输入串行通信接口的串行数据输入信号SDI也是8位的，8位的输出并行数据包在载入触发信号load_time及移位时钟信号sck_shift共同触发下载入移位寄存器单元，然后由移位时钟信号sck_shift触发该移位寄存器单元对在移位寄存器中的数据进行移位，当输出并行数据包中的数据的最高位数据移出后，串行采样数据信号SDI_S的第一位输入该移位寄存器单元的最低位，每移出一位输出并行数据包中的数据，便输入一位串行采样数据信号SDI_S的数据。即前7个串行数据已经在采样时钟信号sck_sample的1～7个上升沿完成采样，在移位时钟信号sck_shift的前2～8个上升沿完成移位，并已存入移位寄存器单元的前七位，即前7个串行数据按次序对应shift_reg[7:1]，与主频时钟信号CLK同步，第8个数据正在进行采样这个当前时刻点，与主频时钟信号CLK同步后，成为对应的第8个采样时钟同步上升沿信号sck_sample_syn_pos，第8个数据刚完成采样这个当前时刻点在主频时钟下同步后对应为第8个采样时钟取上升沿延时信号sck_sample_syn_pos_d，采样时钟取上升沿延时信号sck_sample_syn_pos_d经过与门与上“cnt提取出等于0”(采样到第八个串行数据，第七个串行数据移位进移位寄存器中)，生成的对应的信号为载出触发信号send_time，此时载出触发信号send_time高有效触发，其时间长度为一个主频时钟CLK的周期。
该实施例中，计数器信号cnt与移位寄存器单元接收到的串行数据的个数对应，初始状态下为0，说明未采样到一个数据；计数器信号cnt为1时，说明采样到第一个串行数据，该状态下只是采样到数据，但这个数据还未移位进移位寄存器单元中，计数器信号cnt为2时，说明采样到第二个串行数据，第一个串行数据移位进移位寄存器单元中；计数器信号cnt为3时，说明采样到第三个串行数据，第二个串行数据移位进移位寄存器中；以此类推，当计数器信号cnt为7时，说明采样到第七个串行数据，第六个串行数据移位进移位寄存器中；当计数器信号cnt重新回到0时，说明采样到第八个串行数据，第七个串行数据移位进移位寄存器中。
此时第八个数据没有必要再移位进移位寄存器单元中去啦(同时在根据SCK上升沿获得移位时钟信号sck_shift，下降沿获得采样时钟信号sck_sample的前提条件下的方案中也没有第9个移位时钟信号sck_shift的上升沿来进行移位操作了，电路将前七个已移位进移位寄存器单元的数据shift_reg_syn_d[data_len-1:1]拼接上第八个采样数据SDI_S_syn一起送入接收数据缓存单元中去。
信号处理过程中，在第8个采样时钟同步上升沿信号sck_sample_syn_pos的这个时刻点，第八个数据正在进行采样，第八个采样数据SDI_S_syn还处于不稳定状态。移位寄存器同步信号shift_reg_syn经过D触发器后生成移位寄存器同步延时信号shift_reg_syn_d，采样时钟同步上升沿信号sck_sample_syn_pos经过D触发器后生成采样时钟取上升沿延时信号sck_sample_syn_pos_d，通俗来说就是各延时一个主频时钟信号CLK周期的时间，等第八个采样数据SDI_S_syn采样刚完成稳定以后，移位寄存器同步延时信号shift_reg_syn_d[data_len-1:1]拼接上第八个采样数据SDI_S_syn在载出触发信号send_time高有效时刻点一起送入接收数据缓存单元中去。
同步缓存模块主要功能为：
当通过采样时钟信号sck_sample采样到一帧数据的最后一位时，需要将移位寄存器信号shift_reg以及串行采样数据信号SDI_S的最后一位与主频时钟信号CLK同步后送入接收数据缓存模块中；即移位寄存器单元输出的移位寄存器信号shift_reg将串行采样数据信号SDI_S中除最后一位的其他位数据和当前完成采样的串行采样数据信号SDI_S拼接送入接收数据缓存模块中；
同步缓存模块的具体操作为：
串行采样数据信号SDI_S经过串行采样信号同步单元，在主频时钟信号CLK的同步下，成为串行采样数据同步信号SDI_S_syn；移位寄存器单元输出的移位寄存器信号shift_reg经过移位寄存器同步单元，在主频时钟信号CLK的同步下，成为移位寄存器同步信号shift_reg_syn，该移位寄存器同步信号shift_reg_syn再通过第十一D触发器DFF11延时一拍，生成延时信号——移位寄存器同步延时信号shift_reg_syn_d；将生成的串行采样数据同步信号SDI_S_syn、移位寄存器同步延时信号shift_reg_syn_d[data_len-1:1]进行拼接，并在载出触发信号send_time高有效的时间点将二者共同送入接收数据缓存单元中去，即将与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S送入接收数据缓存单元。其中，data_len是一个常数，表明数据帧位数。
在该实施例中，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器DFF12及第十三D触发器DFF13；
所述的第十二D触发器DFF12的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器DFF12的时钟输入端与所述的第十三D触发器DFF13的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器DFF12的Q输出端与所述的第十三D触发器DFF13的输入端相连接；所述的第十三D触发器DFF13的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
如图10所示，该同步单元可以使得与主频时钟信号CLK异步的信号data经过两级D触发器，与主频时钟信号CLK同步。即异步信号data经过两级触发器后生成的信号，为与主频同步的信号data’。
下面以述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample的情况为例，对上述实施例中的实现串行接口全双工通信的从机芯片的电路结构进行进一步地说明：
采用该实施例中的实现串行接口全双工通信的从机芯片的电路结构，在通信时钟信号SCK和片选信号CS后增加辅助时钟生成模块，同时将采样模块采集的数据紧跟发送数据缓存模块发出的数据，由移位模块直接生成串行数据输出信号SDO，实现在数字电路可靠性设计的前提下，可在主频时钟信号CLK最小仅为通信时钟信号SCK两倍频的前提条件下，保证输入/出接口数据相对时钟采样正确和移位无延时，有效解决串行数据输出信号SDO相对于通信时钟信号SCK存在的相位延时的问题。
辅助时钟生成模块对通信时钟信号SCK及片选信号CS处理时，并不与所述的主频时钟信号CLK进行同步，仅先进行简单的组合逻辑操作生成移位时钟信号sck_shift及采样时钟信号sck_sample。
在该实施例中，发送数据缓存模块中的输出并行数据包依靠辅助时钟生成模块生成的移位时钟信号sck_shift在移位模块中进行数据载入和移位，由移位模块直接生成串行数据输出信号SDO输出。串行数据输入信号SDI在采样模块中依靠辅助时钟生成模块生成的采样时钟信号sck_sample进行采样操作，串行数据输入信号SDI在采样模块中进行采样操作，使用的时钟为采样时钟信号sck_sample，得到的串行采样数据信号SDI_S，该实施例中，串行采样数据信号SDI_S一部分直接输入至同步缓存模块中的串行采样信号同步单元，另一部分输入至移位模块中的移位寄存器单元，由移位寄存器单元将这部分信号输入至同步缓存模块中的移位寄存器同步单元，具体而言就是，移入移位模块中的包含串行采样数据信号信息的输入并行数据包在主频时钟信号CLK下同步并进入同步缓存模块，最后将同步缓存模块中的输入同步并行数据包送入接收数据缓存单元中。该实施例中，由于生成串行数据输出信号SDO的过程中，不经过主频时钟信号CLK同步，直接生成，避免了串行数据输出信号SDO相对于通信时钟信号SCK相位延后。
从图12至图15中可以分别看出根据通信时钟信号下降沿生成采样时钟信号，上升沿生成移位时钟信号以及根据通信时钟信号上升沿生成采样时钟信号，下降沿生成移位时钟信号时所对应的各个信号之间的相位关系，其中：图12为根据通信时钟信号下降沿生成采样时钟信号，上升沿生成移位时钟信号的时序图；图13为根据通信时钟信号上升沿生成采样时钟信号，下降沿生成移位时钟信号的时序图；图14为显示载出触发信号send_time在根据通信时钟信号下降沿生成采样时钟信号，上升沿生成移位时钟信号时，与其他信号的相位关系的时序图；图15为显示载出触发信号send_time在根据通信时钟信号上升沿生成采样时钟信号，下降沿生成移位时钟信号时，与其他信号的相位关系的时序图。
在电路结构的工作过程中，在载出触发信号send_time的触发时机前，通信时钟信号SCK、片选信号CS、采样时钟信号sck_sample、移位时钟信号sck_shift、移位寄存器信号shift_reg[7:0]、串行数据输入信号SDI及串行采样数据信号SDI_S是同步的，同属一个时钟域内，这个时钟域与主频时钟信号CLK异步。
主频时钟信号CLK、同步后的采样时钟信号sck_sample_syn、计数器信号cnt、采样时钟同步下降沿信号sck_sample_syn_neg、采样时钟同步上升沿信号sck_sample_syn_pos、采样时钟取上升沿延时信号sck_sample_syn_pos_d、串行采样数据同步信号SDI_S_syn、移位寄存器同步信号shift_reg_syn、移位寄存器同步延时信号shift_reg_syn_d等这些信号是同步的，同属一个时钟域内，存储数据的“接收数据缓存模块”在主频时钟信号CLK时间域内，对“接收数据缓存模块”的操作必须在主频时钟信号CLK下完成，所以移位寄存器信号shift_reg[7:0]中的移位数据必须先在主频时钟信号CLK下同步为移位寄存器同步信号shift_reg_syn[7:0]才可以继续下面的操作，同理串行采样数据信号SDI_S也必须在主频时钟信号CLK下同步为串行采样数据同步信号SDI_S_syn才可以继续下面的操作。
所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
从图12至图15中可以看出生成载入触发信号load_time的载入触发模块中，除移位寄存器单元的输出信号移位寄存器信号shift_reg与移位时钟信号sck_shift的时钟相位同步外，其他信号均与主频时钟信号CLK同步，以保证数字电路设计的可靠性。
由图7、图14及图15可看出生成载出触发信号send_time是一个高有效信号，载出触发模块中，经过第五比较器EQU5将计数器信号cnt与0对比后，提取出cnt＝＝0的时刻，采样时钟信号sck_sample经过与主频时钟信号CLK同步和取沿操作生成采样时钟同步上升沿信号sck_sample_syn_pos，该信号再经过第三D触发器DFF3延时一拍，生成采样时钟同步上升沿延时信号sck_sample_syn_pos_d，最后经过第二与门AND2后生成载出触发信号send_time。
该实施例中的实现串行接口全双工通信的从机芯片的电路结构可以在CPU的主频一定的条件下，从模式下进行全双工高速串行数据传输，其传输速率可达到主频的1/2；解决异步信号同步带来的串行数据输出信号SDO数据信号线移位输出延后，其能够保证信号线移位时与通信时钟信号SCK同步，同时保证信号的正确采样。
本发明的实现串行接口全双工通信的从机芯片的电路结构包括辅助时钟生成模块、采样模块及移位模块，由未与主频时钟信号CLK同步的移位时钟信号sck_shift及采样时钟信号sck_sample分别控制采样模块对所述的串行数据输入信号SDI进行采样操作、触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，由所述的移位模块输出相应的串行数据输出信号SDO。采用该实现串行接口全双工通信的从机芯片的电路结构可有效解决现有技术中串行数据输出信号SDO相对于通信时钟信号SCK延时的问题，可有效且准确的进行数据传输，且成本较低，适用范围广泛。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；
所述的采样模块的第一输入端接串行数据输入信号SDI；
所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；
由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。
2.根据权利要求1所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；
所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；
所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；
且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
3.根据权利要求2所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；
所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门及第二反相器；
所述的第一或门的第一端接所述的通信时钟信号SCK，所述的第一或门的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一或门输出的信号作为所述的采样时钟信号sck_sample输出；所述的辅助时钟生成模块将所述的第一或门输出的信号输入所述的第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。
4.根据权利要求3所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的载入触发信号load_time由载入触发模块生成，
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一D触发器；
所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；
所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；
所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一D触发器的置位端相连接；
所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一D触发器的复位端相连接；
所述的第一D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器的Q输出端与所述的第一D触发器的输入端相连接，所述的第一D触发器的Q非输出端输出所述的载入触发信号load_time；
当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二D触发器；
所述的第二采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；
所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；
所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；
所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单元的第三端接所述的片选同步信号CS_syn，所述的第二计数器生成单元的输出端输出计数器信号cnt，所述的第二计数器生成单元的输出端分别与所述的第三比较器的第一输入端、所述的第四比较器的第一输入端以及所述的第二计数器生成单元的反馈端相连接；
所述的第三比较器的第二输入端接零，所述的第三比较器的输出端与所述的第三与非门的第二端相连接，所述的第三与非门的输出端与所述的第二D触发器的置位端相连接；
所述的第四比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第四比较器的输出端与所述的第四与非门的第二端相连接，所述的第四与非门的输出端与所述的第一与门的第一输入端相连接；
所述的第三反相器的输入端接所述的片选同步上升沿信号CS_syn_pos，所述的第三反相器的输出端与所述的第一与门的第二输入端相连接，所述的第一与门的输出端与所述的第二D触发器的复位端相连接；
所述的第二D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第二D触发器的Q输出端与所述的第二D触发器的输入端相连接，所述的第二D触发器的Q非输出端输出所述的载入触发信号load_time。
5.根据权利要求4所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的载出触发信号send_time由载出触发模块生成，所述的载出触发模块包括第五比较器、第三采样时钟同步并取沿单元、第三D触发器及第二与门；
所述的第五比较器的第一输入端接零，所述的第五比较器的第二输入端接所述的计数器信号cnt，所述的第五比较器的输出端与所述的第二与门的第一输入端相连接；
所述的第三采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第三采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第三采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取上升沿，生成采样时钟同步上升沿信号sck_sample_syn_pos，并由所述的第三采样时钟同步并取沿单元的输出端输出所述的采样时钟同步上升沿信号sck_sample_syn_pos；
所述的第三D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第三D触发器的输入端与所述的第三采样时钟同步并取沿单元的输出端相连接，所述的第三D触发器的Q输出端与所述的第二与门的第二输入端相连接；
所述的第二与门的输出端输出所述的载出触发信号send_time。
6.根据权利要求5所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，
所述的第一采样时钟同步并取沿单元与所述的第二采样时钟同步并取沿单元均可由同步并取下降沿单元构成，所述的同步并取下降沿单元包括：第四D触发器、第五D触发器DFF5、第六D触发器、第四反相器及第三与门；
所述的第四D触发器的输入端构成所述的第一采样时钟同步并取沿单元的第一输入端或所述的第二采样时钟同步并取沿单元的第一输入端；所述的第四D触发器的时钟输入端、所述的第五D触发器DFF5的时钟输入端及所述的第六D触发器的时钟输入端共同构成所述的第一采样时钟同步并取沿单元的第二输入端或所述的第二采样时钟同步并取沿单元的第二输入端；
所述的第四D触发器的Q输出端与所述的第五D触发器DFF5的输入端相连接；所述的第五D触发器的Q输出端分别与所述的第六D触发器的输入端及所述的第四反相器的输入端相连接；
所述的第四反相器的输出端与所述的第三与门的第一输出端相连接；所述的第六D触发器的Q输出端与所述的第三与门的第二输出端相连接；所述的第三与门的输出端构成所述的第一采样时钟同步并取沿单元的输出端或所述的第二采样时钟同步并取沿单元的输出端；
所述的片选信号同步并取沿单元与所述的第三采样时钟同步并取沿单元均可由同步并取上升沿单元构成，所述的同步并取上升沿单元包括：第七D触发器、第八D触发器、第九D触发器、第五反相器及第四与门；
所述的第七D触发器的输入端构成所述的片选信号同步并取沿单元的第一输入端或所述的第三采样时钟同步并取沿单元的第一输入端；所述的第七D触发器的时钟输入端、所述的第八D触发器的时钟输入端及所述的第九D触发器的时钟输入端共同构成所述的片选信号同步并取沿单元的的第二输入端或所述的第三采样时钟同步并取沿单元的第二输入端；
所述的第七D触发器的Q输出端与所述的第八D触发器的输入端相连接；所述的第八D触发器的Q输出端分别与所述的第九D触发器的输入端及所述的第四与门的第一输入端相连接；所述的第八D触发器的Q输出端构成所述的片选信号同步并取沿单元的第一输出端；
所述的第九D触发器的Q输出端通过所述的第五反相器与所述的第四与门的第二输入端相连接；
所述的第四与门的输出端构成所述的片选信号同步并取沿单元的第二输出端或所述的第三采样时钟同步并取沿单元的输出端。
7.根据权利要求2所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的采样模块包括第十D触发器，所述的第十D触发器的输入端构成所述的采样模块的第一输入端，所述的第十D触发器的时钟输入端接所述的采样时钟信号sck_sample，所述的第十D触发器的Q输出端输出所述的串行采样数据信号SDI_S。
8.根据权利要求7所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的移位模块包括移位寄存器单元；
所述的移位寄存器单元的第一输入端构成所述的移位模块的第一输入端，所述的移位寄存器单元的第二输入端接所述的载入触发信号load_time，所述的移位寄存器单元的时钟输入端接所述的移位时钟信号sck_shift，所述的移位寄存器单元的第一输出端输出所述的串行数据输出信号SDO。
9.根据权利要求8所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的同步缓存模块包括：串行采样信号同步单元、移位寄存器同步单元、第十一D触发器；
所述的串行采样信号同步单元的第一输入端与所述的第十D触发器的Q输出端相连接，所述的串行采样信号同步单元的第二输入端接所述的主频时钟信号CLK，所述的串行采样信号同步单元的输出端与所述的接收数据缓存模块的第一输入端相连接；
所述的第十D触发器的Q输出端与所述的移位寄存器单元的第三输入端相连接，所述的移位寄存器单元的第二输出端与所述的移位寄存器同步单元的第一输入端相连接，所述的移位寄存器同步单元的第二输入端接所述的主频时钟信号CLK，所述的移位寄存器同步单元的输出端与所述的第十一D触发器的输入端相连接，所述的第十一D触发器的时钟输入端接所述的主频时钟信号CLK，所述的第十一D触发器的Q输出端与所述的接收数据缓存模块的第二输入端相连接；
所述的接收数据缓存模块的第三输入端接所述的主频时钟信号CLK，所述的接收数据缓存模块的第四输入端接所述的载出触发信号send_time；
由所述的串行采样信号同步单元的输出端输出的信号与所述的第十一D触发器的Q输出端输出的信号拼接后组成所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S。
10.根据权利要求9所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的串行采样信号同步单元及移位寄存器同步单元均可由同步单元构成，所述的同步单元包括第十二D触发器及第十三D触发器；
所述的第十二D触发器的输入端构成所述的串行采样信号同步单元的第一输入端或所述的移位寄存器同步单元的第一输入端；所述的第十二D触发器的时钟输入端与所述的第十三D触发器的时钟输入端共同构成所述的串行采样信号同步单元的第二输入端或所述的移位寄存器同步单元的第二输入端；所述的第十二D触发器的Q输出端与所述的第十三D触发器的输入端相连接；所述的第十三D触发器的Q输出端构成所述的串行采样信号同步单元的输出端或所述的移位寄存器同步单元的输出端。
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