CN113595949B - 自适应pam4判决反馈均衡电路 - Google Patents

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Abstract

本申请涉及一种自适应PAM4判决反馈均衡电路，包括判决反馈均衡主电路以及自适应电路，其中所述主电路包括加法器、第一判决器、第二判决器、第三判决器、第一延时单元组、第二延时单元组、第三延时单元组、译码器以及DSP系数表，自适应电路包括眼图监视模块以及自适应模块，所述自适应模块包括比较单元、延迟单元、系数调控单元。本申请中DSP技术代替了判决反馈均衡反馈环路中乘法器和加法器，还省去了前端电路ADC的设计，有效地降低了功耗和避免了ADC量化噪声对信号的影响。同时，眼图监视和自适应算法实现系数自动更新，拓宽了判决反馈均衡的应用场景。

Description

自适应PAM4判决反馈均衡电路
技术领域
本申请涉及chilplet高速接口芯片设计技术领域，特别是涉及一种自适应PAM4判决反馈均衡电路。
背景技术
随着传输信息的速率不断提高，带宽问题日益突出。PAM4(4-level PulseAmplitude Modulation，四电平脉冲幅度调制)信号代替传统NRZ信号成为解决这一问题的有效方法之一。而且，摩尔定律的终结将增加对SerDes chiplet的需求和使用，以满足高效能运算处理器、高性能AI计算和物联网/无线边缘等应用对芯片功率和性能要求。在整个chiplet接口链路中，均衡技术对因chiplet互连信道导致的高频衰减信号进行有效地补偿，尤其是在拖尾比较严重的传输信道中，接收端均衡器显得尤为重要。
传统PAM4 DFE电路结构包括3判决器、3个延时单元和1个温度计译码器。传统的PAM4 DFE结构简单、电路复杂度低、功耗低，但是只能进行1抽头系数补偿，将极大地恶化了链路的传输质量和误码性能，不适用于严重拖尾的传输信道场合，同时，该电路结构未具备自适应功能，也无法针对信道特性变化而自动跟踪补偿，传统电路受到了极大的应用限制。
发明内容
基于此，有必要针对上述技术问题，提供一种自适应PAM4判决反馈均衡电路。所述电路包括：判决反馈均衡主电路以及自适应电路，其中所述主电路包括加法器、第一判决器、第二判决器、第三判决器、第一延时单元组、第二延时单元组、第三延时单元组、译码器以及DSP系数表，其中每个延时单元组各由i个延时单元串接构成，输入信号与加法器的输入连接，加法器的输出分别与第一判决器、第二判决器、第三判决器的输入连接，第一判决器、第二判决器、第三判决器的输出分别与第一延时单元组、第二延时单元组、第三延时单元组的输入连接，第一延时单元组、第二延时单元组、第三延时单元组的输出分别与译码器的输入连接，每个延时单元的输入各与一个抽头系数单元的输入连接，3i个抽头系数单元的输出与DSP系数表的输入连接，DSP系数表的输出与加法器的输入连接，输入信号与DSP系数表反馈信号经加法器后的合成信号x输入自适应电路，自适应电路的输出与DSP系数表连接，以调整DSP系数表中的抽头系数，其中i为大于1的整数。
在其中一个实施例中，所述第一判决器与第一延时单元组构成第一判决路径，所述第二判决器与第二延时单元组构成第二判决路径，所述第三判决器与第三延时单元组构成第三判决路径，所述第一判决路径、第二判决路径、第三判决路径中相同位置的3个延时单元对应的3个抽头系数单元采用相同的抽头系数。
在其中一个实施例中，DSP系数表用于存放抽头系数，以及实现判决信号和抽头系数的乘法和加法功能。
在其中一个实施例中，合成信号x的Vx=Vin-Vfed，且Vfed=∑Vt,i*ci+∑Vm,i*ci+∑Vb,i*ci，其中Vx是合成信号x的电平，Vin是输入信号in的电平，Vfed是反馈补偿信号的电平，Vt,i为第一判决路径中第i个延时单元对应的判决信号的电平，Vm,i为第二判决路径中第i个延时单元对应的判决信号的电平，Vb,i为第三判决路径中第i个延时单元对应的判决信号的电平，ci为第i个抽头对应的抽头系数。
在其中一个实施例中，所述抽头系数利用查表法得到，且受合成信号x的幅值控制。
在其中一个实施例中，所述自适应电路包括眼图监视模块以及自适应模块，所述自适应模块包括比较单元、延迟单元、系数调控单元，其中所述合成信号x与眼图监视模块的输入连接，眼图监视模块的输出分别与比较单元的输入以及延迟单元的输入连接，比较单元的另一输入接参考值Dref，比较单元的输出以及延迟单元的输出分别与系数调控单元的输入连接，系数调控单元的输出与DSP系数表连接。
在其中一个实施例中，所述眼图监视模块采用过零点电路和中心采样电路分别检测相邻过零点间的时间长度和中间采样的电平差，输出Dq，其中Dq为中间采样的电平差。
在其中一个实施例中，所述比较单元实现本周期Dq和参考值Dref之间差值Δ的计算。
在其中一个实施例中，差值Δ的符号代表着系数调控单元的系数调整方向，差值Δ的绝对值和Dq共同决定调整步幅的大小。
在其中一个实施例中，自适应调整基于眼图监测和自适应算法实现，其中自适应算法采用最小均方算法LMS，
LMS算法系数更新方式：
Figure 100002_DEST_PATH_IMAGE001
其中，n为当前采用时刻，T为采样周期，e(n)为误差信号，x(n)为均衡信号，μ为时间常数，
积分变换，并同除以T，并移项可得：
Figure 100002_DEST_PATH_IMAGE002
当T趋于0时，根据微积分定义，抽头系数Ci(n)可表示为：
Figure 100002_DEST_PATH_IMAGE003
其中，τint=T/2μ为积分器的时间常数。
本申请基于CMOS工艺和DSP技术设计了高速自适应多抽头PAM4 DFE。 DSP技术代替了DFE反馈环路中乘法器和加法器，还省去了前端电路ADC的设计，有效地降低了功耗和避免了ADC量化噪声对信号的影响。
附图说明
图1为传统的PAM4判决反馈均衡电路结构示意图；
图2为本申请一个实施例中自适应PAM4判决反馈均衡电路整体架构示意图；
图3为本申请一个实施例中自适应电路架构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
如图1所示，示出传统的PAM4判决反馈均衡(Decision Feedback Equalization,DFE)电路结构示意图。
传统PAM4 DFE电路结构包括3判决器、3个延时单元和1个温度计译码器。其中，Vin是输入信号in的电平，Vt、Vm和Vb是判决器的三个判决电平，T代表着延时单元，且延迟一个码元周期，D0和D1是译码器的输出信号out中两位比特。
PAM4信号电平与判决电平的关系如表1：
表1
Figure DEST_PATH_IMAGE004
其中，Vt为2/3，用于判决PAM4信号电平“1”和“1/3”；Vm为0，用于判决PAM4信号电平“1/3”和“-1/3”；Vb为-2/3，用于判决PAM4信号电平“-1/3”和“-1”；
输入信号电平Vin与判决电平的比较过程如下：
输入信号Vin与3个电平进行比较，得到一组3bit的判决输出信号；比如：当输入信号Vin的电平高于Vt时，上路、中路、下路判决器均输出“1”信号，组成了3bit的“111”输出信号。
3bit的判决输出信号在根据温度计码规则进行译码处理，输出2bit的NRZ（Non-Return-to-Zero，不归零二进制信号）信号。
传统的PAM4 DFE结构简单、电路复杂度低、功耗低，但是只能进行1抽头系数补偿，不适用于严重拖尾的传输信道场合，同时，该电路结构未具备自适应功能，也无法针对信道特性变化而自动跟踪补偿。
本发明基于眼图监视和DSP技术设计了一种chiplet互连接口中高速自适应PAM4DFE电路。
主要发明构思如下：
1.每路判决器的判决路径中，多个延时单元构成多条反馈路径。每经过一个时钟周期，数据经过一次延时单元。当共i个抽头时，要经过i个周期，判决器的输出信号Vt,1才能传输到Vt,i；
2.上、中、下三路判决器的判决路径中，相同位置的延时单元对应的反馈路径组成一组反馈路径，比如： Vt,1，Vm,1和 Vb,1组成一组，该组反馈路径采用相同的抽头系数；
3.反馈路径中抽头系数利用查表法得到的，且受传输信号的幅值控制，从而实现传输信号与系数的相乘功能和叠加功能；
4.自适应电路接收补偿后的信号x，采用过零点电路和中心采样电路分别检测眼宽和眼高或者计算两者的加权和。
DFE主电路采用多个延时单元组成多条反馈路径，实现多个抽头系数补偿，需要通过各个反馈路径中传输信号对DSP中抽头系数进行系数选择。眼图监视通过眼高/眼宽或者两者的加权和来更新抽头系数，需要对本周期内眼高/眼宽与理想值之间差值进行判断。直到眼图监视的眼高/眼宽或者两者的加权和在一定的范围内，自适应算法中计算的差值就会非常小的范围内，抽头系数也趋于稳定，均衡效果达到最大。
在一个实施例中，提供了一种自适应PAM4判决反馈均衡(DFE)电路，包括判决反馈均衡主电路以及自适应电路，其中所述主电路包括加法器、第一判决器、第二判决器、第三判决器、第一延时单元组、第二延时单元组、第三延时单元组、译码器以及DSP系数表，其中每个延时单元组各由i个延时单元串接构成，输入信号与加法器的输入连接，加法器的输出分别与第一判决器、第二判决器、第三判决器的输入连接，第一判决器、第二判决器、第三判决器的输出分别与第一延时单元组、第二延时单元组、第三延时单元组的输入连接，第一延时单元组、第二延时单元组、第三延时单元组的输出分别与译码器的输入连接，每个延时单元的输入各与一个抽头系数单元的输入连接，3i个抽头系数单元的输出与DSP系数表的输入连接，DSP系数表的输出与加法器的输入连接，输入信号与DSP系数表反馈信号经加法器后的合成信号x输入自适应电路，自适应电路的输出与DSP系数表连接，以调整DSP系数表中的抽头系数，其中i为大于1的整数。
具体的，如图2所示，DFE主电路模块包括加法器、3个判决器、3*i个延时单元、温度计译码器和DSP系数表等模块。
加法器实现输入信号和反馈补偿信号的加权；
判决器实现输入信号的电平判决；
温度计译码器实现3b-2b的译码功能；
DSP系数表存放抽头系数和实现判决信号和系数的乘法和加法功能。
在一个实施例中，所述第一判决器与第一延时单元组构成第一判决路径，所述第二判决器与第二延时单元组构成第二判决路径，所述第三判决器与第三延时单元组构成第三判决路径，所述第一判决路径、第二判决路径、第三判决路径中相同位置的3个延时单元对应的3个抽头系数单元采用相同的抽头系数。
具体的，Vt判决、i个延时单元T组成Vt判决路径，Vm判决、i个延时单元T组成Vm判决路径，Vb判决、i个延时单元T组成Vb判决路径。
[Vt,1，Vm,1和 Vb,1]采用相同的抽头系数，以此类推，[Vt,i，Vm,i和 Vb,i]采用相同的抽头系数。
不同的[Vt,1, Vm,1, Vb,1]组合形式，有着唯一的抽头系数。
在一个实施例中，DSP系数表用于存放抽头系数，以及实现判决信号和抽头系数的乘法和加法功能。
具体的，DSP系数表存放抽头系数和实现判决信号和系数的乘法和加法功能。
在一个实施例中，合成信号x的Vx=Vin-Vfed，且Vfed=∑Vt,i*ci+∑Vm,i*ci +∑Vb,i*ci，其中Vx是合成信号x的电平，Vin是输入信号in的电平，Vfed是反馈补偿信号的电平，Vt,i为第一判决路径中第i个延时单元对应的判决信号的电平，Vm,i为第二判决路径中第i个延时单元对应的判决信号的电平，Vb,i为第三判决路径中第i个延时单元对应的判决信号的电平，ci为第i个抽头对应的抽头系数。
具体的，对于输入信号Vin，经过判决器后，Vt,1、Vm,1 和Vb,1存在四种情况，如表2：
表2
Figure DEST_PATH_IMAGE005
其中，1和0代表判决后电平，分别选择的抽头系数为c1和-c1。
判决后x信号的Vx=Vin-Vfed=Vin-∑Vt,i*ci-∑Vm,i*ci-∑Vb,i*ci。
即Vfed=∑Vt,i*ci+∑Vm,i*ci+∑Vb,i*ci。
比如：输入Vin为0.3, 大于0,且小于2/3，Vfed为 0，那么Vt,1=0, Vm,1和Vb,1为1. 则Vfed为c1。
若c1为0.1,且下一个周期Vin为0.7，那么Vx=0.6，大于0,且小于2/3，则Vt,1=0, Vm,1和Vb,1为1。
若下一个周期Vin为-0.6，那么Vx=-0.7，小于-2/3,则Vt,1, Vm,1和Vb,1为0.此时Vfed为-3c1。
Vfed再次反馈给下一个周期Vin。
在一个实施例中，所述抽头系数利用查表法得到，且受合成信号x的幅值控制。
当反馈补偿信号Vfed的初始电平为0时，加法器的输出信号Vx与输入信号Vin相同。Vx经过3个判决器的判决，若Vx高于判决电平，则判决器输出高电平“1”，若低于判决电平，判决器输出低电平“0”，组成3bit的初始数据[Vt,1, Vm,1, Vb,1]。每经过一个时钟周期，数据不断采样，传输，经过j个时钟周期后(j≤i)，第j个延时单元的输出数据为[Vt,j, Vm,j, Vb,j]。
然后，下一时刻传输数据Vin时，此时的反馈补偿信号也被更新，是通过延时单元的输出信号在DSP系数表中查表得到的。比如:延时单元的输出信号[Vt,j, Vm,j, Vb,j]为“111”时，DSP系数表输出3cj。。那么，加法器的输出信号Vx=Vin-Vfed。多次重复第一步，直到自适应电路中差值Δ基本稳定。
最后，DSP系数表依据自适应电路来不断更新系数，反馈补偿信号Vfed也随之不断更新。
在一个实施例中，所述自适应电路包括眼图监视模块以及自适应模块，所述自适应模块包括比较单元、延迟单元、系数调控单元，其中所述合成信号x与眼图监视模块的输入连接，眼图监视模块的输出分别与比较单元的输入以及延迟单元的输入连接，比较单元的另一输入接参考值Dref，比较单元的输出以及延迟单元的输出分别与系数调控单元的输入连接，系数调控单元的输出与DSP系数表连接。
在其中一个实施例中，所述眼图监视模块采用过零点电路和中心采样电路分别检测相邻过零点间的时间长度和中间采样的电平差，输出Dq，其中Dq为中间采样的电平差。
在其中一个实施例中，所述比较单元实现本周期Dq和参考值Dref之间差值Δ的计算。
在其中一个实施例中，差值Δ的符号代表着系数调控单元的系数调整方向，差值Δ的绝对值和Dq共同决定调整步幅的大小。
具体的，如图3所示，自适应电路包括眼图监视模块和自适应模块，其中，自适应模块是由比较单元、延迟单元、系数调控单元组成。
首先，眼图监视模块采用过零点电路和中心采样电路分别检测相邻过零点间的时间长度和中间采样的电平差，即眼宽和眼高，输出Dq。
然后，利用自适应算法模块中比较单元实现本周期和理想值Dref之间差值Δ的计算。比较单元采用比较器实现。
最后，差值Δ的符号代表着系数调控模块的系数调整方向，绝对值和Dq共同决定了调整步幅的大小。调整后系数不断更新DSP系数表中系数值。
该方案不仅能够实时自动跟踪信道变化，而且还利用DSP技术实现多抽头补偿和低功耗等要求。
在其中一个实施例中，自适应调整基于眼图监测和自适应算法实现，其中自适应算法采用最小均方算法LMS，
LMS算法系数更新方式：
Figure DEST_PATH_IMAGE006
其中，n为当前采用时刻，T为采样周期，e(n)为误差信号，x(n)为均衡信号，μ为时间常数，
积分变换，并同除以T，并移项可得：
Figure DEST_PATH_IMAGE007
当T趋于0时，根据微积分定义，抽头系数Ci(n)可表示为：
Figure DEST_PATH_IMAGE008
其中，τint=T/2μ为积分器的时间常数。
∆为e(n),Dq’为x(n) 。系数调控单元可由积分器来实现，输出抽头系数。
眼图监视实现对眼图的水平张开度和垂直张开度进行采样和估值，得到Dq。与参考值Dref进行比较，理想每个眼睛垂直张开度为2/3。
Dq是对信号x进行眼图监视。
如果Dq为0.5，∆为正值，意味着要减小系数c1，Vin-Vfed向上靠近2/3
如果Dq为0.7，∆为负值，意味着要增加系数c1，Vin-Vfed向下靠近2/3
系数调控单元输出的抽头系数就反馈到DSP系数表中。
本申请的方案，基于CMOS工艺和DSP技术设计了高速自适应多抽头PAM4 DFE。 DSP技术代替了DFE反馈环路中乘法器和加法器，还省去了前端电路ADC的设计，有效地降低了功耗和避免了ADC量化噪声对信号的影响。同时，眼图监视和自适应算法实现系数自动更新，拓宽了DFE的应用场景，完全适用于C2C、D2D等各种chiplet接口中。
本申请方案结合DSP技术和自适应算法，实现了chiplet互连接口中高速自适应多抽头PAM4 DFE，极大地降低了功耗。系数更新利用了查表法和眼图监视技术来实现的，明显地拓展了应用场景，也提高了传输信号的高可靠性。
关于自适应PAM4判决反馈均衡(DFE)电路中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种自适应PAM4判决反馈均衡电路，其特征在于，包括判决反馈均衡主电路以及自适应电路，其中所述主电路包括加法器、第一判决器、第二判决器、第三判决器、第一延时单元组、第二延时单元组、第三延时单元组、译码器以及DSP系数表，其中每个延时单元组各由i个延时单元串接构成，输入信号与加法器的输入连接，加法器的输出分别与第一判决器、第二判决器、第三判决器的输入连接，第一判决器、第二判决器、第三判决器的输出分别与第一延时单元组、第二延时单元组、第三延时单元组的输入连接，第一延时单元组、第二延时单元组、第三延时单元组的输出分别与译码器的输入连接，每个延时单元的输入各与一个抽头系数单元的输入连接，3i个抽头系数单元的输出与DSP系数表的输入连接，DSP系数表的输出与加法器的输入连接，输入信号与DSP系数表反馈信号经加法器后的合成信号x输入自适应电路，自适应电路的输出与DSP系数表连接，以调整DSP系数表中的抽头系数，其中i为大于1的整数。
2.一种如权利要求1所述的自适应PAM4判决反馈均衡电路，其特征在于，所述第一判决器与第一延时单元组构成第一判决路径，所述第二判决器与第二延时单元组构成第二判决路径，所述第三判决器与第三延时单元组构成第三判决路径，所述第一判决路径、第二判决路径、第三判决路径中相同位置的3个延时单元对应的3个抽头系数单元采用相同的抽头系数。
3.一种如权利要求1所述的自适应PAM4判决反馈均衡电路，其特征在于，DSP系数表用于存放抽头系数，以及实现判决信号和抽头系数的乘法和加法功能。
4.一种如权利要求3所述的自适应PAM4判决反馈均衡电路，其特征在于，合成信号x的Vx=Vin-Vfed，且Vfed=∑Vt,i*ci+∑Vm,i*ci+∑Vb,i*ci，其中Vx是合成信号x的电平，Vin是输入信号in的电平，Vfed是反馈补偿信号的电平，Vt,i为第一判决路径中第i个延时单元对应的判决信号的电平，Vm,i为第二判决路径中第i个延时单元对应的判决信号的电平，Vb,i为第三判决路径中第i个延时单元对应的判决信号的电平，ci为第i个抽头对应的抽头系数。
5.一种如权利要求4所述的自适应PAM4判决反馈均衡电路，其特征在于，所述抽头系数利用查表法得到，且受合成信号x的幅值控制。
6.一种如权利要求1所述的自适应PAM4判决反馈均衡电路，其特征在于，所述自适应电路包括眼图监视模块以及自适应模块，所述自适应模块包括比较单元、延迟单元、系数调控单元，其中所述合成信号x与眼图监视模块的输入连接，眼图监视模块的输出分别与比较单元的输入以及延迟单元的输入连接，比较单元的另一输入接参考值Dref，比较单元的输出以及延迟单元的输出分别与系数调控单元的输入连接，系数调控单元的输出与DSP系数表连接。
7.一种如权利要求6所述的自适应PAM4判决反馈均衡电路，其特征在于，所述眼图监视模块采用过零点电路和中心采样电路分别检测相邻过零点间的时间长度和中间采样的电平差，输出Dq，其中Dq为中间采样的电平差。
8.一种如权利要求7所述的自适应PAM4判决反馈均衡电路，其特征在于，所述比较单元实现本周期Dq和参考值Dref之间差值Δ的计算。
9.一种如权利要求8所述的自适应PAM4判决反馈均衡电路，其特征在于，差值Δ的符号代表着系数调控单元的系数调整方向，差值Δ的绝对值和Dq共同决定调整步幅的大小。
10.一种如权利要求6所述的自适应PAM4判决反馈均衡电路，其特征在于，自适应调整基于眼图监测和自适应算法实现，其中自适应算法采用最小均方算法LMS，
LMS算法系数更新方式：
Figure DEST_PATH_IMAGE001
其中，n为当前采用时刻，T为采样周期，e(n)为误差信号，x(n)为均衡信号，μ为时间常数，
积分变换，并同除以T，并移项可得：
Figure DEST_PATH_IMAGE002
当T趋于0时，根据微积分定义，抽头系数Ci(n)可表示为：
Figure DEST_PATH_IMAGE003
其中，τint=T/2μ为积分器的时间常数。
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