CN113595547A - 一种锁相环的自校正方法及电路结构 - Google Patents
一种锁相环的自校正方法及电路结构 Download PDFInfo
- Publication number
- CN113595547A CN113595547A CN202110913033.5A CN202110913033A CN113595547A CN 113595547 A CN113595547 A CN 113595547A CN 202110913033 A CN202110913033 A CN 202110913033A CN 113595547 A CN113595547 A CN 113595547A
- Authority
- CN
- China
- Prior art keywords
- circuit
- vco
- voltage
- frequency
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 17
- 238000009825 accumulation Methods 0.000 claims description 11
- 238000012937 correction Methods 0.000 claims description 8
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000008859 change Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000001105 regulatory effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种锁相环的自校正方法及电路结构，即首先通过设置VCO电路输入电压的最佳工作区间，检测判断当前VCO输入电压是否在设定的阈值范围内，最后根据检测结果调节VCO的输出频率，迫使PLL的环路将变化后的输出频率再反馈到PFD电路，从而调节VCO输入电压，重复上述调整过程，直到VCO输入电压处于设定阈值区间之内，PLL稳定工作。当芯片制造工艺角偏离或者芯片工作电压、工作环境温度变化导致PLL输出频率异常时，通过本发明自校正电路可以自动调节内部VCO输入电压，从而调节PLL输出频率再次稳定在正常值；因此，本发明可以极大提高PLL电路的制造良率以及异常工作环境下的电路稳定性。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种锁相环的自校正方法及电路结构。
背景技术
随着半导体工艺的进步，电子设备的工作频率越来越快，因此对时钟信号的速度和稳定性要求也越来越高，而一般用于产生时钟的晶振模块由于工艺与成本原因，做不到很高的频率，在需要高频应用时往往通过VCO(压控振荡器)来实现高频转换，但这种方案输出的时钟并不稳定，无法满足高精度应用场景的需求，而PLL(锁相环)可以实现稳定且高频的时钟信号输出，故广泛应用于集成电路中。
PLL是把输出相位和输入相位相比较的以达到输出信号最终相位锁定的反馈系统，目前常用的PLL主要由频率基准、鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)以及分频器(Divider)构成。
PLL基本结构如图1所示，VCO输出时钟信号fOUT经过分频器除M后得到反馈信号fD，PFD检测基准频率信号fREF与反馈信号fD的频率差和相位差，并输出反映相位差
和频率差(Δω)的脉冲信号UP、DN，这两个信号作为CP/LPF的输入，控制电流源对电容进行充电或放电，产生VCO的控制电压VCTRL，最终通过VCO输出频率与VCTRL成比例的时钟信号fOUT。PLL是一个反馈系统，只要fREF与fD存在频率或相位差，系统就会自动调节fOUT的频率，使得最终fD和输入基准fREF相位一致，即实现相位锁定，最终将输出信号频率稳定在fOUT＝M*fREF。
在达到相位锁定之前，PLL反馈系统会根据PFD的输出调节VCO输出频率，这个过程称为“捕获”过程，PLL最终能否达到相位锁定以及以多快的速度完成捕获取决于VCO的频率调节能力。当电路设计好后，VCTRL会有一个可调节范围(V1，V2)，只要VCTRL在这个范围内，PLL反馈系统就能完成“捕获”过程，最终锁定在目标频率。理想情况下，采用相同结构和器件设计好的PLL，加工出来的每颗芯片都应该能达到相位锁定，为电子设备提供稳定的工作时钟。但是由于半导体制造工艺偏差、供电电压的差异以及工作环境的温度变化，PLL内部的VCTRL电压会偏出PLL正常工作范围(V1，V2)，比如一颗设计好的芯片，在常温条件下，“捕获”过程中VCTRL的变化范围处于PLL正常工作范围(V1，V2)之内，PLL能正常锁定，输出稳定的时钟；当环境温度太低或太高，比如处于设备工作在东北冬天的极寒的环境下或夏天高温的空调外机机箱中，VCTRL的可调范围可能偏出PLL正常工作范围，VCTRL低于或高于正常范围，将导致PLL频率输出异常，系统死机。目前高低温测试已经发现该情况，部分工艺角拉偏芯片在高温100℃以上时PLL输出异常，导致系统挂死。
发明内容
鉴于上述，本发明提供了一种锁相环的自校正方法及电路结构，使锁相环在极端环境下仍能够保持正常工作，避免因环境异常而导致死机等情况。
一种锁相环的自校正方法，包括如下步骤：
(1)设定VCO输入电压的最佳阈值区间；
(2)检测VCO输入电压是否在所述最佳阈值区间内；
(3)根据检测结果，调节VCO输出时钟信号的频率；
(4)通过PLL反馈过程重复执行步骤(2)和(3)，直至VCO输入电压稳定在最佳阈值区间内。
进一步地，所述最佳阈值区间选取为PLL正常工作要求下VCO输入电压区间中1/3大小的中间区段，所述VCO输入电压区间由VCO电路最佳工作点决定(即由VCO电路结构和设计指标决定)。
进一步地，所述步骤(3)中若VCO输入电压处于最佳阈值区间内，则说明VCO工作在合理范围内，无需对其输出时钟信号的频率进行调节；若VCO输入电压低于最佳阈值区间，则需提高VCO输出时钟信号的频率；若VCO输入电压高于最佳阈值区间，则需降低VCO输出时钟信号的频率。
进一步地，在提高或降低VCO输出时钟信号频率的过程中，每次只能调节一个档位；如果单次调节幅度过大，会导致PLL输出频率出现较大波动，使以PLL输出时钟为基准的电子设备工作异常。
一种具有自校正功能的锁相环电路结构，包括压控振荡器，所述压控振荡器连接有PLL自校正电路，所述PLL自校正电路包括：
阈值设置电路，用于生成电压阈值下限VP1和上限VP2，以构成最佳电压阈值区间[VP1,VP2]；
电压检测电路，用于将压控振荡器的输入电压分别与VP1和VP2进行比较，以检测输入电压是否在最佳电压阈值区间[VP1,VP2]内，并以数字量的形式输出检测结果；
频率调节电路，根据电压检测电路输出的检测结果，调节压控振荡器输出时钟信号的频率。
进一步地，所述频率调节电路包括：
加减运算电路，根据电压检测电路输出的检测结果确定运算方向，进行累加或累减运算并输出运算结果；
VCO偏置调节电路，根据所述运算结果调节压控振荡器的偏置电流，从而改变压控振荡器输出时钟信号的频率，实现频率加档或减档操作。
进一步地，所述加减运算电路包括：
运算起点预置电路，用于设置初始运算起点即PLL频率调节的初始档位；
运算方向控制电路，根据电压检测电路输出的检测结果确定运算方向标志位；
N位全加器电路，根据运算方向标志位从运算起点开始进行累加或累减运算，直到VCO输入电压达到目标后停止运算，输出运算结果。
本发明通过阈值设定电路设置VCO电路输入电压的最佳工作区间，再利用电压检测电路检测判断当前VCO输入电压是否在设定的阈值范围内，最后根据检测结果由频率调节电路调节VCO的输出频率，迫使PLL的环路将变化后的输出频率再反馈到PFD电路，从而调节VCO输入电压，重复上述调整过程，直到VCO输入电压处于设定阈值区间之内，PLL稳定工作。当芯片制造工艺角偏离或者芯片工作电压、工作环境温度变化导致PLL输出频率异常时，通过本发明自校正电路可以自动调节内部VCO输入电压，从而调节PLL输出频率再次稳定在正常值；因此，本发明可以极大提高PLL电路的制造良率以及异常工作环境下的电路稳定性。
附图说明
图1为传统锁相环的组成结构示意图。
图2为本发明具有自校正功能的锁相环电路结构示意图。
图3为阈值设置电路的结构示意图。
图4为电压检测电路的结构示意图。
图5为频率调节电路的结构示意图。
图6为VCO偏置调节电路的结构示意图。
图7为加减运算电路的结构示意图。
图8为加减运算电路的一种电路实现示意图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。
如图2所示，本发明具有自校正功能的锁相环电路结构包括：鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(Divider)以及PLL自校正电路，其中PLL自校正电路由阈值设置电路、电压检测电路以及频率调节电路组成。
通过分析电路结构，得到VCO的最佳工作电压区间，通过阈值设置电路中设置该最佳电压区间，比如为VP1～VP2之间，下限为VP1，上限为VP2，划分为三个电压区间，电压区间1为Vx<VP1，电压区间2为VP1≤Vx≤VP2，电压区间3为Vx>VP2。
本实施方式为阈值设置电路提供了一种可行的电路实现方式，如图3所示，VDD为内部LDO产生的恒定电压，通过设计电阻串个数，分压得到做需要的阈值电压VP1和VP2；因为VDD稳定，所以设定的阈值VP1和VP2电压值也将是稳定的，阈值电压也可以通过电阻分压之外的其他方法来实现，比如DAC(数字模拟转换器)来设置，但复杂度和成本比电阻分压方案高。
电压检测电路将VCO当前输入电压VCTRL与设定阈值(VP1～VP2)比较，判断VCTRL属于哪个电压区间，电压检测电路的输出为数字量B[1:0]；电压检测电路输出值和VCTRL对应区间以及频率调节电路调节方向如表1所示。
表1
| B[1:0] | VCTRL区间 | 频率调节电路操作方式 |
| 2’b00 | 电压区间1 | 增加档位 |
| 2’b01 | 电压区间2 | 保持 |
| 2’b10 | 电压区间2 | 保持 |
| 2’b11 | 电压区间3 | 降低档位 |
本实施方式为电压检测电路提供了一种有效的实现方式，如图4所示，用两个比较器(CMP)接成窗口比较器的形式，VCO输入电压VCTRL同时接在两个比较器的同相端，阈值上限电压VP2接在比较器CMP2的反向输入端，阈值电压下限电压VP1接在比较器CMP1的反向输入端。当VCTRL<VP1(下限)，电压检测电路输出B[1:0]＝2’b00；当VCTRL>VP2(上限)，电压检测电路输出B[1:0]＝2’b11；当VP1<VCTRL<VP2，电压检测电路输出B[1:0]＝2’b01。
频率调节电路根据电压检测电路的输出结果采取相应的调节动作，如果VCO输入电压VCTRL处于电压区间2，说明VCO工作在合理范围内，频率调节电路不做档位调节；如果VCO输入电压VCTRL处于电压区间1，说明VCTRL值偏低，此时频率调节电路将增加一个档位，将PLL输出频率增加一个频率档，PLL反馈环路将通过PFD和CP-LPF自动调节VCTRL的电压值增加，接着电压检测电路将再次比较调挡之后的VCTRL值，若仍小于下限VP1，则继续重复上述调节过程，直到VCTRL处于电压区间2才停止调节。如果VCTRL处于电压区间3，此时频率调节电路将降低一个档位，将PLL输出降低一个频率档位，反馈环路将通过PFD和CP-LPF自动调节VCTRL的电压值降低，接着电压范围检测电路将再次比较调挡之后的VCTRL值，若仍大于上限VP2，则继续重复上述调节过程，直到VCTRL处于电压区间2才停止调节。
在频率调节过程中，每次只能调节一个档位，因为如果单次调节幅度过大，会导致PLL输出频率出现较大波动，使以PLL输出为时钟基准的电子设备工作异常。一个频率档位对应的频率变化Δf不是固定的，与电路设计相关，工程经验上设置标准条件下(典型工艺角、典型工作电压和室温)的Δf不能太大，例如不超过目标频率的1/10。
本实施方式的频率调节电路如图5所示，其由加减运算电路和VCO偏置调节电路组成，加减运算电路根据电压检测电路的检测结果调节运算方向，运算结果作为VCO偏置调节电路的输入，调节VCO的偏置电流，从而改变VCO的输出频率，进行频率加档或减档操作。
其中VCO偏置调节电路如图6所示，包括N+1个电流源IB、I0～IN-1，N个开关SN-1，电流关系IN-1>IN-2>…>I2>I1>I0。开关SN-1默认闭合，即初始状态由IB+IN-1两个支路为VCO提供电流偏置，调节过程中根据运算电路的输出结果D[N-1:0]来控制开关SN-1的打开或关闭，从而控制VCO偏置电流的增加或减小。
图6中偏置调节电路的晶体管M1和VCO中的晶体管M2构成电流镜，即VCO电流偏置IVCO＝k*ITOT，ITOT为D[N-1:0]控制的电流之和，比例系数k等于晶体管M2与M1的宽长比之比。
针对上述频率调节电路的工作模式，本发明设计了一种新型加减运算电路作为调节电路的控制逻辑；普通加法电路只能从0值点逐步累加，当加到最大值会溢出，重新回到0值点，再重复累加过程；本发明提出的新型加减运算电路具有如下特点：
①运算起点可设置。
②运算方向可控制，可加可减。
③运算终点可控制，当达到目标值时将不再进行加/减操作。
如图7所示，本发明加减运算电路由N位全加器电路、运算起点预置电路、运算方向控制电路组成，其中：运算起点预置电路用于设置新型加法电路的初始输出状态(运算起点)，即PLL频率调节的初始档位。运算方向控制电路根据电压范围检测电路的输出结果得到运算方向标志位；比如VCTRL超出最佳电压区间，进行减法运算；VCTRL低于最佳电压区间，进行加法运算；VCTRL处于最佳电压区间，停止加/减操作，保持当前档位。N位全加器电路根据设定的运算方向从运算起点开始进行累加/减运算，直到达到目标值，停止累加/减操作；累加操作每次加1，累减操作每次加-1的补码，当达到运算目标值之后加0，即保持结果不变。
本实施方式中加减运算电路的具体实现结构如图8所示，其中运算方向控制电路根据比较器输出结果B[1:0]决定加法器运算方向，BN-1～B0为运算方向控制电路的输出；该电路主要实现码型转换，当B[1:0]＝2’b00，输出给N位全加器电路为1的原码，即实现加1操作；当B[1:0]＝2’b01或B[1:0]＝2’b10时，输出给N位全加器电路为0的原码，加0操作，即加法器输出结果保持不变；当B[1:0]＝2’b11时，输出给N位全加器电路为-1的补码，即加-1，实现减1操作。
N位全加器电路由N个全加器串联而成，其中A和B为全加器的两个输入端，Ci为全加器的进位输入端，S为全加器的求和输出，Co为全加器的进位输出；第一个全加器的进位输入端接TIEL(0电平)，后级全加器电路的进位输入端Ci依次连着上一级的进位输出端Co，N个全加器的输入端BN-1～B0连接运算方向控制电路的输出，另一个输入端连接运算起点预置电路的输出(也是整个新型加法器的输出)。
运算起点预置电路可以由带置位功能的D触发器实现，set端为置位输入端，通过设置该信号可以实现运算起点设置，当set＝1’b1时，D触发器的输出Q被置位成1，档set＝1’b0时，D触发器的输出由输入D和时钟CLK决定。在N个D触发器都不置位时，D[N-1:0]默认都为0，即上电默认运算起点为0；当某一个D触发器初始状态置位时，比如第N个触发器的置位端SN-1＝1’b1，其他D触发器的置位端为0，则上电初始运算起点为D[N-1:0]＝N’b100…0；完成起点设置后，需要将置位信号SN-1～S0清零，使加法器正常进行加减操作。
上述对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明，熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。
Claims (8)
1.一种锁相环的自校正方法，包括如下步骤：
(1)设定VCO输入电压的最佳阈值区间；
(2)检测VCO输入电压是否在所述最佳阈值区间内；
(3)根据检测结果，调节VCO输出时钟信号的频率；
(4)通过PLL反馈过程重复执行步骤(2)和(3)，直至VCO输入电压稳定在最佳阈值区间内。
2.根据权利要求1所述的锁相环自校正方法，其特征在于：所述最佳阈值区间选取为PLL正常工作要求下VCO输入电压区间中1/3大小的中间区段，所述VCO输入电压区间由VCO电路最佳工作点决定。
3.根据权利要求1所述的锁相环自校正方法，其特征在于：所述步骤(3)中若VCO输入电压处于最佳阈值区间内，则说明VCO工作在合理范围内，无需对其输出时钟信号的频率进行调节；若VCO输入电压低于最佳阈值区间，则需提高VCO输出时钟信号的频率；若VCO输入电压高于最佳阈值区间，则需降低VCO输出时钟信号的频率。
4.根据权利要求1所述的锁相环自校正方法，其特征在于：在提高或降低VCO输出时钟信号频率的过程中，每次只能调节一个档位。
5.一种具有自校正功能的锁相环电路结构，包括压控振荡器，其特征在于：所述压控振荡器连接有PLL自校正电路，所述PLL自校正电路包括：
阈值设置电路，用于生成电压阈值下限VP1和上限VP2，以构成最佳电压阈值区间[VP1,VP2]；
电压检测电路，用于将压控振荡器的输入电压分别与VP1和VP2进行比较，以检测输入电压是否在最佳电压阈值区间[VP1,VP2]内，并以数字量的形式输出检测结果；
频率调节电路，根据电压检测电路输出的检测结果，调节压控振荡器输出时钟信号的频率。
6.根据权利要求5所述的锁相环电路结构，其特征在于：所述频率调节电路包括：
加减运算电路，根据电压检测电路输出的检测结果确定运算方向，进行累加或累减运算并输出运算结果；
VCO偏置调节电路，根据所述运算结果调节压控振荡器的偏置电流，从而改变压控振荡器输出时钟信号的频率，实现频率加档或减档操作。
7.根据权利要求6所述的锁相环电路结构，其特征在于：所述加减运算电路包括：
运算起点预置电路，用于设置初始运算起点即PLL频率调节的初始档位；
运算方向控制电路，根据电压检测电路输出的检测结果确定运算方向标志位；
N位全加器电路，根据运算方向标志位从运算起点开始进行累加或累减运算，直到VCO输入电压达到目标后停止运算，输出运算结果。
8.根据权利要求5所述的锁相环电路结构，其特征在于：该锁相环电路结构通过阈值设定电路设置VCO电路输入电压的最佳工作区间，再利用电压检测电路检测判断当前VCO输入电压是否在设定的阈值范围内，最后根据检测结果由频率调节电路调节VCO的输出频率，迫使PLL的环路将变化后的输出频率再反馈到PFD电路，从而调节VCO输入电压，重复上述调整过程，直到VCO输入电压处于设定阈值区间之内，PLL稳定工作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110913033.5A CN113595547B (zh) | 2021-08-10 | 2021-08-10 | 一种锁相环的自校正方法及电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110913033.5A CN113595547B (zh) | 2021-08-10 | 2021-08-10 | 一种锁相环的自校正方法及电路结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113595547A true CN113595547A (zh) | 2021-11-02 |
| CN113595547B CN113595547B (zh) | 2022-03-01 |
Family
ID=78256669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110913033.5A Active CN113595547B (zh) | 2021-08-10 | 2021-08-10 | 一种锁相环的自校正方法及电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113595547B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101399542A (zh) * | 2008-09-16 | 2009-04-01 | 上海芯略电子科技有限公司 | 具有温度漂移补偿的锁相环及其方法 |
| CN101789785A (zh) * | 2010-01-11 | 2010-07-28 | 清华大学 | 全集成锁相环频率综合器 |
| CN101814917A (zh) * | 2009-02-19 | 2010-08-25 | 中国科学院微电子研究所 | 可实现频段选择的自校正锁相环频率综合器 |
| CN101951259A (zh) * | 2010-08-26 | 2011-01-19 | 上海南麟电子有限公司 | 锁相环及其自动频率校准电路、锁相环自调谐锁定方法 |
| CN102859879A (zh) * | 2010-05-13 | 2013-01-02 | 华为技术有限公司 | 用于校验锁相环中的输出频率的系统和方法 |
| CN103825611A (zh) * | 2014-03-04 | 2014-05-28 | 华为技术有限公司 | 频率校正电路及方法 |
-
2021
- 2021-08-10 CN CN202110913033.5A patent/CN113595547B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101399542A (zh) * | 2008-09-16 | 2009-04-01 | 上海芯略电子科技有限公司 | 具有温度漂移补偿的锁相环及其方法 |
| CN101814917A (zh) * | 2009-02-19 | 2010-08-25 | 中国科学院微电子研究所 | 可实现频段选择的自校正锁相环频率综合器 |
| CN101789785A (zh) * | 2010-01-11 | 2010-07-28 | 清华大学 | 全集成锁相环频率综合器 |
| CN102859879A (zh) * | 2010-05-13 | 2013-01-02 | 华为技术有限公司 | 用于校验锁相环中的输出频率的系统和方法 |
| CN101951259A (zh) * | 2010-08-26 | 2011-01-19 | 上海南麟电子有限公司 | 锁相环及其自动频率校准电路、锁相环自调谐锁定方法 |
| CN103825611A (zh) * | 2014-03-04 | 2014-05-28 | 华为技术有限公司 | 频率校正电路及方法 |
Non-Patent Citations (1)
| Title |
|---|
| 杨卫平: "检测PLL稳定的方法", 《无线互联科技》 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113595547B (zh) | 2022-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6683502B1 (en) | Process compensated phase locked loop | |
| KR102502245B1 (ko) | 위상 동기 루프를 위한 재구성 가능한 프랙셔널-n 주파수 생성 | |
| US7633347B2 (en) | Apparatus and method for operating a phase-locked loop circuit | |
| US7042258B2 (en) | Signal generator with selectable mode control | |
| US8085098B2 (en) | PLL circuit | |
| US7719335B2 (en) | Self-biased phase locked loop and phase locking method | |
| US20080088379A1 (en) | Current device and method for phase-locked loop | |
| EP4222578A1 (en) | Dynamic scaling of system clock signal in response to detection of supply voltage droop | |
| US8085071B2 (en) | Phase-locked loop circuit and delay-locked loop circuit | |
| US7268633B2 (en) | Voltage-controlled oscillator for low-voltage, wide frequency range operation | |
| US6859108B2 (en) | Current biased phase locked loop | |
| JP2015149694A (ja) | 発振回路および周波数シンセサイザ | |
| US20020067214A1 (en) | Self-bias and differential structure based PLL with fast lockup circuit and current range calibration for process variation | |
| US20050265505A1 (en) | Digital phase-locked loop | |
| CN113595547B (zh) | 一种锁相环的自校正方法及电路结构 | |
| US20090315628A1 (en) | Variance correction method, pll circuit and semiconductor integrated circuit | |
| US7400205B2 (en) | Frequency synthesizer and oscillation control method of frequency synthesizer | |
| US7317778B2 (en) | Phase-locked loop control circuit | |
| JP2007116664A (ja) | 電源補償電圧および電流源 | |
| US20040239340A1 (en) | Resistor value detection circuit | |
| JP3659630B2 (ja) | 電圧参照回路およびそれを用いた半導体回路装置 | |
| WO2021166176A1 (ja) | 位相同期回路、送受信回路及び半導体集積回路 | |
| US7123065B1 (en) | Method of improving lock acquisition times in systems with a narrow frequency range | |
| TWI733472B (zh) | 展頻時脈產生系統 | |
| Lip-Kai et al. | Fast-lock dual charge pump analog DLL using improved phase frequency detector |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |