CN113556212B - Pci-express中的预编码机制 - Google Patents

Pci-express中的预编码机制 Download PDF

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Abstract

本发明公开了一种PCI‑EXPRESS中的预编码机制。在实施例中，一种用于串行通信的设备包括收发器，收发器通过串行通信链路接收来自下行链路接收器的预编码请求并且通过所述串行通信链路向所述下行链路接收器发射数据位。在实施例中，所述设备还包括预编码器，所述预编码器耦合至所述收发器以用于：从耦合的加扰器接收要发射的数据位的子集的加扰数据位；以及响应于来自所述下行链路接收器的所述请求，对所述加扰数据位进行预编码，并将预编码的加扰数据位输出至所述收发器，以用于连同其它未加扰数据位一起通过所述串行通信链路发射至所述下行链路接收器。

Description

PCI-EXPRESS中的预编码机制
本申请为分案申请，其原申请是于2019年3月15日向中国专利局提交的专利申请，申请号为201910197581.5，发明名称为“PCI-EXPRESS中的预编码机制”。
相关申请的交叉引用
本申请要求2018年4月16日提交的标题为“PRECODING MECHANISMS FOR DEVICESCOUPLED BY A COMPUTER BUS”的美国临时专利申请No.62/658,218的优先权，由此出于所有目的通过引用的方式将该美国临时专利申请的全部公开内容整体并入本文，其中与本说明书不一致的部分(如果有的话)除外。
技术领域
本发明涉及计算领域，并且具体而言，涉及对要(例如)通过外围部件接口-高速(PCIe)链路发射至串行接口上的接收器的数据位进行预编码。
背景技术
随着数据率的提高，串行通信链路持续地推动着电路设置的发展。在利用具有较大值的判决反馈均衡器(DFE)设置的接收器中，某些数据模式(例如，交替的1和0)易受到单个位翻转上的错误传播的影响，这种情况并不少见。如果在这种序列的传输期间确实发生了单个位翻转，那么其将表现为连续错误猝发，并且因循环冗余码(CRC)混叠而导致潜在的数据崩坏。
附图说明
图1是根据各种实施例的通过示例性串行通信链路连接的示例性发射器和示例性接收器的方框图。
图2示出了根据各种实施例的从发射器通过示例性串行通信链路发送至接收器并且在示例性接收器中处理的示例性数据位。
图3是根据各种实施例的示例性上游部件和示例性下游部件连同其间的两个重定时器(它们全部通过个体PCIe链路连接)的方框图。
图4示出了根据各种实施例的经修改的PCIe数据流末尾(EDS)令牌。
图5示出了根据各种实施例的用于接收来自下行链路接收器的预编码请求以及响应于所述请求对加扰数据位进行预编码的过程的操作流的概览。
图6示出了根据各种实施例的用于对DFE设置进行分析并通过PCIe链路向上行链路发射器发送预编码请求的过程的操作流的概览。
图7示出了根据各种实施例的适于实践本公开的计算机装置的方框图。
具体实施方式
在实施例中，一种用于串行通信的设备包括收发器，收发器通过串行通信链路接收来自下行链路接收器的预编码请求并且还通过串行通信链路向下行链路接收器发射数据位。在实施例中，设备还包括耦合至收发器的预编码器，预编码器接收要从所耦合的加扰器发射的数据位的子集的加扰数据位，并且响应于来自下行链路接收器的请求而对加扰数据位进行预编码。在实施例中，预编码的加扰数据位被输出至收发器，以便连同未加扰的其它数据位一起通过串行通信链路发射至下行链路接收器。
在实施例中，用于计算的电路卡包括通过PCIe链路接收来自电路卡外部的下行链路接收器的预编码请求的收发器、以及对将经由PCIe链路发射至下行链路接收器的多个数据位的子集进行加扰的加扰器。在实施例中，收发器响应于来自下行链路接收器的请求而进一步对加扰数据位进行预编码，并将预编码的加扰数据位连同未加扰的数据位一起发射至下行链路接收器。
在实施例中，一种系统包括具有下行链路接收器的第一电路部件和具有上行链路发射器的第二电路部件，所述下行链路接收器在基于反向信道的发射器均衡期间通过串行通信链路向第二电路部件的上行链路发射器发送预编码请求，所述上行链路发射器通过所述串行通信链路从下行链路接收器接收所述预编码请求并向所述下行链路接收器发射数据位。在实施例中，发射器对所要发射的预定义类型的数据位的子集加扰，并且其中，响应于来自下行链路接收器的所述请求，所述发射器对加扰数据位预编码，并将其连同其它未加扰数据位一起通过所述串行通信链路发射至下行链路接收器。
在下文的描述中，将参考构成了其部分的附图，在附图中，始终以类似的附图标记(或者视情况可能是附图标记的最后两个数字)表示类似的部分，并且在附图中通过举例说明的方式示出了可以实践的实施例。应当理解，可以利用其它实施例，并且可以做出结构和逻辑上的改变，而不背离本公开的范围。因此，不应从限定的意义上理解下文的具体实施方式，并且实施例的范围由所附权利要求及其等价方案限定。
可以按照对理解所主张保护的主题最有帮助的方式将各种方法的操作依次描述为多个分立的动作或者操作。但是不应将描述的顺序解释为暗示这些操作必然依赖于顺序。具体而言，可以不按照所呈现的顺序执行这些操作。可以按照不同于所描述的实施例的顺序执行所描述的操作。可以执行各种附加操作和/或可以在附加实施例中省略、拆分或者合并所描述的操作。
出于本公开的目的，短语“A和/或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。
所述描述可以使用短语“在实施例中”，其可以指相同或不同实施例中的一个或多个实施例。此外，相对于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。
而且，应当指出，可以将实施例描述为被描绘为流程图、流图、数据流图、结构图或方框图的过程。尽管流程图可以将各项操作描述为顺序的过程，但是很多操作可以是并行、共同或者同时执行的。此外，可以重新安排操作的顺序。过程可以在其操作完成时终止，但是过程也可以具有附图中未包括的附加步骤。过程可以对应于方法、函数、过程、子例程和子程序等。在过程对应于函数时，其终止可以对应于函数向调用函数和/或主函数的返回。此外，过程可以通过硬件、软件、固件、中间件、微码、硬件描述语言或其任何组合来实施。在通过软件、固件、中间件或微码实施时，可以将执行必要任务的程序代码或代码段存储在机器或计算机可读介质中。代码段可以表示过程、函数、子程序、程序、例程、子例程、模块、程序代码、软件包、类、或者指令、数据结构、程序语句的任何组合、等等。
如下文(包括权利要求)中所使用的，术语“电路”可以指或者包括以下各项，或是它们的部分：执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)和/或存储器(共享、专用或组)、组合逻辑电路和/或可以是提供所描述的功能的其它适当硬件部件。在一些实施例中，电路可以实施一个或多个软件或固件模块或者发挥与由一个或多个软件或固件模块实施的电路相关联的作用。
如下文(包括权利要求)中所使用的，术语“存储器”可以表示用于存储数据的一个或多个硬件装置，其包括随机存取存储器(RAM)、磁RAM、核存储器、只读存储器(ROM)、磁盘存储介质、光学存储介质、闪存装置和/或用于存储数据的其它机器可读介质。术语“计算机可读介质”可以包括但不限于存储器、便携式或固定存储装置、光学存储装置、无线信道以及能够存储、包含或者携带指令和/或数据的各种其它介质。
如下文(包括权利要求)中所使用的，术语“计算平台”可以被视为与以下各项是同义词并且下文可能偶尔会将术语“计算平台”称为以下各项：计算机装置、计算装置、客户端装置或客户端、移动装置、移动单元、移动终端、移动站、移动用户、移动设备、用户设备(UE)、用户终端、机器类型通信(MTC)装置、机器对机器(M2M)装置、M2M设备(M2ME)、物联网(IoT)装置、订户、用户、接收器等，并且术语“计算平台”可以描述能够顺次且自动地执行算术或逻辑运算的序列、被配备为将数据记录/存储在机器可读介质上、以及从通信网络中的一个或多个其它装置发射或接收数据的任何物理硬件装置。此外，术语“计算平台”可以包括任何类型的电子装置，例如，蜂窝电话或智能电话、平板个人计算机、可穿戴计算装置、自动传感器、个人数字助理(PDA)、膝上型电脑、台式个人计算机、视频游戏控制台、数字媒体播放器、车载信息娱乐(IVI)和/或车载娱乐(ICE)装置、车载计算系统、导航系统、自动驾驶系统、车辆对车辆(V2V)通信系统、车辆对任何事物(V2X)通信系统、手提消息传送装置、个人数据助理、电子书阅读器、増强现实装置和/或任何其它类似电子装置。
如下文(包括权利要求)中所使用的，术语“链路”或“通信链路”可以指用于传送数据或数据流的任何有形或者无形传输介质。此外，术语“链路”可以与“通信信道”、“数据通信信道”、“传输信道”、“数据传输信道”、“接入信道”、“数据接入信道”、“信道”、“数据链路”、“无线电链路”、“载波”、“射频载波”、和/或表示传送数据的通路或介质的任何其它类似术语是同义词和/或与之等价。
如下文(包括权利要求)中所使用的，术语“加扰器”、“预编码器”、“解码器”、“解扰器”、“收发器”、“发射器”和/或“接收器”可以指或包括以下各项，或是它们的部分：利用用于执行本文描述的操作的逻辑进行编程的一个或多个专用集成电路(ASIC)、电子电路、可编程组合逻辑电路(例如，现场可编程门阵列(FPGA))、执行借助于执行本文描述的操作的逻辑由多条编程指令生成的一个或多个软件或固件程序的处理器(共享、专用或组)和/或存储器(共享、专用或组)和/或提供所描述的功能的其它适当部件。
如下文(包括权利要求)中所使用的，术语“上行链路”、“上游”以及“下行链路”或“下游”是相对术语，其是指通过串行通信链路(例如，PCIe链路)连接的实体、部件或装置，其中，“上行链路”装置向“下行链路”装置发射数据。下文描述的通过串行通信链路连接的装置既包括发射器又包括接收器。因而，链路连接两个部件或装置——其为两条单向链路——一条被称为“上行链路”，另一条被称为“下行链路”。
例如，给定中央处理单元(CPU)可以连接至存储装置。向存储装置发射数据的CPU被称为“下行链路”，其中，CPU发射(Tx)并且存储装置接收(Rx)。因而，CPU的Tx和存储装置的Rx形成了下行链路。在另一方向中，在(存储装置到CPU)侧，其为不同于CPU到存储装置下行链路的一组导线/引脚，存储装置发射(Tx)并且CPU接收(Rx)，并且在该情况下，存储装置是CPU的“上行链路”。因而，每个装置具有接收器和发射器，接收器和发射器每者针对不同的方向，并且在第一装置正在向第二装置发射数据时，第一装置相对于第二装置可以是“上行链路”，但是当第二装置正在向第一装置发射数据时，第一装置即为第二装置的“下行链路”。
在实施例中，如下文所详述的，可以由一个装置上的Rx向其对应的另一装置上的Tx做出有关是否开启预编码的请求。因而，预编码可以在上行链路中开启，但是在下行链路中不开启，或可以反之，或者可以在两个方向上都开启，或者在两个方向上都关闭。实际上，在实施例中，接收器向其“链路伙伴”发送预编码请求，使得“链路伙伴”的发射器能够开启预编码。
此外，由于下文描述的装置既包括发射器又包括接收器，因而它们有时(包括在权利要求中)被称为“收发器”。收发器是装置中的Tx+Rx。因而，在上文提供的示例中，CPU的Tx和Rx形成了其收发器，并且装置的Tx和Rx形成了其自身的收发器。还应当理解，在说发射器“接收来自下行链路接收器的请求”时，指的是这种装置的耦合至发射器的接收器元件实际接收来自下行链路接收器的请求并且在该装置内将其内部传送到发射器。在下文中，包括在权利要求中，为了便于描述，往往可以将该组通信称为“发射器接收来自下行链路接收器的预编码请求”，或者发射器“响应于来自下行链路接收器的请求对加扰数据位进行预编码”，或者“接收器向发射器发送预编码请求”，应当理解，在所有这种情况下，发射器实际上经由其自己的装置或部件的接收器接收所述请求。
在实施例中，通过串行通信链路连接至下行链路接收器的上行链路发射器仅在基于反向信道的发射器均衡期间基于下行链路接收器的请求对数据位发射的加扰位进行预编码。在实施例中，下行链路(和/或上行链路)接收器可以在均衡期间请求预编码，具体取决于其目的地反馈均衡器(DFE)设置。在实施例中，接收器用来请求(或者不请求)预编码的标准可以是其DFE设置，例如，较高的H1与H0比(即，在先位对当前位具有高影响)。
图1是根据各种实施例的通过示例性串行通信链路连接的两个示例性装置的方框图。如接下来所描述的，根据各种实施例，它们都是收发器，并且因而均具有接收器和发射器，并且每个装置上的每个接收器可以单独请求对其链路的预编码。因而，每个接收器不管处于哪一装置上都是另一装置上的发射器的“下行链路”，因而“上行链路”和“下行链路”是相对术语。参考图1，其示出了装置1 101和装置2 110。装置1包括Tx(A)120和Rx(A)125，Tx(A)120还包括预编码器121，Rx(A)125还包括解码器126。装置2 110包括Rx(B)130和Tx(B)135，Rx(B)130还包括解码器131，Tx(B)135还包括预编码器136。装置1 101和装置2 110通过串行通信链路140连接。事实上，如图1所示的两个连接装置只是为了举例说明。一般而言，在最终上游装置(例如，装置1)和最终下游装置(例如，装置2)之间可能连接有几个中间装置，并且每个装置可以具有经由相应的串行通信链路分别连接至相邻装置的Tx和Rx的Rx和Tx。图3示出了这种情况的示例，如下文所述，其中，在上游部件和下游部件之间有两个重定时装置，并且所有四个装置中的每者经由PCIe链路连接到至少一个相邻装置(作为中间装置的两个定时器均连接至两个相邻装置)。
继续参考图1，Tx(A)120通过串行通信链路141连接至Rx(B)130，Tx(B)135通过串行通信链路143连接至Rx(A)120。对于任一Tx及其链接的Rx之间的数据传输而言，Rx可以(在实施例中)请求预编码。
在实施例中，预编码仅在需要时实施，与此同时保留向后兼容性以及现有的编码和链路训练流。在实施例中，对于PCIe串行通信链路而言，可以继续利用现有的PCIe 128b/130b编码。在实施例中，在实施预编码时，仅对加扰数据位预编码。因而，在实施例中，在启用时，在发送装置上的加扰器的输出处执行预编码，并且在对应的接收装置上的解扰器的输入处执行解码。在实施例中，也可以按照与加扰器和解扰器被重置的方式类似的方式利用下行链路Rx发送的电气空闲退出有序集(EIEOS)对预编码进行重置(例如，关闭)。在实施例中，例如，可以在发射器(Tx)均衡阶段(例如，对于PCIe而言，上游端口/伪端口的Phase2，以及下游端口/伪端口的Phase 3)期间由每个接收器(Rx)根据其Rx DFE设置独立地做出预编码的决定。一些串行通信链路(例如，PCIe)允许由多条通道(1、2、4、8或16)形成两个装置之间的链路，具体取决于带宽需求。因而，对于图1的拓扑结构而言，链路141和143中的每者可以包括多条通道，并且就每个通道而言或者就作为整体的链路而言，可以或者可以不开启预编码。
图2示出了根据各种实施例的从发射器通过示例性串行链路发送至接收器并且在示例性接收器中处理的示例性数据位。在进一步描述图2中例示的装置及其部件之前，将首先描述根据各种实施例通过预编码解决的问题。作为示例，假设通过串行通信链路从接收器向发射器发射时钟式模式(交替的1和0)。例如，从Tx发送的数据位为：发送的数据＝“0101 0101111”。进一步假设，串行通信链路上的错误E为E链路＝“0100 0000 000”，其中，“1”表示有错的位(带下划线的错误位)。因而，在给定使第二位发生翻转的链路上的错误E链路的情况下，Rx处接收到的数据为：接收的数据＝“0001 0101 111”，其为第二位发生了翻转(由下划线指示)的所发送的原始数据。然而，在一些DFE设置中，例如，在那些具有高H1/H0比的DFE设置中，DFE设置可能对该类型的交替位流产生不利影响，其中，DFE之后的数据＝“0010 1010 111”(不正确的位带有下划线)，其明显不同于发送的数据＝“0101 0101111”以及上文所述的单个位翻转。在该示例性设置中，DFE具有该效应的原因在于其数据依赖行为，其中，在假设时钟式数据模式时，相邻位(错误后)具有不成比例的效应，并且错误猝发持续。因而，由DFE诱发的错误是第2-7位的翻转，或者EDFE＝“0111 1111 000”。
对这些示例值的总结如下：
发送的数据：0101 0101 111
接收的数据：0001 0101 111(错误位标有下划线)
DFE之后的数据：0010 1010 111(错误位标有下划线)
EDFE＝0111 1111 000
因而，对于1和0交替的数据位模式而言，DFE诱发了显著的错误。在实施例中，通过在发送数据位之前对数据位进行预编码并且在接收到所述数据位之后对其进行解码而使DFE的该效应最小化。如上文所指出的，在实施例中，仅对加扰数据位进行预编码。因而，在Tx中，预编码发生在加扰之后，并且在对应的Rx中，解码发生在解扰之前。接下来将结合图2对此予以描述，图2示出了根据各种实施例的通过串行通信链路连接的示例性接收器和发射器。
参考图2，其示出了包括加扰器210、预编码器215和Tx电路220的发射器201。如所示，对发射器201的输入是传入的一串数据位202。发射器201还在传输过程中向其下行链路接收器260发送开销位203。传入的一串数据位202具有交替的1010101010模式，确切地讲，具有最易受DFE诱发的错误的影响的位模式类型，如上文所述。发射器201通过串行通信链路205连接至接收器260。在加扰器210的输出处有两条可能的数据路径。一条路径通过预编码器215，其通过(例如)向每个位以及刚好处于该位之前的一位施加异或(XOR)函数而对数据位进行预编码，并且另一条旁路数据路径211，一旦数据位被加扰，由Tx电路220发射数据位而不必首先对数据位进行预编码。应当指出，路径211是逻辑路径，并且在实施例中，可以通过使数据通过预编码器而不发生任何预编码来实现相同的功能，这与实际的旁路数据路径相反。
要指出的是，在图2的示例中，接收器260请求发射器201开启预编码，因而传入的数据位202在加扰器210处受到加扰之后在预编码器215处受到编码，以生成预编码的加扰串204，该预编码的加扰串204然后被发射至接收器260。作为示例，并且为了便于比较，发送与上文提供的无预编码示例中描述的相同的数据位221，即“0101 0101 111”。
数据位221在串行通信链路205上遇到与上文所述相同的信道错误，并且如上文所述，该错误为E链路＝“010 0000 000”。因而，接收器260处的所接收数据227为“0001 0101111”，其第二位发生了翻转。在接收器260处，通过DFE 240对所接收数据227进行处理，如上文所述，DFE 240在该类型的交替位序列中诱发了错误。因而，DFE之后的数据229为“0010 1010 111”，现在其具有七个错误。如所示，DFE错误函数为EDFE＝“0111 1111 000”，其表明七个错误。然而，由于接收器260请求了预编码，因而在DFE 240所做处理之后，在解码器241中对DFE之后的数据位229进行解码。在实施例中，解码器241向每个所接收位以及刚好在该位之前接收的位施加XOR函数。
由于例如在来自发射器201的传入数据位还未被预编码时不需要解码器，因而DFE之后的数据229可以绕过解码器241，并且被经由旁路通路245直接输入至解扰器243。如上文针对旁路通路211指出的，路径245是逻辑通路，并且在实施例中，可以简单地通过使数据通过解码器241而不发生任何解码来实现相同的功能。由于开销位203既不被加扰也不被解码，因而它们只是简单地在DFE 240处的均衡之后被输出，如所示。
继续参考图2，根据各种实施例，在数据位在均衡之后被解码时，DFE 240诱发的错误显著减少。因而，如图2所示，解码后的错误为EDFE_W_预编码＝0100 0000 100，现在EDFE的七个错误的顺序串(没有预编码)已经被减少到所述顺序串的开头的一个错误(第2位)和其末尾的一个错误(第9位)。在该示例中，从含有初始8个时钟模式位(0101 0101...)的所发送数据位的原始序列开始，通过使用预编码和解码，EDFE的7个错误被减少到EDFE_W_预编码的2个错误。
对这些示例值的总结如下：
发送的数据：0101 0101 111
E导线：0100 0000 000(1指示错误)
接收的数据：0001 0101 111(错误位标有下划线)
DFE之后的数据：0010 1010 111(有错位标有下划线)
EDFE＝0111 1111 000(1指示错误)
EDFE_w_预编码＝0100 0000 100(1指示错误)
在解码器241处的解码之后，在实施例中，现在解码的位被输入至解扰器243，解扰器243输出原始数据位202。在解码之后，所述位通过解扰器243，此后，在实施例中，施加循环冗余校验(CRC)以进行错误检测。
图3是根据各种实施例的包括上游部件和下游部件连同其间的两个重定时器(它们全部通过个体PCIe链路连接)的示例性平台300的方框图。因而，平台300是比图1所示的平台更复杂的平台。参考图3，四个装置中的每者通过PCIe链路连接至一个或者两个相邻装置。因而，仅连接到单个下游装置的上游部件310具有一个发射器Tx(A)313和一个接收器Rx(A)315。在图3的示例性平台中，每个Rx包括解码器，并且每个Tx包括预编码器。为了方便起见，没有单独标示预编码器和解码器，因为根据具体情况，它们是其各自的Tx或Rx的部分。在根据各种实施例的替代平台中，在上游部件和下游部件之间可能连接有更多或者更少的中间装置。
继续参考图3，重定时器1 320是上游部件310的下一个下行链路装置。重定时器1320还经由PCIe链路连接至另一下行链路装置，即重定时器2330。因而，重定时器1 320具有面向上游部件310的一个Rx/Tx对(即Rx(B)323和Tx(B)325)、以及面向重定时器2 330的另一Rx/Tx对(即Tx(C)327和Rx(C)329)，它们全部通过PCIe链路连接。
重定时器1 320的下一个下行链路装置是重定时器2 330。重定时器2330具有面向作为其上行链路的重定时器1 320的一个Rx/Tx对，并且该对包括Rx(D)333和Tx(D)335。重定时器2 330还具有面向下游部件350的另一Rx/Tx对，即，Tx(E)337和Rx(E)339，它们全部通过PCIe链路连接。
最后，在平台300的下行链路末端处是下游部件350。其仅连接至最后的中间装置，即重定时器2 330，并且下游部件350因而具有面向重定时器2 330的一个Rx/Tx对，即Rx(F)353和Tx(F)355。
在实施例中，在平台(例如图3所示的平台)上，对于任何两个装置之间的每条PCIe链路而言，通道可以或可以不开启预编码，取决于六个接收器Rx(A)315到Rx(F))353中的每者的Rx DFE设置。在实施例中，这样做允许在每通道和子链路的基础上实现最大的灵活性，如可以基于均衡设置由给定Rx确定的。然而，在替代实施例中，其它优化设置也是可能的。例如，装置或部件可以决定总是对其所有的接收器设置预编码，甚至是在达到PCIe第五代(Gen 5)数据率之前。或者，例如，可以对给定平台(例如，图3所示的平台300)加以约束，使得只有上游或下游端口能够请求预编码。因而，参考图3，根据这种规则，只有Rx(A)315和Rx(F)353将能够从其所连接的发射器Tx(B)325和Tx(E)337请求预编码。
如所指出的，在实施例中，任何未加扰位(例如，同步报头(sync hdr)和大部分有序集合(OS))都不被预编码。借助于对加扰位的预编码，PCIe链路仅有的其它暴露是跳跃(SKP)OS和控制SKP OS，它们具有时钟模式数据，例如，AA_AA_AA_AA_...并且不被加扰。SKPOS被用于PCIe协议中，以补偿链路两端的数据率之间的频率差异。接收器物理层逻辑子块将包括执行该补偿的弹性缓冲器，并且SKP OS传输之间的间隔是从Tx和Tx时钟频率差的绝对值导出的。因而在实施例中，可以将这些OS改变为不同于当前用于PCI Gen 5和更高代传输的那些、但是仍未被加扰的事物，同时维持跨越所有有序集针对第1个符号具有4或者更大的汉明距离的特性，以保持三位翻转检测保证。例如，如87_87_87_87...的序列满足这些约束条件，并且在实施例中可以使用。替代地，例如，也可以使用序列78_78_78_78...。在实施例中，这样做缓解了时钟模式数据在利用一些DFE设置的情况下导致单个位翻转为猝发错误的风险。在实施例中，可以针对任何Gen 5数据率实施该改变，以使事情保持简单。
要指出的是，只对加扰位预编码的基本原理是这些位经历CRC，并且可能导致数据崩坏。因而，在实施例中，PCI sync hdr位不被加扰，并且因而不被预编码。尽管这些(两个)位要么是01b，要么是10b(其显然是交替的“时钟类型”位模式)，但是它们受到在先的末尾数据流(EDS)框架令牌或者起始数据流(SDS)有序集(OS)的保护。因而，即使在sync hdr抵达之前，给定接收器确切地知道所预期的是什么sync hdr。在PCIe中，例如，出于特定理由对未加扰的OS这样做。为了保持这些理由以及避免复杂性，在实施例中，不对它们进行预编码。例如，使用电气空闲退出OS(EIEOS)中的低频时钟模式导致从电气空闲退出。如果对OS施加预编码，那么将消除该特性。因而，在链路训练期间，PCIe系统依赖于多OS连续匹配。在结合未加扰OS不具有任何时钟模式时，也就是说在使用对SKP OS的新编码之后(如接下来所述)，这样做提供了足够的保护。
为了在数据流期间进一步防止整个OS发生混叠，在实施例中，如图4所示，关于新定义的位410(包括新定义的字段420和430)对EDS令牌加以修改。先前，这些位在当前PCIe协议下是“保留”的。要指出的是，存在三种在数据流期间或者仅仅在数据流末尾处接收到的可能OS。这些OS包括SKP OS、EIEOS和电气空闲OS(EIOS)。在实施例中，使用新的7位EDS有效载荷420，其受到4位CRC EDS P或“EP”CRC(并且因而“EPCRC”)以及1位奇偶校验位(EPP)保护，它们被统称为430。在实施例中，EPCRC使用与FCRC的等式等同的等式，而EPP则为7位有效载荷和4位EPCRC的逐位XOR。表1定义了示例性7位EDS有效载荷编码，应当理解，替代的编码也是可行的。
EDS有效载荷[6:0]的编码值 EDS有效载荷[6:0]值
0000_01b OS之后为SKP OS(或者控制SKP OS)
0000_10b OS之后为EIEOS
0000_11b OS之后为EIOS
其余 保留以供未来使用
表1
在实施例中，接收器可以在进入Gen 5数据率之前(例如，在PCIe总线上的传输正在使用较低数据率时)请求由发射器开启预编码，或者在实施例中，接收器可以在均衡期间(例如，阶段2或阶段3，取决于其为上游还是下游端口或伪端口)做出请求。
在实施例中，如果预编码请求是在均衡期间做出的，那么发射器可以作为响应向请求接收器发出预编码已开启的信号。该信号可以使用新的训练集1(TS1)OS，所述TS1 OS在其第1个符号方面与标准TS1 OS不同(例如，D2与1E对比)。或者，例如，在替代实施例中，TS1 OS中的位可以用于指示预编码已开启，并且作为结果，请求接收器可以在接收到EIEOS之后并且在允许合理的时间来施加均衡请求之后寻找预编码的位流。
下面的表2示出了在实施例中，接收器可以如何做出示例性预编码请求(经由TS1OS的符号7、位6)，以及示例性预编码可以如何被指示为已经被通过对应的发射器施加(经由TS1 OS的符号8、位6)。因而，下面的位6、符号7是接收器请求其发射器开启预编码的位置，并且位6、符号8是对来自请求的发射器的请求的确认。
表2
现在参考图5，呈现了根据各种实施例的用于接收来自下行链路接收器的预编码请求、以及响应于所述请求在发射加扰数据位之前对所述加扰数据位进行预编码的过程500的操作流的概览。可以由通过串行通信链路连接至下行链路装置的接收器的上行链路装置的发射器执行过程500，所述下行链路装置例如是如上文所述的图1的装置1 1110、图2的发射器201。例如，图1的串行通信链路140或者图2的205可以是PCIe链路。或者，例如，过程500可以由Tx(A)、Tx(B)、Tx(C)、Tx(D)、Tx(E)或者Tx(F)中任一者或者全部来执行，它们分别是上游部件310、下游部件380或者中间重定时器320和330的发射器部分，它们全部经由PCIe链路连接，如图3所示并且如上文所述。过程500可以包括块510到550。在替代实施例中，过程500可以具有更多或者更少的操作，并且所述操作中的一些可以按照不同的顺序执行。
过程500开始于块510，其中，通过串行通信链路连接至下行链路接收器的上行链路发射器通过所述链路接收来自下行链路接收器的预编码请求。预编码请求针对要由下行链路接收器发射的数据位。过程500从块510进行至块520，其中，发射器接收要发射的位的子集的加扰数据位。例如，如图2所示，在PCIe协议中，只对数据位加扰。不对诸如训练集或者其它通信信令位的开销位加扰。在实施例中，发射器只对加扰数据位预编码。过程500从块520进行至块530，其中，响应于预编码请求，发射器对加扰数据位预编码。例如，发射器对每个位以及刚好处于该位之前的位施加XOR函数。
过程500从块530进行至块540，其中，发射器将预编码的加扰位连同未加扰数据位发射至下行链路接收器，例如，所述未加扰数据位是信令位，例如，包括SKP OS和控制SKPOS的OS，如上文所述。过程500从块540移动至查询块545，其中，判断发射器是否已经从接收器接收到作为对停止当时已就绪的预编码的请求的重置信号。例如，重置信号可以是EIEOS，如上文所述。如果查询块545返回“是”，并且因而已经接收到重置信号，那么过程500移动至块550，其中，发射器停止在传输前对加扰位进行预编码。另一方面，如果查询块545返回“否”，那么过程500返回至块520，并且在初始预编码请求仍然生效时继续对接收到的加扰位进行预编码。
现在参考图6，呈现了根据各种实施例的用于对DFE设置进行分析并通过串行通信链路向上行链路发射器发送预编码请求的过程600的操作流的概览。可以由通过串行通信链路连接至上行链路装置的发射器的下行链路装置的接收器执行过程600，所述上行链路装置例如是图1的装置2 110、图2的接收器260，它们每者如上文所述。例如，串行通信链路可以是PCIe链路。或者，例如，过程600可以由Rx(A)、Rx(B)、Rx(C)、Rx(D)、Rx(E)或者Rx(F)中任一者或者全部来执行，它们分别是上游部件310、下游部件380或者中间重定时器320和330的接收器部分，它们全部经由PCIe链路连接，如图3所示并且如上文所述。过程600可以包括块610到650。在替代实施例中，过程600可以具有更多或者更少的操作，并且所述操作中的一些可以按照不同的顺序执行。
过程600开始于块610，其中，接收器分析其DFE设置。例如，接收器可以获得其DFE使用的H1值，并且可以进一步根据数据率考虑该值。在实施例中，接收器决定在正常的Gen5数据交换发生之前做出预编码请求。因而，在实施例中，接收器必须假设最坏情况：即，存在1和0的长串，并且可能发生位翻转，并且接收器在达到Gen 5速率之前(要么在Gen 5的均衡阶段期间，要么甚至在开始Gen 5之前)这样做。过程600从块610进行至查询块615，其中，接收器判断在给定DFE设置以及其已经考虑的任何其它因素的情况下预编码是否被准许。例如，接收器可以确定，在给定DFE的H1值和数据率的情况下，H1高到足以准许上行链路装置的发射器进行预编码。如果查询块615返回“否”，那么过程600返回至块610，并重复过程600的另一环，因而此时没有必要从上行链路发射器请求预编码。然而，如果在查询块615返回“是”，那么过程600进行至块620，其中，接收器在所述链路的上行链路侧向上行链路发射器发送预编码请求。在实施例中，预编码请求可以是针对连接接收器与上行链路发射器的整条链路，或者(例如)所述请求可以是针对链路的一条或多条特定通道，如上文所述。过程600从块620进行至块630，其中，接收器通过所述链路从上行链路发射器接收传输。传输既包括预编码的加扰数据位，又包括未加扰的未预编码的位，例如训练集或者其它开销数据。如上文所述，预编码的位可以在发射器上的加扰器的输出处被预编码，并且预编码可以用于使每个所发射的数据位与刚好在该位之前发射的另一数据位进行XOR。
过程600从块630进行至块640，其中，接收器使用解码器对预编码的加扰位进行解码，例如，所述解码器是图1的解码器126或131、图2的241或者如图3中所示为接收器Rx(A)、Rx(B)、Rx(C)、Rx(D)、Rx(E)或者Rx(F)中的每者的部分。在实施例中，解码器执行预编码操作的逆操作，其在XOR预编码的情况下还是对每个位与刚好处于该位之前的一位的XOR操作。
过程600从块640进行至块650，其中，接收器将预编码的加扰位输出至解扰器。
现在参考图7，其中示出了根据各种实施例的适于实践本公开的计算机装置700的方框图。计算机装置包括中央处理器702和存储器桥704。中央处理器702经由互连703连接至存储器桥704。计算机装置700还包括用于耦合至互连701的不同部件(例如，处理器、桥、存储器装置等)之间的通信的处理器-存储器互连701。处理器-存储器互连701可以包括发送仲裁、地址、数据和控制信息的特定互连线(未示出)。在一些实施例中，中央处理器702通过处理器-存储器桥704耦合至处理器-存储器互连701。在其它实施例中，可以存在耦合至处理器-存储器互连701的多个中央处理器(在该图中未示出多个处理器)。
处理器-存储器互连701为中央处理器702和其它装置提供对存储器子系统的访问。在一些实施例中，控制对系统存储器706的访问的系统存储器控制器与处理器-存储器桥704位于同一芯片上。在其它实施例中，系统存储器控制器可以与中央处理器702位于同一芯片上。信息、指令和其它数据可以存储在系统存储器106中，以供中央处理器702以及很多其它可能装置使用。在一些实施例中，图形处理器708通过图形互连710(其在一些实施例中是PCI x16互连，如所示)耦合至处理器-存储器桥704。因而，在这种实施例中，图形处理器708和存储器桥704中的每者具有在其各自的发射器中提供的预编码器和在其各自的接收器中提供的解码器，如所示。
I/O装置714和716耦合至系统I/O互连718和720并且通过I/O桥712和存储器桥704耦合至处理器-存储器互连701。I/O桥712通过存储器桥704和系统I/O互连718和720耦合至处理器-存储器互连701，以提供用于I/O装置的接口以与处理器-存储器互连701上的装置通信。如所示，PCIe链路725将I/O桥712连接至存储器桥704，并且因而I/O桥712也在其发射器中提供有预编码器，并且在其接收器中提供有解码器(未示出)。
此外，交换机730经由互连733连接至I/O桥712。交换机730是PCIe装置，插入卡731通过PCIe链路735连接至所述PCIe装置。因而，交换机730和插入卡731中的每者在其发射器中提供有预编码器，并且在其接收器中提供有解码器，如所示。
下文将提供本文公开的技术的说明性示例。所述技术的实施例可以包括下文描述的示例中的任何一者或多者及其组合。
示例
示例1是一种用于串行通信的设备，包括：收发器，其通过串行通信链路接收来自下行链路接收器的预编码请求，并且通过所述串行通信链路向所述下行链路接收器发射数据位；以及预编码器，其耦合至所述收发器，以从耦合的加扰器接收要发射的数据位的子集的加扰数据位。所述预编码器进一步响应于来自所述下行链路接收器的所述请求对所述加扰数据位进行预编码，并且将预编码的加扰数据位输出至所述收发器，以用于连同其它未加扰数据位一起通过所述串行通信链路发射至所述下行链路接收器。
示例2是根据示例1所述的设备，其中，所述预编码请求是在基于反向信道的发射器均衡期间从下行链路接收器发送的。
示例3是根据示例1所述的设备，其中，在接收到所述预编码请求时，所述收发器进一步经由所发射的训练有序集中的位指示预编码已开启。
示例4是根据示例1所述的设备，其中，对加扰数据位进行预编码包括使每个所发射的数据位与刚好在所述发射的数据位之前发射的另一数据位进行XOR。
示例5是根据示例1所述的设备，还包括对要发射的数据位的子集进行加扰以生成加扰数据位的加扰器。
示例6是根据示例1所述的设备，其中，所述收发器按照128:2的比例发射预编码的加扰位和其它未加扰位。
示例7是根据示例1所述的设备，其中，所述串行通信链路包括连接所述设备和所述下行链路接收器的多条通道，并且其中，所述预编码器进一步视情况响应于所述收发器接收到还是未接收到来自所述下行链路接收器的针对所述串行通信链路的每条通道的预编码请求而有选择地实施或不实施针对该通道的预编码。
示例8是根据示例1所述的设备，其中，一旦请求了针对所述串行通信链路的预编码，所述预编码器就继续针对该串行通信链路对加扰数据位进行预编码，直到所述收发器从所述下行链路接收器接收到重置信号为止。
示例9是根据示例8所述的设备，其中，所述重置信号是电气空闲退出有序集(EIEOS)信号。
示例10是根据示例1所述的设备，其中，所述预编码请求指示预编码将在所述收发器进入预定的数据率之前开始。
示例11是根据示例1所述的设备，其中，所述串行通信链路是外围部件互连-高速链路。
示例12是一种用于计算的电路卡，其包括：收发器，其通过外围部件互连-高速(PCIe)链路接收来自所述电路卡外部的下行链路接收器的预编码请求；以及加扰器，其对要通过所述PCIe链路发射至所述下行链路接收器的多个数据位的子集进行加扰，其中，所述收发器响应于来自所述下行链路接收器的所述请求而进一步：对所述加扰数据位进行预编码，并将预编码的加扰数据位连同未加扰数据位一起发射至所述下行链路接收器。
示例13是根据示例12所述的电路卡，其中，所述预编码请求是在基于反向信道的发射器均衡期间从下行链路接收器发送的。
示例14是根据示例12所述的电路卡，其中，所述收发器进一步经由所发射的PCIe训练有序集中的位指示预编码已开启。
示例15是根据示例12所述的电路卡，其中，对加扰数据位进行预编码包括使每个发射的数据位与刚好在所述发射的数据位之前发射的另一位进行XOR。
示例16是根据示例12所述的电路卡，其中，所述收发器按照128:2的比例发射预编码的加扰位和其它未加扰位。
示例17是根据示例12所述的电路卡，其中，所述PCIe链路包括连接所述收发器和所述下行链路接收器的多条通道，并且其中，所述收发器进一步视情况响应于所述收发器接收到还是未接收到来自所述下行链路接收器的针对所述PCIe链路的每条通道的预编码请求而有选择地实施或不实施针对该通道的预编码。
示例18是根据示例12所述的电路卡，其中，一旦请求了针对所述PCIe链路的预编码，所述收发器就继续针对该PCIe链路对加扰数据位进行预编码，直到所述收发器从所述下行链路接收器接收到重置信号为止。
示例19是根据示例18所述的电路卡，其中，所述重置信号是电气空闲退出有序集(EIEOS)信号。
示例20是根据示例12所述的电路卡，其中，所述预编码请求指示预编码将在所述收发器进入预定的数据率之前开始。
示例21是一种系统，包括：第一电路部件，其具有下行链路接收器以在基于反向信道的发射器均衡期间通过串行通信链路向第二电路部件的上行链路发射器发送预编码请求；以及第二电路部件，其具有上行链路发射器以通过所述串行通信链路接收来自所述下行链路接收器的预编码请求以及向所述下行链路接收器发射数据位，其中，所述发射器对所要发射的数据位的预定义类型的子集进行加扰，并且其中，响应于来自所述下行链路接收器的请求，所述发射器对加扰数据位进行预编码，并将其连同其它未加扰数据位一起通过所述串行通信链路发射至下行链路接收器。
示例22是根据示例21所述的系统，其中，所述串行通信链路包括连接所述上行链路发射器和所述下行链路接收器的多条通道，并且其中，所述上行链路发射器进一步视情况响应于所述上行链路发射器接收到还是未接收到来自所述下行链路接收器的针对所述串行通信链路的每条通道的预编码请求而有选择地实施或不实施针对该通道的预编码。
示例23是根据示例22所述的系统，其中，所述下行链路接收器至少部分地基于其判决反馈均衡器设置做出对针对通道或者针对整条链路的预编码的请求。
示例24是根据示例21所述的系统，其中，对加扰数据位进行预编码包括使每个发射的数据位与刚好在所述发射的数据位之前发射的另一数据位进行XOR。
示例25是根据示例21所述的系统，其中，所述预编码请求指示所述上行链路发射器将在按照预定数据率进行发射之前开始预编码。
示例26是一种用于计算的设备，其包括：发射装置，其通过外围部件互连-高速(PCIe)链路接收来自所述电路卡外部的下行链路接收器的预编码请求；以及用于加扰的装置，其对要通过所述PCIe链路发射至所述下行链路接收器的多个数据位的子集进行加扰，其中，所述发射装置还包括用于预编码的装置，并且响应于来自所述下行链路接收器的所述请求，用于预编码的装置对所述加扰数据位进行预编码，并且所述发射装置将预编码的加扰数据位连同未加扰数据位一起发射至所述下行链路接收器。
示例27是根据示例26所述的用于计算的设备，其中，所述预编码请求是在基于反向信道的发射器均衡期间从下行链路接收器发送的。
示例28是根据示例26所述的用于计算的设备，其中，所述发射装置还包括用于指示的装置，其经由发射的PCIe训练有序集中的位指示预编码已开启。
示例29是根据示例26所述的用于计算的设备，其中，所述用于预编码的装置包括用于使每个发射的数据位与刚好在所述发射的数据位之前发射的另一位进行XOR的装置。
示例30是根据示例26所述的用于计算的设备，其中，所述发射装置按照128:2的比例发射预编码的加扰位和其它未加扰位。
示例31是一种方法，其包括：由发射器通过外围部件互连-高速(PCIe)链路接收来自下行链路接收器的预编码请求；对要通过所述PCIe链路发射至所述下行链路接收器的多个数据位的子集进行加扰；以及响应于来自所述下行链路接收器的所述请求：对所述加扰数据位进行预编码，并将预编码的加扰数据位连同未加扰数据位一起发射至所述下行链路接收器。
示例32是根据示例31所述的方法，其中，所述PCIe链路包括连接所述发射器和所述下行链路接收器的多条通道，并且所述方法还包括：视情况响应于所述发射器接收到还是未接收到来自所述下行链路接收器的针对所述PCIe链路的每条通道的预编码请求而有选择地实施或不实施针对该通道的预编码。
示例33是根据示例31所述的方法，还包括，一旦请求了针对所述PCIe链路的预编码，就针对该PCIe链路对加扰数据位进行预编码，直到从所述下行链路接收器接收到重置信号为止。
示例34是根据示例33所述的方法，其中，所述重置信号是电气空闲退出有序集(EIEOS)信号。
示例35是根据示例31所述的方法，其中，所述预编码请求指示预编码将在所述发射器进入预定数据率之前开始。

Claims (21)

1.一种装置，包括：
具有端口的接收器；以及
与所述接收器耦合的链路，其中，所述链路包括用于将所述装置与另一装置连接的一个或多个通道，
其中，所述接收器的所述端口用于请求所述另一装置对将要经由所述链路的所述通道发射到所述接收器的所述端口的数据的加扰位进行预编码。
2.根据权利要求1所述的装置，其中，所述接收器的所述端口用于请求对来自所述另一装置的发射器的端口的数据的所述加扰位进行预编码，其中，所述接收器的所述端口是下游端口，并且所述发射器的所述端口是上游端口。
3.根据权利要求1所述的装置，其中，所述接收器的所述端口用于在达到PCIe第5代(Gen5)数据率之前请求对将要发射到所述接收器的所述端口的数据的所述加扰位进行预编码。
4.根据权利要求1至3中任一项所述的装置，其中，所述数据的未加扰位不被预编码。
5.根据权利要求1至3中任一项所述的装置，其中，为了请求对数据的加扰位进行预编码，所述接收器的所述端口用于设置训练集1有序集(TS1 OS)的符号7、位6，以指示所述发射器对所述加扰位进行预编码。
6.根据权利要求1至3中任一项所述的装置，其中，所述接收器的所述端口用于请求重置对数据的加扰位的预编码。
7.根据权利要求1至3中任一项所述的装置，其中，所述装置包括计算装置。
8.一种装置，包括：
具有端口的发射器；以及
与所述发射器耦合的链路，其中，所述链路包括用于将所述装置与另一装置连接的一个或多个通道，
其中，所述发射器的所述端口用于接收对将由所述发射器的所述端口发射的数据的加扰位进行预编码的请求，并且响应于所述请求，在经由所述链路的所述通道以期望的数据率将所述数据发射到所述另一装置之前，对数据的所述加扰位进行预编码。
9.根据权利要求8所述的装置，其中，所述发射器的所述端口用于接收对来自所述另一装置的接收器的端口的数据的所述加扰位进行预编码的请求，其中，所述发射器的所述端口是上游端口，并且所述接收器的所述端口是下游端口。
10.根据权利要求8所述的装置，其中，所述数据的未加扰位不被预编码。
11.根据权利要求8至10中任一项所述的装置，其中，响应于从所述接收器的所述端口接收到重置请求，所述发射器的所述端口重置对数据的所述加扰位的预编码。
12.根据权利要求8至10中任一项所述的装置，其中，所述装置包括计算装置。
13.一种方法，包括：
通过计算装置的接收器的端口请求另一装置对将要经由与所述接收器耦合的链路的一个或多个通道发射到所述接收器的所述端口的数据的加扰位进行预编码，其中，所述一个或多个通道将所述计算装置与所述另一装置连接。
14.根据权利要求13所述的方法，其中，所述请求包括通过所述接收器的所述端口提供在所述另一装置的发射器的端口处完成对数据的所述加扰位的预编码，其中，所述接收器的所述端口是下游端口，并且所述发射器的所述端口是上游端口。
15.根据权利要求13的方法，其中，在达到PCIe第5代(Gen5)数据率时或之前由所述接收器的所述端口提供对将要发射到所述接收器的所述端口的数据的所述加扰位进行预编码的请求。
16.根据权利要求13至15中任一项所述的方法，其中，所述数据的未加扰位不被预编码。
17.根据权利要求13至15中任一项所述的方法，其中，所述请求包括通过接收器的所述端口设置训练集1有序集(TS1 OS)的符号7、位6，以指示所述发射器对所述加扰位进行预编码。
18.一种方法，包括：
通过计算装置的发射器的端口接收对将由经由与所述发射器耦合的链路通过所述发射器的所述端口发射到另一装置的数据的加扰位进行预编码的请求，其中，所述链路包括用于将所述计算装置与所述另一装置连接的一个或多个通道；以及
响应于所述请求，在经由所述链路的所述通道以期望的数据率将所述数据发射到所述另一装置之前，通过所述发射器的所述端口对数据的所述加扰位进行预编码。
19.根据权利要求18所述的方法，其中，接收所述请求包括通过所述发射器的所述端口从所述另一装置的接收器的端口获得对数据的所述加扰位进行预编码的请求，其中，所述发射器的所述端口是上游端口，并且所述接收端的所述端口是下游端口。
20.根据权利要求18或19所述的方法，其中，所述数据的未加扰位不被预编码。
21.一种计算机可读存储介质，其中存储有程序代码指令，所述程序代码指令在由计算机执行时使得所述计算机执行根据权利要求13至20中任一项所述的方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784986B2 (en) 2017-02-28 2020-09-22 Intel Corporation Forward error correction mechanism for peripheral component interconnect-express (PCI-e)
US10606790B2 (en) 2018-04-16 2020-03-31 Intel Corporation Precoding mechanism in PCI-express
US10771189B2 (en) 2018-12-18 2020-09-08 Intel Corporation Forward error correction mechanism for data transmission across multi-lane links
US11637657B2 (en) 2019-02-15 2023-04-25 Intel Corporation Low-latency forward error correction for high-speed serial links
US11249837B2 (en) 2019-03-01 2022-02-15 Intel Corporation Flit-based parallel-forward error correction and parity
US11016731B2 (en) 2019-03-29 2021-05-25 Intel Corporation Using Fuzzy-Jbit location of floating-point multiply-accumulate results
US11296994B2 (en) * 2019-05-13 2022-04-05 Intel Corporation Ordered sets for high-speed interconnects
US11740958B2 (en) 2019-11-27 2023-08-29 Intel Corporation Multi-protocol support on common physical layer
WO2022008074A1 (en) * 2020-07-10 2022-01-13 Telefonaktiebolaget Lm Ericsson (Publ) Measurement signals for sensing
US11356197B1 (en) * 2021-03-19 2022-06-07 Kandou Labs SA Error-tolerant forward error correction ordered set message decoder

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101820408A (zh) * 2010-04-06 2010-09-01 新邮通信设备有限公司 一种基带发送数据的产生方法和装置
CN103703695A (zh) * 2011-09-30 2014-04-02 英特尔公司 增强性能的多用户多输入多输出（mu-mimo）无线电链路
CN103748800A (zh) * 2011-08-15 2014-04-23 高通股份有限公司 用于在闭环发射分集中在ue处应用预编码器信息的方法和装置
US9356667B2 (en) * 2007-06-08 2016-05-31 Samsung Electronics Co., Ltd CDD precoding for open loop SU MIMO

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4398216A (en) * 1980-09-19 1983-08-09 Telease, Inc. Multiple signal transmission method and system, particularly for television
JP3351163B2 (ja) * 1994-07-27 2002-11-25 株式会社日立製作所 情報記録再生装置及び信号処理回路
JP3835495B2 (ja) * 1997-03-12 2006-10-18 富士通株式会社 磁気ディスク装置及び磁気ディスク媒体
JP3761329B2 (ja) * 1997-11-17 2006-03-29 富士通株式会社 記憶装置
US7039614B1 (en) * 1999-11-09 2006-05-02 Sony Corporation Method for simulcrypting scrambled data to a plurality of conditional access devices
WO2001080238A1 (en) * 2000-04-05 2001-10-25 Infineon Technologies North America Corp. Improved read/write channel
US7486735B2 (en) * 2003-02-28 2009-02-03 Nortel Networks Limited Sub-carrier allocation for OFDM
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US7136953B1 (en) * 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7293127B2 (en) * 2004-01-15 2007-11-06 Ati Technologies, Inc. Method and device for transmitting data using a PCI express port
US8681849B2 (en) * 2005-06-29 2014-03-25 Intel Corporation Precoder construction and equalization
US7957294B2 (en) * 2005-12-01 2011-06-07 Electronics And Telecommunications Research Institute PCI express packet filter including descrambler
US7676733B2 (en) * 2006-01-04 2010-03-09 Intel Corporation Techniques to perform forward error correction for an electrical backplane
US7461195B1 (en) * 2006-03-17 2008-12-02 Qlogic, Corporation Method and system for dynamically adjusting data transfer rates in PCI-express devices
US7769048B2 (en) * 2008-06-25 2010-08-03 Intel Corporation Link and lane level packetization scheme of encoding in serial links
KR101435846B1 (ko) * 2008-10-30 2014-08-29 엘지전자 주식회사 다중안테나를 갖는 무선 통신 시스템에서 간섭 제어 방법
KR101673497B1 (ko) * 2009-01-05 2016-11-07 마벨 월드 트레이드 리미티드 Ｍｉｍｏ 통신 시스템을 위한 프리코딩 코드북들
US9031241B2 (en) * 2009-02-05 2015-05-12 D.E. Shaw Research, Llc Link and physical coding sub-layer protocols
WO2011018102A1 (en) * 2009-08-10 2011-02-17 Nokia Siemens Networks Oy Apparatus and method for n0n-c0debook based precoding
US8627156B1 (en) * 2010-10-26 2014-01-07 Agilent Technologies, Inc. Method and system of testing bit error rate using signal with mixture of scrambled and unscrambled bits
WO2012072101A1 (en) * 2010-11-29 2012-06-07 Telefonaktiebolaget L M Ericsson (Publ) Measuring signal interference using user equipment measurements
CN102340341A (zh) * 2011-07-08 2012-02-01 中兴通讯股份有限公司 一种上行系统中多天线的信号处理方法及装置
WO2013066122A1 (ko) * 2011-11-04 2013-05-10 엘지전자 주식회사 무선 통신 시스템에서 단말의 제어 채널 검색 방법 및 장치
US9020058B2 (en) * 2011-11-07 2015-04-28 Marvell World Trade Ltd. Precoding feedback for cross-polarized antennas based on signal-component magnitude difference
CN104115436B (zh) * 2012-02-08 2017-12-29 瑞典爱立信有限公司 实现共享的ack/nack消息的方法及装置
ES2424066B1 (es) * 2012-03-26 2014-08-22 Vodafone España, S.A.U. Procedimiento y sistema para transmisión mejorada en redes de comunicación móviles
US9949265B2 (en) * 2012-05-04 2018-04-17 Comcast Cable Communications, Llc Control channel in a wireless communication system
MY169964A (en) * 2012-06-29 2019-06-19 Intel Corp An architected protocol for changing link operating mode
US9229897B2 (en) * 2012-06-29 2016-01-05 Intel Corporation Embedded control channel for high speed serial interconnect
US9600431B2 (en) * 2012-10-22 2017-03-21 Intel Corporation High performance interconnect physical layer
BR112016011691B1 (pt) * 2013-12-26 2022-02-22 Intel Corporation Aparelho, método e sistema para suportar acesso a memória de computador.
KR102052866B1 (ko) * 2014-08-26 2019-12-09 한국전자통신연구원 패킷 송수신 시스템, 장치 및 방법
US9552269B2 (en) * 2014-12-23 2017-01-24 Intel Corporation Test logic for a serial interconnect
US9692402B2 (en) * 2014-12-25 2017-06-27 Intel Corporation Method, apparatus, system for centering in a high performance interconnect
US9979519B2 (en) * 2015-06-22 2018-05-22 Trabus Technologies Transmitting and receiving precoding weights
US10256969B1 (en) * 2015-10-23 2019-04-09 The Heil Co. Scrambling data for use with vehicle communication protocol
US10361839B2 (en) * 2017-01-06 2019-07-23 Blackberry Limited Encryption in wireless communication systems
KR20180123265A (ko) * 2017-05-08 2018-11-16 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US11194753B2 (en) * 2017-09-01 2021-12-07 Intel Corporation Platform interface layer and protocol for accelerators
US10606790B2 (en) * 2018-04-16 2020-03-31 Intel Corporation Precoding mechanism in PCI-express
WO2020033937A1 (en) * 2018-08-10 2020-02-13 Intel Corporation Downlink control channel signaling for an aperiodic channel state information trigger
US11232058B2 (en) * 2019-03-08 2022-01-25 Intel Corporation Enabling sync header suppression latency optimization in the presence of retimers for serial interconnect
US10991409B2 (en) * 2019-07-19 2021-04-27 SK Hynix Inc. Encoder for memory system and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9356667B2 (en) * 2007-06-08 2016-05-31 Samsung Electronics Co., Ltd CDD precoding for open loop SU MIMO
CN101820408A (zh) * 2010-04-06 2010-09-01 新邮通信设备有限公司 一种基带发送数据的产生方法和装置
CN103748800A (zh) * 2011-08-15 2014-04-23 高通股份有限公司 用于在闭环发射分集中在ue处应用预编码器信息的方法和装置
CN103703695A (zh) * 2011-09-30 2014-04-02 英特尔公司 增强性能的多用户多输入多输出（mu-mimo）无线电链路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
LTE-A系统PUSCH信道的研究;何成龙 等;数字技术与应用(08);全文 *
Nokia Siemens Networks 等.R1-082587 "36.211 CR0047 (Rel-8, F) Correction to Scrambling of PUSCH with Rank Indication".3GPP tsg_ran\WG1_RL1.2008,(第TSGR1_53b期),全文. *

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Publication number Publication date
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US20200192855A1 (en) 2020-06-18
DE102019103736A1 (de) 2019-10-17

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