CN113534339A - 半导体结构及其制造方法 - Google Patents

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Abstract

根据本申请的实施例，提供了半导体结构和制造半导体结构的方法，包括：波导，具有围绕设置在衬底上方的芯层的盖层；腔体，延伸到与波导相邻的衬底中；光纤，设置在腔体中；以及隔离空间，延伸到衬底中并设置在波导下方。多个孔可以延伸穿过与芯层相邻的盖层。

Description

半导体结构及其制造方法
技术领域
本申请的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了加工和制造IC的复杂度。
限制和引导电磁波的光波导被用作提供各种光子功能的集成电路中的组件。集成光波导通常为施加在可见光谱中的光波长上的信号提供功能，并且甚至在亚微米尺寸的情况下，已经观察到为施加在红外光谱中的光波长上的信号提供功能。然而，信号在传播过程中可能会遭受损失，从而降低波导的效率并降低器件的性能。因此，尽管包括波导的结构在一些方面是令人满意的，但是对这些器件及其包括光波导的制造及其与其他组件的接口的改进有利于满足效率要求。
发明内容
根据本申请的一个实施例，提供了一种半导体结构，包括：波导，包括盖层，盖层围绕设置在衬底上方的芯层；腔体，延伸到与波导相邻的衬底中；光纤，设置在腔体中；以及隔离空间，延伸到衬底中并设置在波导下方。
根据本申请的另一个实施例，提供了一种半导体结构，包括：波导，设置在衬底上方，其中，波导包括芯元件，芯元件具有带有第一宽度的主体部分和带有从第一宽度减小到第二宽度的宽度的锥形端部区域；隔离空间，位于波导和衬底之间，其中，隔离空间介于主体部分和衬底之间以及介于锥形端部区域和衬底之间；腔体，与波导的锥形端部区域相邻；以及光纤，设置在腔体中并与芯元件对准。
根据本申请的又一个实施例，提供了一种制造半导体结构的方法，包括：在衬底上方形成具有芯层和盖层的波导；在衬底上方形成掩蔽元件，其中，掩蔽元件具有限定腔体的第一开口和限定多个释放孔的多个第二开口；蚀刻第一开口和多个第二开口下方的盖层，以同时形成多个释放孔和腔体的上部；以及蚀刻多个释放孔下方的衬底以形成隔离空间。
本申请的实施例涉及源极/漏极部件分离结构。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出根据本公开的一个或多个方面的用于形成器件的方法的实施例的流程图。
图2A、图2E、图3A、图4A、图5A、图5C、图6A和图7示出根据本公开的一个或多个方面的在根据图1的方法的制造工艺期间的器件的实施例的局部截面图。
图2B、图2C、图2D、图3B、图4B、图5B和图6B示出根据本公开的一个或多个方面的在根据图1的方法的制造工艺期间的并且与图2A、图3A、图4A、图5A和图6A的器件分别对应的器件的实施例的局部俯视图。
图8示出根据本公开的一个或多个方面的用于确定和提供释放孔配置以形成与图1的方法100的各个步骤对应的隔离空间的方法的实施例的流程图。
图9和图10示出根据本公开的一个或多个方面的在根据图1的方法的制造工艺期间的器件的其他实施例的局部俯视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”、“基本”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的+/-10％内的竖直，除非另有说明。例如，词语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
根据一些实施例，本公开总体上涉及包括光学器件和电器件的光子系统及其形成方法。特别地，形成具有光网络的光子系统，该光网络包括与诸如光纤的组件相接的波导。本文讨论的一些方法和器件有利地提供了在波导的至少一部分下方的隔离空间和/或提供了其中可以相对于波导设置诸如光纤的组件的腔体。
例如，为了使波导有效且高效地与另一组件相接，应控制组件与波导之间的对准。在一些实施例中，其中放置组件的腔体的深度影响该对准。在一些实施方式中，需要精确地控制组件放置，使得波导中的光路相对于组件(例如，光纤)中的光路居中。边缘耦合器(其可以包括与诸如光纤的组件相接的硅芯波导的远端)的实现的一个挑战在于，由于光信号泄漏而导致通过波导传播的光会损失。例如，信号泄漏可以包括从波导到设置有波导的衬底的泄漏。具体地，在信号传输(从波导到光纤或从光纤到波导)期间，可能发生光隧穿现象，特别是在与光纤相邻的波导的末端部分或远端部分(例如，波导的锥形部分)处，导致光信号损失。换句话说，光隧穿现象意味着光信号的一部分可以离开波导并延伸到衬底中。在这里讨论的一些实施例中，可以在波导和衬底之间提供隔离空间以减轻这种损失。该隔离空间允许将损失的光波反射回波导。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。
参考图1，示出制造包括腔体和隔离空间的器件的方法100。在一些实施例中，方法100可以通过如下步骤来实现：形成第一组件(在此示例为波导)，其与第二组件(在此示例为光纤)对准，第二组件设置在与第一组件相邻的腔体中，以及形成在第一组件下方延伸的隔离空间。在一些实施方式中，所形成的器件或其一部分可被称为边缘耦合器，因为其提供了耦合至(通过接口光路)光纤的波导。
应该理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，并且因此，本文中仅简要描述。可以在方法100之前、之后和/或期间实施附加的步骤。下面结合图2A至图7描述方法100，其示出根据一些实施例的在根据方法100的各个制造步骤处的也称为器件200的结构的各个俯视图和截面图。图2B是器件200的俯视图，并且包括分别示出图2A的截面A-A'、图2E的E-E'以及图2C和图2D的特定区域C和D的注释。下图示出了类似的截面平面。
方法100开始于框102，其中，提供衬底。参考图2A的示例，提供衬底202。在实施例中，衬底202是诸如硅衬底的半导体衬底。在实施例中，衬底202形成为绝缘体上硅(SOI)衬底，下面将进一步详细讨论。在实施例中，衬底202是氮化硅。衬底202可以附加地或替代地包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，根据本领域中已知的设计要求，衬底202可以可选地包括各种掺杂配置，一个或多个外延层(epi层)可以被应变以提高性能，和/或具有其他合适的增强特征。
注意，示出衬底202的局部视图。本文讨论的器件可以是形成在衬底202上的集成光学电路的一部分。器件200可以进一步包括各种其他器件和部件，诸如其他类型的器件，诸如晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、保险丝，但是为了更好地理解本公开的发明构思而被简化。
然后，方法100进行至框104，其中在衬底202上形成第一盖层。参考图2A的示例，将第一盖层204设置在衬底202上方。在实施例中，第一盖层204是氧化物，诸如氧化硅。其他示例性成分包括其他氧化物、低k电介质和/或折射率(N1)低于芯层(N2)的折射率的其他成分，如下所述并在图2D中进行了说明。折射率或折射系数是与材料有关的值，用于测量光线在材料中的传播。
在实施例中，第一盖层204的厚度在约0.5微米和约4微米之间，例如2微米。在各种示例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积第一盖层204。
然后，方法100进行至框106，其中在第一盖层上方形成芯层。芯层可以包括具有高于上面讨论的第一盖层的折射率并且高于下面讨论的第二盖层的折射率的折射率(N2，图2D)的成分。在实施例中，芯层是硅。在另一实施例中，芯层是氮化硅。如下所述，芯层可以形成或被图案化以形成波导的芯元件。
参考图2A的示例，芯层206设置在第一盖层204上方。重要地，芯层206的折射率大于第一盖层204的折射率。在一些实施例中，芯层206的折射率(RI)在1.8至4的范围内。例如，在实施例中，芯层206是氮化硅，其可以具有约为2.0的折射率。作为另一示例，在实施例中，芯层206是硅，其可以具有约为3.5的折射率。在实施例中，芯层206具有在80nm至500nm范围内的厚度。例如，在一些实施例中，芯层为约90至150nm。提供芯层的尺寸以形成用于待传输的光的合适的传播路径。
框106中在衬底上方形成芯元件可以包括形成芯层的材料的共形层。共形层可以被图案化以提供适合于用作波导的芯元件的形状。具体地，对芯层进行图案化以提供光传播通过的路径。芯层的图案化可以包括光刻工艺，例如，在衬底和芯层材料上方形成光刻胶层，将抗蚀剂曝光于图案，执行曝光后烘烤工艺，以及将抗蚀剂显影以形成包括抗蚀剂的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化光刻胶，以形成掩蔽元件。可以在沉积第二盖层之前执行图案化，这将在下面参考框108进行讨论。
除了对芯层进行图案化以提供跨衬底202的一部分的传播路径之外，还可以对芯层进行图案化以提供锥形远端(端部)区域。图2B示出在衬底202和第一盖层204上方延伸的芯层206的俯视图，其中芯层终止于远端。在实施例中，芯层是其主体部分的宽度w2在衬底上方延伸的元件。如图2B、图2C和图2D的俯视图所示，芯层206包括位于第一盖层204上方的宽度w2，光由此传播。与具有宽度w2的芯层206的主体部分相邻，芯层包括与芯层的远端相邻的锥形端部，例如，芯层逐渐锥化为宽度w1。图2C示出芯层的远端，其从宽度w2到宽度w1逐渐锥化。该锥化也可以存在于图2B中的芯层的端部(未示出)。芯层206的端部区域的锥化通过图2A中的竖直厚度尺寸t1至厚度尺寸t2的锥化进一步示出。厚度尺寸t2小于厚度t1，例如10-90％。
在一些实施例中，宽度w2可以在约100nm和300nm之间，例如140nm。锥化宽度w1可以在约40nm和300nm之间。锥化宽度w1可以比较宽的宽度w2小10-90％。在实施例中，宽度w2可以约为0.9-1.2*芯层的厚度t1。在实施例中，竖直厚度t1可以在约500nm和100nm之间。锥化竖直厚度t2可以在约30nm和100nm之间。芯层在竖直厚度和水平宽度尺寸上的这种锥化使传播路径变窄，并且适当地允许波导与另一组件相接，因此可以称为边缘耦合器或其一部分。
然后，方法100进行至框108，其中在芯层上方形成第二盖层。第一和第二盖层一起围绕芯层，从而实际上提供图案化的芯层的管，光在该管内传播。参考图2A和图2E的示例，第二盖层208设置在衬底202上方。在实施例中，第二盖层208是氧化物，诸如氧化硅。其他示例性成分包括其他氧化物、低k电介质和/或折射率低于芯层的折射率的其他成分，如下所述。在实施例中，第二盖层208的厚度在约0.5和4微米之间，例如1.8-2.2μm。第二盖层208的厚度可以与第一盖层204的厚度基本相同。在各种示例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积第二盖层208。如图2E的截面图所示，第二盖层围绕图案化的芯层206的侧壁。
第一盖层204、芯层206和第二盖层208一起提供波导210。在一些实施例中，波导210在电磁波谱的可见部分中透射电磁辐射。芯层206提供光学介质，被折射率较低的介质(盖层)所围绕。由于芯层206和周围的介质(盖层204和208)之间的折射率的差异，注入到集成光波导的一端内的可见光(例如，使用透镜、光栅耦合器或棱镜耦合器(未示出))经由芯层206内的全内反射沿着波导210的长度导波。
在图2D中示出辐射在波导210的一部分中的电磁光谱的可见部分中的传播，被称为光。因为每个第一/第二盖层的折射率(分别为N1和N1')小于芯层)的折射率(N2，所以芯层用作光212可以在其中通过内部反射传播的致密介质。如果穿过芯层206反射的光的入射角大于临界角θc，则波(光)被全反射，并且波导提供内部反射，从而使光沿波导传播。注意，临界角θc基于波导材料的折射率。因此，光波沿波导隧道以“之字形”的方式在图案化的芯层206内部传播。
在实施例中，第一盖层和第二盖层包括相同的材料。在实施例中，第一盖层和/或第二盖层包括氧化硅，因此具有约1.45的折射率。在实施例中，衬底202和芯层206包括相同的材料。例如，在实施例中，衬底202和芯层206是硅。硅的折射率约为3.47。
虽然期望如图2D所示进行全反射，但是在一些实施例中，光线从芯层206泄漏(例如，不足以满足临界角)，从而降低光传输的效率。在一些实施例中，逸出的光携带到衬底202，其折射率可以大于盖层，因此，光不被反射回芯层，而是损失于衬底202。如下所述，在一些实施例中，提供折射率低于芯层和盖层的区域(隔离空间)允许反射回芯层，从而提高效率的光传播。
在实施例中，第一盖层204是SOI衬底的掩埋氧化物(BOX)层，而芯层206是在其上方形成的半导体(例如，硅)层的一部分。SOI衬底是硅-绝缘体-硅衬底，其可以以一些技术来实现以提高性能(例如，寄生电容)。在一些实施例中，SOI衬底包括硅-氧化硅-硅堆叠件。在另一实施例中，第一硅提供图2A的实施例的衬底202，氧化硅提供图2A的实施例的第一盖层204，芯层可以被图案化为上面的硅层。适用于形成SOI衬底的各种方法均适用，包括SIMOX(注氧隔离)，其中注入氧形成掩埋氧化物层；晶圆接合；以及在绝缘层上方外延生长硅上层。
在如上所述形成波导元件之后，方法100然后进行至框110，其中在波导元件上方形成掩蔽元件。可以使用包括光刻的适当工艺来制造掩蔽元件。光刻工艺可以包括：在器件上方形成光刻胶层，将抗蚀剂曝光至图案，执行曝光后烘烤工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化抗蚀剂，以形成掩蔽元件。在一些实施例中，图案化的光刻胶层用于图案化提供掩蔽元件或其一部分的硬掩模层。
由掩蔽元件提供的图案可以限定释放孔和/或限定用于邻近波导的腔体的区域。在实施例中，腔体是诸如光纤的组件被放置在其中的区域。腔体的位置和尺寸(例如，深度)可以限定组件相对于波导的位置。如下所述，由图案限定的释放孔可以是要在波导的盖层中形成的开口，其允许在波导元件下方形成隔离区域。图8提供确定将由掩蔽元件限定的释放孔的图案的方法800的实施例，其可以例如结合框110来实现。
在示例性实施例中，图3A和图3B示出设置在衬底202上方的掩蔽元件302。掩蔽元件302限定用于随后形成的释放孔和腔体的图案，如下所述。具体地，掩蔽元件302包括限定释放孔的多个开口304。掩蔽元件302包括扩大的开口306，其限定用于诸如光纤的组件的腔体。
当从器件的俯视图观察时，开口304被对准，使得由所述开口304限定的释放孔与芯层206间隔开(例如，横向)。选择该距离以使得，如下面的方法100的框112和114中所讨论的那样，当图案化结构时，足以防止蚀刻剂与芯层接触并可能损坏芯层。即，在图案化的开口304和芯层206之间提供横向距离d1。在一些实施例中，约10μm≤d1≤约50μm。
当从器件的俯视图观察时，开口306被对准，使得由所述开口304限定的腔体与芯层206的远端间隔开(例如，横向)。如方法100的框112和114中所讨论的那样，当图案化结构时，该距离足以防止蚀刻剂与芯层接触并可能损坏芯层。即，在图案化的开口304和芯层206的远端之间提供横向距离d2。在一些实施例中，约10μm≤d2≤约50μm。
掩蔽元件302的图案示出在波导210的芯层206的每个相反侧上的四(4)个开口304。参见图3A和图3B。该配置和数量仅是示例性的。释放孔的配置不限于开口的数量或形状。相反，开口304的数量、尺寸、包括形状和密度的配置是结合形成具有如下文关于图8的方法800所讨论的指定深度的腔体，基于期望的隔离空间来确定的。在一些实施例中，图案可以提供彼此不同的尺寸或形状的释放孔。
开口304竖直地位于第一和第二盖层上方，并且与芯层206间隔开横向距离，如上所述。开口304的子集竖直地位于芯层206的锥形部分上方并与之横向间隔开，即，图案化横向邻近宽度小于w2的芯层206的释放孔。开口304的另一子集竖直地位于芯层206的较宽部分上方并与之横向间隔开，即，图案化横向邻近宽度为w2的芯层206的释放孔。在实施例中，至少一个开口304限定邻近芯层206的较宽部分的释放孔或其一部分，并且至少一个开口304限定邻近芯层206的较窄/锥形部分的释放孔或其一部分。
然后，方法100进行至框112，其中根据框110的掩蔽元件对结构，尤其是对盖层进行图案化。对下层的蚀刻形成上部腔体和/或释放孔，其延伸穿过第一/第二盖层。在实施例中，各向异性干蚀刻工艺用于图案化下面的层。蚀刻工艺对于盖层的材料可以是选择性的。参考图4A和图4B的示例，提供穿过第一盖层204和第二盖层208的释放孔402。在实施例中，框112中提供的释放孔402终止于衬底202的顶面。释放孔402延伸穿过盖层204/208并且横向邻近芯层206并且与之间隔开一定距离(例如，上面的d1)。释放孔402的示例尺寸包括约5μm至50μm(例如，宽度)。释放孔402的尺寸足以为下面讨论的工艺提供蚀刻剂的通道。太大的释放孔402可能引起结构完整性问题，允许以可能不利地影响波导的方式引入蚀刻剂，和/或其他可能的问题。
在实施例中，通过各向异性干蚀刻工艺蚀刻释放孔402。在另一实施例中，蚀刻剂对第一/第二盖层204/208的成分具有选择性，并且基本上不蚀刻衬底202的成分(例如，硅)。例如，在一些实施方式中，蚀刻剂对第一/第二盖层204/208的氧化硅具有选择性。在实施例中，蚀刻工艺可以实施含氟蚀刻气体(例如，F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6和/或NF3)。
参考图4A和图4B的示例，提供穿过第一盖层204和第二盖层208的腔体404。在实施例中，框112中提供的腔体404终止于衬底202的顶面。腔体横向邻近芯层206的锥形远端并与之间隔开一定距离(例如，上面的d2)。
在实施例中，通过合适的各向异性干蚀刻工艺来蚀刻腔体404。在另一实施例中，蚀刻剂对第一/第二盖层204/208的成分具有选择性，并且基本上不蚀刻衬底202的成分(例如，硅)。例如，在一些实施方式中，与衬底202的硅相反，蚀刻剂对第一/第二盖层的氧化硅具有选择性。
有利地，在一些实施例中，在使用单个图案化掩蔽元件302的单个蚀刻工艺中，例如同时形成腔体404和释放孔402。这可以提供形成释放孔的益处，没有分离和不同的掩蔽和/或蚀刻步骤。在其他实施例中，该工艺可以包括释放孔和腔体的单独形成。
然后，方法100进行至框114，其中该方法包括对衬底进行图案化以在波导元件下方形成下部腔体和/或隔离空间。下部腔体与由框112提供的上部腔体邻接。下部腔体与上部腔体一起提供合适的空间，以将诸如光纤的组件定位在腔体内。此外，下部腔体的表面(例如，底部)提供用于使光纤元件与波导元件对准的机构。在实施例中，对准将光传播所沿的路径定位在各个元件中，使得它们可以对接并提供连续的路径。在实施例中，对准如下文进一步讨论的那样定位每个元件的轴线。
在一些实施例中，在框114中，连同衬底的图案化以形成下部腔体，在波导元件下方形成隔离空间。隔离空间与框112中提供的上面的释放孔邻接。通过将蚀刻剂穿过释放孔引入到释放孔下方的衬底的暴露表面来形成隔离空间。腔体和/或隔离空间可以通过合适的蚀刻工艺形成，诸如干蚀刻或湿蚀刻。在实施例中，形成下部腔体和/或隔离空间的蚀刻工艺是各向同性蚀刻工艺。
在一些实施例中，隔离空间和下部腔体例如通过单个掩蔽元件限定并通过单个蚀刻步骤形成在一起。这可以提供形成隔离空间和下部腔体的益处，而无需分离和不同的掩蔽和/或蚀刻步骤。
参考图5A、图5B和图5C的示例，在波导210下方形成隔离空间502，并且下部腔体504形成为与上部腔体404邻接，从而形成单个腔体506。在实施例中，腔体506充满空气。在实施例中，隔离空间502充满空气。在一些实施方式中，空气的折射率比第一盖层和芯层的折射率约小1。在一些实施例中，隔离空间502和/或腔体506被另一种介质填充。在一些实施方式中，该介质又具有比第一和/或第二盖层204和/或208的折射率低的折射率。例如，可以将粘合剂材料设置在腔体506和/或隔离空间502内。由于隔离空间502的折射率低于第一盖层204的折射率，所以从第一盖层204泄漏的光信号可以反射回芯层206。
在一些实施例中，芯层206具有锥形部分和锥形远端，该锥形部分具有较宽的部分(例如，w2)，该锥形远端提供较窄的侧部(例如，w1)，如上所述。隔离空间502从腔体506在锥形远端下方延伸到至少较宽部分(w2)的至少一部分下方。这样做，在某些实施方式中，隔离空间有效地减少了光损失。这是因为在第一盖层204和衬底202之间的隔离空间502适合于防止光隧穿或减少光向衬底的传播损失。为了具有足够的结构强度，隔离空间502的长度可以小于芯层206的长度。隔离空间502的深度可以在约10和100μm之间。选择隔离空间的深度是为了考虑结构刚度，附加刻蚀时间的工艺考虑以及对周围组件(例如，波导)的可能损坏，以及降低光损失的足够性能。
如图5C所示，释放孔402与隔离空间502邻接。释放孔402用作输送通道，允许蚀刻剂进入释放孔402底部的暴露衬底202。为了使蚀刻剂与衬底界面接触，蚀刻剂可以选择性地(例如，同位地)蚀刻衬底202的材料。在一些实施例中，隔离空间502的底面可以在释放孔402下方稍深一些，从而提供扇形表面，如图5A所示。
在一些实施例中，例如利用单个蚀刻步骤同时形成下部腔体504和隔离空间502。在进一步的实施例中，下部腔体504和隔离空间502是使用在上面框110和112中提供的掩蔽元件302形成的，因此，可以提供减少掩蔽步骤以形成隔离区域和/或腔体的益处。
在一些实施例中，框112和114的蚀刻同时地和原位地执行。在一些实施例中，将蚀刻剂和/或蚀刻配置(例如，各向同性和各向异性)从框112修改为框114，但是蚀刻工艺是原位进行的。
选择框114的蚀刻参数(例如，时间)以基于将被定位在腔体506内的组件来提供腔体506的合适的深度d3。具体地，在实施例中，提供腔体深度d3使得当放置在腔体506的底面上时，组件与波导210对准，例如，中心轴对准。在实施例中，提供腔体深度d3，使得波导210的光传播路径如下面参考图7所讨论的与腔体中的光纤的传播路径对准。该选择的深度d3可以影响与蚀刻以提供腔深度d3同时蚀刻期望的隔离空间所需的释放孔的配置，这将在下面参考图8的方法800进行讨论。换句话说，选择释放孔的配置，使得在调整为提供所选深度d3的蚀刻工艺期间同时形成足够的隔离空间。隔离空间502的深度可以小于d3，例如，约为0.1至0.9*d3。
在一些实施例中，在形成腔体506和隔离空间502之后，例如通过适当的蚀刻或剥离工艺来去除掩蔽元件302。
然后，方法100进行至框116，其中将诸如光纤的组件放置在所形成的腔体中。参考图6A和图6B的示例，组件602位于腔体504中。在一些实施例中，组件602是光纤。在一些实施例中，光纤在两端之间传输光，其中所示的一端与波导210相接。如上所述，腔体504的一个或多个表面将组件602定位成使其与波导210对准。隔离空间502与腔体504邻接。隔离空间502可以横向延伸到释放孔402的边缘之外。
图7与图6A基本相似，并且进一步示出通过波导210传播到组件602(例如，光纤)的波(例如，可见光)702。如图所示，轴线A是芯层206的中心轴线。轴线B是光纤组件602的中心轴线。轴线A与轴线B对准。在实施例中，轴线A是波导210的传播路径的中心(见图2D)，轴线B是作为组件602提供的光纤的对应传播路径的中心。在一些实施例中，释放孔402在最终器件中充满空气。
尽管以上示例性实施例涉及波导和光纤的定位，但是本领域技术人员将认识到，本公开的各方面可以用于其他器件和应用。例如，在实施例中，为生物传感器器件提供了本发明的方法。例如，使用释放孔为生物传感器器件及其与另一组件(例如，传感器而不是光纤)的接口创建隔离空间和腔体。
如上所述，释放孔的配置影响波导下方的衬底的蚀刻速率，因此影响隔离空间的尺寸。参考图8，示出方法800，其包括限定形成释放孔以及形成腔体所使用的掩蔽元件的配置，如以上在方法100的实施例中所提供的，在该腔体内将形成组件。方法800包括提供掩蔽元件和相关的蚀刻参数，其允许通过精确的腔体深度控制使波导中的光路与光纤中的光路居中，并且还形成位于波导下方的隔离空间。
方法800或其部分可以用于确定框110的掩蔽元件的图案，如由图3A和图3B的包括开口304和306的掩蔽元件302所例示的。也就是说，通过掩蔽元件302的配置和相关的蚀刻工艺(框112、114)，确定腔体504的深度和隔离空间502的深度、腔体504的宽度和隔离空间502的宽度以及腔体504的长度和隔离空间502的长度。在实施例中，选择腔体504的尺寸以提供期望组件和波导的对准。因此，可以确定蚀刻工艺参数，例如时间和蚀刻剂，以提供腔体504的选定尺寸。使用这些蚀刻约束，可以通过改变释放孔的配置，例如包括它们的形状(例如，如俯视图所示)、尺寸、密度、数量和布置，控制与腔体504同时形成的隔离空间502的期望尺寸。这是因为释放孔的配置影响通过释放孔402到达衬底202的蚀刻剂体积，因此影响隔离空间502的尺寸。
方法800开始于框802，其中确定适合于光纤元件的腔体的深度的位置。腔体深度提供合适的深度以支撑光纤元件，使得其轴线与波导元件的芯元件对准。参见图7。确定该腔体深度以便设置框804中提供的蚀刻工艺参数。
然后，方法800进行至框804，其中确定形成期望腔体的蚀刻工艺参数。蚀刻工艺参数基于与以上讨论的框112和114的蚀刻剂相关联的蚀刻速率。工艺参数包括蚀刻剂、蚀刻剂浓度、时间、温度和/或提供蚀刻速率的其他合适参数。可以选择蚀刻工艺参数以提供在框802中确定的合适的腔体深度。
方法800进行到框806，其中提供释放孔配置以实现该结构所需的隔离空间配置，同时应用框804的蚀刻工艺参数和/或保持框802的期望腔体深度。释放孔加载效应可以允许，同时蚀刻产生具有目标深度的腔体，并且可以在单个图案中并使用相同的蚀刻工艺同时形成隔离空间。释放孔的加载效应控制进入波导结构下方的衬底区域的蚀刻剂的放置和数量。加载越多，提供的蚀刻剂越多。在实施例中，每个单独的释放孔的面积越大，提供的蚀刻速率就越大。例如，释放孔的宽度(例如，w或d)越大，则蚀刻速率越大。在实施例中，释放孔的宽度越小，蚀刻速率越低。
在实施例中，释放孔的配置包括例如如图3B所示的大致矩形形状(例如，正方形)。在一些实施例中，每个释放孔的俯视图形状是圆形、矩形或其他多边形。释放孔的形状可以影响所提供的蚀刻剂的体积和蚀刻剂的位置。为了易于形成图案，可以进一步选择释放孔的形状。附加释放孔可以提供更大的隔离空间尺寸。可以基于结构的性能目标(例如，允许的传播光泄漏)来确定隔离空间的期望配置(包括其深度)。
上面的图3A、图3B、图4A、图4B等示出示例性器件200的释放孔的配置。在实施例中，示出为器件200'，释放孔的配置包括例如大致圆形的形状，如图9中所示。在实施例中，单个释放孔位于波导的芯元件的一侧，而另一释放孔位于芯元件的另一侧，如图10中的器件200”所示。图10的释放孔可以类似地从芯层的锥形部分延伸到芯层的较宽(例如，w2)区域。与器件200或200'相比，图10的配置可以提供增大的隔离空间的尺寸。
方法800进行至框808，其中在如以上参考图1描述的方法100的框110中所提供的掩蔽元件中实现框806的图案。有利地，在一些实施例中，单个掩模用于限定释放孔的图案和腔体的位置。
然后，方法800进行至框810，其中如上所述的释放孔、腔体和隔离结构被蚀刻，如掩蔽元件所定义的，并且通过蚀刻工艺来实现，如上文在图1的方法100的框112和114中所讨论的。
因此，提供包括波导的结构和方法，该波导具有与波导相邻的腔体，在该腔体中可以设置诸如光纤的组件并且与该波导精确对准。在一些实施例中，与腔体同时在波导下方形成隔离空间。因此，在一些实施方式中，单个掩蔽元件限定产生隔离空间的释放孔和腔体两者。类似地，可以同时执行用于形成腔体和隔离空间的蚀刻工艺。隔离空间可以在一些实施方式中提供益处，诸如通过提供将损失的光反射回波导的芯元件的折射率来减少来自波导的光信号损失。在一些实施例中，该结构可以在波导和组件之间提供大于70％的耦合效率。在实施例中，传播光的TE模式波(横向电波)和TM模式波(横向电磁波)具有小于10％的耦合效率差。
在一个示例性方面中，本公开涉及一种结构，其包括：波导，包括围绕设置在衬底上方的芯层的盖层；腔体，延伸到与波导相邻的衬底中；光纤，设置在腔体中；以及隔离空间，延伸到衬底中并设置在波导下方。在另一实施例中，多个孔延伸穿过与芯层相邻的盖层。在实施例中，隔离空间与腔体邻接。在一些实施方式中，隔离空间充满空气。在一些实施方式中，隔离空间与盖层相接。在实施例中，芯层具有锥形端部，其第一宽度变窄为小于第一宽度的第二宽度。在另一实施例中，隔离空间竖直地位于锥形端部下方。在另一实施例中，隔离空间延伸至竖直地位于第一宽度下方。
在另一更广泛的实施例中，一种结构包括设置在衬底上方的波导。波导包括芯元件，该芯元件具有带有第一宽度的主体部分和带有从第一宽度减小到第二宽度的宽度的锥形端部区域。隔离空间设置在波导和衬底之间。隔离空间介于主体部分和衬底之间，并介于锥形端部区域和衬底之间。腔体邻近波导的锥形端部区域。光纤设置在腔体中并与芯元件对准。
在另一实施例中，光纤与芯元件对准，包括具有相应中心轴线的对准。隔离空间可以被配置为将波反射到芯元件。在实施例中，芯元件具有第一折射率，并且隔离空间具有小于第一折射率的第二折射率。在实施例中，波导还包括位于芯元件和隔离空间之间的盖层。在一些实施方式中，盖层具有第三折射率，第三折射率小于第一折射率且大于第二折射率。在另一实施例中，第二折射率约为1。
在另一更宽泛的实施例中，提供了一种制造结构的方法，该方法包括在衬底上方形成具有芯层和盖层的波导。在衬底上方形成掩蔽元件。掩蔽元件具有限定腔体的第一开口和限定多个释放孔的多个第二开口。在第一开口和多个第二开口下方蚀刻盖层，以同时形成多个释放孔和腔体的上部。在多个释放孔下方蚀刻衬底以形成隔离空间。
在另一实施例中，该方法还包括蚀刻衬底以延伸腔体的上部以形成腔体的下部。在实施例中，蚀刻盖层是各向异性蚀刻工艺。在另一实施例中，衬底是各向同性蚀刻工艺。在一些实施方式中，该方法包括将光纤定位在腔体中。
根据本申请的一个实施例，提供了一种半导体结构，包括：波导，包括盖层，盖层围绕设置在衬底上方的芯层；腔体，延伸到与波导相邻的衬底中；光纤，设置在腔体中；以及隔离空间，延伸到衬底中并设置在波导下方。在一些实施例中，半导体结构还包括：多个孔，延伸穿过与芯层相邻的盖层。在一些实施例中，其中，隔离空间与腔体邻接。在一些实施例中，其中，隔离空间填充有空气。在一些实施例中，其中，隔离空间与盖层相接。在一些实施例中，其中，芯层具有锥形端部，锥形端部的第一宽度变窄为小于第一宽度的第二宽度。在一些实施例中，半导体结构还包括：多个孔，延伸穿过盖层并与隔离空间邻接。在一些实施例中，其中，多个孔填充有空气。
根据本申请的另一个实施例，提供了一种半导体结构，包括：波导，设置在衬底上方，其中，波导包括芯元件，芯元件具有带有第一宽度的主体部分和带有从第一宽度减小到第二宽度的宽度的锥形端部区域；隔离空间，位于波导和衬底之间，其中，隔离空间介于主体部分和衬底之间以及介于锥形端部区域和衬底之间；腔体，与波导的锥形端部区域相邻；以及光纤，设置在腔体中并与芯元件对准。在一些实施例中，其中，与芯元件对准的光纤包括具有相应的中心轴线的对准。在一些实施例中，其中，隔离空间被配置为将波反射到芯元件。在一些实施例中，其中，芯元件具有第一折射率，并且隔离空间具有小于第一折射率的第二折射率。在一些实施例中，其中，波导还包括位于芯元件与隔离空间之间的盖层。在一些实施例中，其中，盖层具有第三折射率，第三折射率小于第一折射率并且大于第二折射率。在一些实施例中，其中，盖层包括延伸到隔离空间的多个孔。
根据本申请的又一个实施例，提供了一种制造半导体结构的方法，包括：在衬底上方形成具有芯层和盖层的波导；在衬底上方形成掩蔽元件，其中，掩蔽元件具有限定腔体的第一开口和限定多个释放孔的多个第二开口；蚀刻第一开口和多个第二开口下方的盖层，以同时形成多个释放孔和腔体的上部；以及蚀刻多个释放孔下方的衬底以形成隔离空间。在一些实施例中，其中，蚀刻衬底还包括蚀刻衬底以延伸腔体的上部，以形成腔体的下部。在一些实施例中，其中，蚀刻盖层是各向异性蚀刻工艺。在一些实施例中，其中，蚀刻衬底是各向同性蚀刻工艺。在一些实施例中，制造半导体结构的方法还包括：在腔体中放置光纤。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
波导，包括盖层，所述盖层围绕设置在衬底上方的芯层；
腔体，延伸到与所述波导相邻的所述衬底中；
光纤，设置在所述腔体中；以及
隔离空间，延伸到所述衬底中并设置在所述波导下方。
2.根据权利要求1所述的半导体结构，还包括：
多个孔，延伸穿过与所述芯层相邻的盖层。
3.根据权利要求1所述的半导体结构，其中，所述隔离空间与所述腔体邻接。
4.根据权利要求1所述的半导体结构，其中，所述隔离空间填充有空气。
5.根据权利要求1所述的半导体结构，其中，所述隔离空间与所述盖层相接。
6.根据权利要求1所述的半导体结构，其中，所述芯层具有锥形端部，所述锥形端部的第一宽度变窄为小于所述第一宽度的第二宽度。
7.根据权利要求1所述的半导体结构，还包括：
多个孔，延伸穿过所述盖层并与所述隔离空间邻接。
8.根据权利要求7所述的半导体结构，其中，所述多个孔填充有空气。
9.一种半导体结构，包括：
波导，设置在衬底上方，其中，所述波导包括芯元件，所述芯元件具有带有第一宽度的主体部分和带有从所述第一宽度减小到第二宽度的宽度的锥形端部区域；
隔离空间，位于所述波导和所述衬底之间，其中，所述隔离空间介于所述主体部分和所述衬底之间以及介于所述锥形端部区域和所述衬底之间；
腔体，与所述波导的锥形端部区域相邻；以及
光纤，设置在所述腔体中并与所述芯元件对准。
10.一种制造半导体结构的方法，包括：
在衬底上方形成具有芯层和盖层的波导；
在所述衬底上方形成掩蔽元件，其中，所述掩蔽元件具有限定腔体的第一开口和限定多个释放孔的多个第二开口；
蚀刻所述第一开口和所述多个第二开口下方的盖层，以同时形成所述多个释放孔和所述腔体的上部；以及
蚀刻所述多个释放孔下方的衬底以形成隔离空间。
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