CN113518159B - 同步读出的大阵列动态视觉传感器及读出方法 - Google Patents

Abstract

本发明涉及仿生CMOS图像传感器领域，为提出应用于仿生CMOS图像传感器的同步读出架构,缓解DVS传感器像素面积大的问题以及采用异步输出时由于引入仲裁机制而造成的事件冲突和延迟的问题。为此，本发明采取的技术方案为：同步读出的大阵列动态视觉传感器及读出方法，首先所有像素同时进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储存于像素内的电容中，然后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出电路计算出相邻帧之间的电压变化量并与触发阈值相比较，最终同步读出2bit的表示光强变化量的编码信息。本发明主要应用于仿生CMOS图像传感器设计制造场合。

Description

同步读出的大阵列动态视觉传感器及读出方法

技术领域

本发明涉及仿生CMOS图像传感器领域，具体涉及同步读出的大阵列动态视觉传感器。

背景技术

近年来，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)图 像传感器发展日益迅猛，在汽车电子、智能制造、工业监控、军事侦察等领域的应用越来越 广泛，但在高分辨率和高帧频的条件下，普通的图像传感器产生巨量数据使得芯片功耗迅速 上升，同时也大幅提高了芯片系统在传输带宽、数据计算能力方面的要求。而动态视觉传感 器(Dynamic Vision Sensor,DVS)通过像素异步感知，仅输出光强的变化量，减少静态冗余 信息，从而大大减少数据量，提高传感器的传输速率，对于捕捉、识别高速物体具有很大的 优势。

然而动态视觉传感器由于需要像素异步感知并输出，因此需要在像素内集成比较器、运 算放大器以及完成地址事件表示功能所需要的逻辑电路，使得DVS的像素难以做到小尺寸； 除此之外，像素的异步输出需要引入仲裁机制。在复杂环境中，可能同时产生大量的触发事 件，仲裁机制会引入输出延迟，甚至使得事件无法有效输出，从而导致图像信息丢失。

发明内容

为克服现有技术的不足，本发明旨在提出应用于仿生CMOS图像传感器的同步读出架构, 缓解DVS传感器像素面积大的问题以及采用异步输出时由于引入仲裁机制而造成的事件冲 突和延迟的问题。为此，本发明采取的技术方案为：同步读出的大阵列动态视觉传感器读出 方法，首先所有像素同时进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储 存于像素内的电容中，然后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出 电路计算出相邻帧之间的电压变化量并与触发阈值相比较，最终同步读出2bit的表示光强变 化量的编码信息。

同步读出的大阵列动态视觉传感器，其像素结构如下：包括一个光电二极管PD、两个源 极跟随器M3和M5、一个像素内电流源M7、六个开关M1,M2,M4,M6,M8,M9、三个电容 C_fd,C1,C2；其中，C_fd为浮空扩散区的寄生电容，M1用于将PD中的电子转移到C_fd，M2用 于对C_fd复位，M6用于选择是否将像素信息缓冲至列总线，M4,M8,M9用于电压信号采样 和存储的开关控制，C1,C2用于储存电压信号；M1～M9均为NMOS器件，M1源极接光电 二极管的阴极、漏极接M3的栅极、栅极接控制信号TX，M2源极接M3的栅极、漏极接电 源、栅极接控制信号Rst，M3源极接M4的源极、漏极接电源、栅极接M1的漏极，M4源极 接M3的源极、漏极接像素内电流源M7的漏极、栅极接控制信号Sample，M5的漏极接电源、 源极接M6的漏极、栅极接M4的漏极，M6的源极接列总线、漏极接电源、栅极接控制信号 SEL，像素内电流源M7的源极接地、漏极接M4的漏极、栅极接控制信号PC，M8的漏极接 M4的漏极、源极接电容C1的一端、栅极接控制信号S1，M9的漏极接M4的漏极、源极接C2的一端、栅极接控制信号S2，C1的一端接M8的源极、另一端接地，C2的一端接M9的 源极、另一端接地；

读出处理电路的结构：包括六个开关S3～S8、四个电容C3～C6、一个运算放大器OPA (Operational Amplifier)、一个比较器以及一个锁存器；其中C3为运放的采样电容，电容C3 大小可编程控制，C4为运放的保持电容，C5和C6为比较器的采样电容。列总线通过串列电 容C3连接到运放的负输入端，运放的正输入端接参考电压V_ref，电容C4和开关S3并联，一 同跨接在运放的负输入端与输出端之间，

为开关S3的控制信号，运放的输出端通过串联电 容C5连接到比较器的一个输入端，开关S4～S6的一端分别接阈值电压V_comp、地电位和2V_comp， 开关S4～S6的另一端连接在一起，共同通过串联电容C6连接到比较器的另一个输入端，复 位开关S7与S8跨接在比较器的输入与输出端，比较器的输出连接到锁存器，V_feature为最终 输出的事件信息，

为控制开关S4～S8的时序，C3，C4，S3和OPA共同组成 一个可编程增益运算放大器PGA(Programmable Gain Amplifier)，完成双采样做差运算，输 出相邻帧之间的电压差，C5,C6,S4～S8以及比较器共同完成电压变化量的判定，生成事件信 息，随后将生成的事件信息暂存在锁存器中。

本发明中像素部分的相关时序：所有像素在每一帧的最开始同时执行全局操作，其中奇 数帧和偶数帧的区别仅在于像素将当前帧的信号分别存储在C1和C2上，其中奇数帧操作的 工作方式为：首先是PC信号置高，将工作电流镜像到像素内电流源M7中，然后Sample信 号置高，M4导通，第一级源随器工作，接着M2断开，M1导通，将PD积累的光生电子转 移到C_fd中，并转化成电压信号，随后S1控制M8导通，该电压信号经过第一级源随器M3后，M3将其输出电压储存在电容C1中，开关M9在奇数帧中一直断开，电容C2保持原有 电压不变，偶数帧的全局操作时序与奇数帧同理，区别仅在于将当前帧的信号储存于C2中， 对于奇数帧而言，当前帧的信号储存在C1中，上一帧即偶数帧的信号储存于C2中；对于偶 数帧而言，当前帧的信号储存在C2中，上一帧即奇数帧的信号储存于C1中。

奇数帧与偶数帧逐行读出期间的读出电路的相关时序：奇数帧与偶数帧的区别仅在于S1 与S2的时序是相反的，奇数帧读出电路的工作方式为：SEL信号置高后行选管M6导通，表 示选中该行像素进行读出处理，在奇数帧中，当前帧的信号储存在C1中，上一帧的信号储 存于C2中，在D1阶段，S1控制M8导通，S2控制M9断开，电容C1上储存的当前帧的电 压信号经过第二级源随器M5和列总线后，被采样到电容C3下极板，

控制S3导通，PGA 处于复位状态，PGA的输出V_o为：

V_o＝V_ref+V_os (1)

其中，V_os为运放的失调电压，

导通，比较器处于复位状态，C6下极板电压为为V_comp，

先于

置低，

先于S1置低；

在D2阶段，该阶段进行两帧之间的光强由暗到亮的判定，判定过程如下：S1控制M8断开，S2控制M9导通，电容C2上储存的上一帧的电压信号经过第二级源随器M5和列总 线后，被采样到电容C3下极板，根据运放负输入节点电荷守恒可以得到PGA的输出V_o：

(V_ref+V_os-V_当前帧)C₃＝(V_ref+V_os-V_上一帧)C₃+(V_ref+V_os-V_o)C₄

V_o＝V_ref+V_os+A(V_当前帧-V_上一帧) (2)

其中，A＝C3/C4，为PGA的增益，根据式(1)式(2)得，电容C5上极板为 A(V_当前帧-V_上一帧)+V_CM，V_CM为比较器共模电压，运放的失调电压V_os通过做差运算消除了，由 于

控制S5导通，电容C6上极板变为-V_comp+V_CM，因此若两帧之间的信号差值 A(V_当前帧-V_上一帧)低于-V_comp，则比较器输出V_feature为低电平，反之为高电平；

在D3阶段，阶段进行两帧之间的光强由亮到暗的判定，判定过程如下：电容C5上极板 保持不变，为A(V_当前帧-V_上一帧)+V_CM，此时

控制S5断开，

控制S6导通，电容C6上 极板变为V_comp+V_CM，因此若两帧之间的信号差值A(V_当前帧-V_上一帧)高于V_comp，则比较器输出V_feature为高电平，反之为低电平，锁存器分别在D2和D3阶段结束前将判定的V_feature码值进 行锁存，随后顺序扫描读出。

本发明的特点及有益效果是：

本发明在保持DVS传感器对光强变化量进行探测的基本工作原理的基础上，将像素内的 比较器、运算放大器以及逻辑处理电路设计成列级读出电路，减少像素内的晶体管数量，有 效降低了像素尺寸，从而可以拓展到高分辨率大阵列的动态视觉传感器。相比于常规DVS的 异步读出方式，本架构采用的同步读出方式可以避免由于引入仲裁机制而导致的事件冲突与 延迟问题，与此同时，基于帧的读出方式与传统图像处理算法相兼容，增大了算法的可选择 性。

附图说明：

图1像素结构示意图。

图2读出电路结构示意图。

图3像素的全局操作时序示意图。

图4逐行读出处理时序示意图。

具体实施方式

本发明提出的架构包括像素和与之配套的读出电路，整体功能如下：首先所有像素同时 进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储存于像素内的电容中，然 后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出电路计算出相邻帧之间的 电压变化量并与触发阈值相比较，最终输出2bit的表示光强变化量的信息。

图1给出了本架构中的像素结构示意图：包括一个光电二极管PD、两个源极跟随器M3 和M5、一个像素内电流源M7、六个开关M1,M2,M4,M6,M8,M9、三个电容C_fd,C1,C2。 其中，C_fd为浮空扩散区的寄生电容，M1用于将PD中的电子转移到C_fd，M2用于对C_fd复位， M6用于选择是否将像素信息缓冲至列总线，M4,M8,M9用于电压信号采样和存储的开关控 制，C1,C2用于储存电压信号。M1～M9均为NMOS器件，M1源极接光电二极管的阴极、 漏极接M3的栅极、栅极接控制信号TX，M2源极接M3的栅极、漏极接电源、栅极接控制 信号Rst，M3源极接M4的源极、漏极接电源、栅极接M1的漏极，M4源极接M3的源极、 漏极接像素内电流源M7的漏极、栅极接控制信号Sample，M5的漏极接电源、源极接M6 的漏极、栅极接M4的漏极，M6的源极接列总线、漏极接电源、栅极接控制信号SEL，像素 内电流源M7的源极接地、漏极接M4的漏极、栅极接控制信号PC，M8的漏极接M4的漏 极、源极接电容C1的一端、栅极接控制信号S1，M9的漏极接M4的漏极、源极接C2的一 端、栅极接控制信号S2，C1的一端接M8的源极、另一端接地，C2的一端接M9的源极、 另一端接地。

所有像素在每一帧的最开始同时执行全局操作，奇数帧和偶数帧的全局操作的时序在图 3给出，其中奇数帧和偶数帧的区别仅在于像素将当前帧的信号分别存储在C1和C2上。下 面以奇数帧为例对全局操作的工作方式进行说明：首先是PC信号置高，将工作电流镜像到 像素内电流源M7中，然后Sample信号置高，M4导通，第一级源随器工作，接着M2断开， M1导通，将PD积累的光生电子转移到C_fd中，并转化成电压信号(对应图1中的虚线a处)，随后S1控制M8导通，该电压信号经过第一级源随器M3后，M3将其输出电压储存在电容 C1中(对应图1中的虚线b处)。开关M9在奇数帧中一直断开，电容C2保持原有电压不变 (即上一帧电压)。偶数帧的全局操作时序与奇数帧同理，区别仅在于将当前帧的信号储存于 C2中。因此，对于奇数帧而言，当前帧的信号储存在C1中，上一帧(偶数帧)的信号储存 于C2中；对于偶数帧而言，当前帧的信号储存在C2中，上一帧(奇数帧)的信号储存于 C1中。

全局操作结束后，PD开始下一个曝光周期，读出电路开始对像素进行逐行处理。本架构 提出的读出处理电路的结构在图2中给出：包括六个开关S3～S8、四个电容C3～C6、一个运 算放大器(Operational Amplifier,OPA)、一个比较器以及一个锁存器。其中C3为运放的采样 电容(电容大小可编程控制)，C4为运放的保持电容，C5和C6为比较器的采样电容。列总 线通过串列电容C3连接到运放的负输入端，运放的正输入端接参考电压V_ref，电容C4和开 关S3并联，一同跨接在运放的负输入端与输出端之间，

为开关S3的控制信号，运放的输 出端通过串联电容C5连接到比较器的一个输入端，开关S4～S6的一端分别接阈值电压V_comp、 地电位和2V_comp，开关S4～S6的另一端连接在一起，共同通过串联电容C6连接到比较器的 另一个输入端，复位开关S7与S8跨接在比较器的输入与输出端，比较器的输出连接到锁存 器，V_feature为最终输出的事件信息，

为控制开关S4～S8的时序。C3，C4，S3 和OPA共同组成一个可编程增益运算放大器(Programmable Gain Amplifier,PGA)，可完成双 采样做差运算，输出相邻帧之间的电压差。C5,C6,S4～S8以及比较器共同完成电压变化量的 判定，生成事件信息，随后将生成的事件信息暂存在锁存器中。

奇数帧与偶数帧逐行读出期间的读出电路的相关时序在图4中给出，奇数帧与偶数帧的 区别仅在于S1与S2的时序是相反的，下面以奇数帧为例对读出电路的工作方式进行说明： SEL信号置高后行选管M6导通，表示选中该行像素进行读出处理。根据上文的分析，在奇 数帧中，当前帧的信号储存在C1中，上一帧(偶数帧)的信号储存于C2中。在图4中的 D1阶段，S1控制M8导通，S2控制M9断开，电容C1上储存的当前帧的电压信号经过第二 级源随器M5和列总线后，被采样到电容C3下极板(图2中C3左端)，

控制S3导通，PGA 处于复位状态，PGA的输出V_o(即a点电压)为：

V_o＝V_ref+V_os (1)

其中，V_os为运放的失调电压。

导通，比较器处于复位状态，C6下极板电压为(d点)为V_comp，

先于

置低，

先于S1置低。

在图4中的D2阶段，该阶段进行两帧之间的光强由暗到亮的判定，判定过程如下：S1 控制M8断开，S2控制M9导通，电容C2上储存的上一帧的电压信号经过第二级源随器M5和列总线后，被采样到电容C3下极板(图2中C3左端)，根据运放负输入节点电荷守恒可 以得到PGA的输出V_o(即a点电压)：

(V_ref+V_os-V_当前帧)C₃＝(V_ref+V_os-V_上一帧)C₃+(V_ref+V_os-V_o)C₄

V_o＝V_ref+V_os+A(V_当前帧-V_上一帧) (2)

其中，A＝C3/C4，为PGA的增益。根据式(1)式(2)可得，电容C5上极板(b点电 压)为A(V_当前帧-V_上一帧)+V_CM，V_CM为比较器共模电压，运放的失调电压V_os通过做差运算消除 了。由于

控制S5导通，电容C6上极板(c点电压)变为-V_comp+V_CM，因此若两帧之间 的信号差值A(V_当前帧-V_上一帧)低于-V_comp，则比较器输出V_feature为低电平，反之为高电平。

在图4中的D3阶段，该阶段进行两帧之间的光强由亮到暗的判定，判定过程如下：电 容C5上极板(b点电压)保持不变，为A(V_当前帧-V_上一帧)+V_CM，此时

控制S5断开，

控制S6导通，电容C6上极板(c点电压)变为V_comp+V_CM，因此若两帧之间的信号差值 A(V_当前帧-V_上一帧)高于V_comp，则比较器输出V_feature为高电平，反之为低电平。锁存器分别在 D2和D3阶段结束前将判定的V_feature码值进行锁存，随后顺序扫描读出。

表1 2bit数据

码值	事件	说明
			11	OFF	光强由亮变暗
10	无事件	光强近似不变
			00	ON	光强由暗变亮

采用所发明的架构构成1280*720的像素阵列，像素尺寸≤9um×9um，行选通电路每次 选中一行，将该行的信号通过列并行总线一次传输到列级读出电路中。行处理时间为5.5us， 整个DVS传感器的帧频约为240fps。考虑到图2中的运放的输出摆幅，将V_ref设置为1.65V (电源电压为3.3V)，判定阈值电压V_comp设置为可编程控制。通过与阈值电压相比较，检测 光强的变化量，如果相邻帧之间的光强变化为由亮变暗，则触发OFF事件，输出11；如果相 邻帧之间的光强变化为由暗变亮，则触发ON事件，输出00；如果相邻帧之间的光强变化近 似不变(绝对值小于阈值电压)，则输出10。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉 本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在 本发明的保护范围之内。

Claims (4)

1.一种同步读出的大阵列动态视觉传感器读出方法，其特征是，首先所有像素同时进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储存于像素内的电容中，然后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出电路计算出相邻帧之间的电压变化量并与触发阈值相比较，最终同步读出2bit的表示光强变化量的编码信息；

像素结构如下：包括一个光电二极管PD、两个源极跟随器M3和M5、一个像素内电流源M7、六个开关M1,M2,M4,M6,M8,M9、三个电容C_fd,C1,C2；其中，C_fd为浮空扩散区的寄生电容，M1用于将PD中的电子转移到C_fd，M2用于对C_fd复位，M6用于选择是否将像素信息缓冲至列总线，M4,M8,M9用于电压信号采样和存储的开关控制，C1,C2用于储存电压信号；M1～M9均为NMOS器件，M1源极接光电二极管的阴极、漏极接M3的栅极、栅极接控制信号TX，M2源极接M3的栅极、漏极接电源、栅极接控制信号Rst，M3源极接M4的源极、漏极接电源、栅极接M1的漏极，M4源极接M3的源极、漏极接像素内电流源M7的漏极、栅极接控制信号Sample，M5的漏极接电源、源极接M6的漏极、栅极接M4的漏极，M6的源极接列总线、漏极接电源、栅极接控制信号SEL，像素内电流源M7的源极接地、漏极接M4的漏极、栅极接控制信号PC，M8的漏极接M4的漏极、源极接电容C1的一端、栅极接控制信号S1，M9的漏极接M4的漏极、源极接C2的一端、栅极接控制信号S2，C1的一端接M8的源极、另一端接地，C2的一端接M9的源极、另一端接地；

读出处理电路的结构：包括六个开关S3～S8、四个电容C3～C6、一个运算放大器OPA(Operational Amplifier)、一个比较器以及一个锁存器；其中C3为运放的采样电容，电容C3大小可编程控制，C4为运放的保持电容，C5和C6为比较器的采样电容，列总线通过串列电容C3连接到运放的负输入端，运放的正输入端接参考电压V_ref，电容C4和开关S3并联，一同跨接在运放的负输入端与输出端之间，

为开关S3的控制信号，运放的输出端通过串联电容C5连接到比较器的一个输入端，开关S4～S6的一端分别接阈值电压V_comp、地电位和2V_comp，开关S4～S6的另一端连接在一起，共同通过串联电容C6连接到比较器的另一个输入端，复位开关S7与S8跨接在比较器的输入与输出端，比较器的输出连接到锁存器，V_feature为最终输出的事件信息，

为控制开关S4～S8的时序，C3，C4，S3和OPA共同组成一个可编程增益运算放大器PGA(Programmable Gain Amplifier)，完成双采样做差运算，输出相邻帧之间的电压差，C5,C6,S4～S8以及比较器共同完成电压变化量的判定，生成事件信息，随后将生成的事件信息暂存在锁存器中；

工作时序如下：首先所有像素同时进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储存于像素内的电容中，然后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出电路计算出相邻帧之间的电压变化量并与触发阈值相比较，最终输出2bit的表示光强变化量的信息。

2.一种同步读出的大阵列动态视觉传感器，其特征是，像素结构如下：包括一个光电二极管PD、两个源极跟随器M3和M5、一个像素内电流源M7、六个开关M1,M2,M4,M6,M8,M9、三个电容C_fd,C1,C2；其中，C_fd为浮空扩散区的寄生电容，M1用于将PD中的电子转移到C_fd，M2用于对C_fd复位，M6用于选择是否将像素信息缓冲至列总线，M4,M8,M9用于电压信号采样和存储的开关控制，C1,C2用于储存电压信号；M1～M9均为NMOS器件，M1源极接光电二极管的阴极、漏极接M3的栅极、栅极接控制信号TX，M2源极接M3的栅极、漏极接电源、栅极接控制信号Rst，M3源极接M4的源极、漏极接电源、栅极接M1的漏极，M4源极接M3的源极、漏极接像素内电流源M7的漏极、栅极接控制信号Sample，M5的漏极接电源、源极接M6的漏极、栅极接M4的漏极，M6的源极接列总线、漏极接电源、栅极接控制信号SEL，像素内电流源M7的源极接地、漏极接M4的漏极、栅极接控制信号PC，M8的漏极接M4的漏极、源极接电容C1的一端、栅极接控制信号S1，M9的漏极接M4的漏极、源极接C2的一端、栅极接控制信号S2，C1的一端接M8的源极、另一端接地，C2的一端接M9的源极、另一端接地；

读出处理电路的结构：包括六个开关S3～S8、四个电容C3～C6、一个运算放大器OPA(Operational Amplifier)、一个比较器以及一个锁存器；其中C3为运放的采样电容，电容C3大小可编程控制，C4为运放的保持电容，C5和C6为比较器的采样电容，列总线通过串列电容C3连接到运放的负输入端，运放的正输入端接参考电压V_ref，电容C4和开关S3并联，一同跨接在运放的负输入端与输出端之间，

为开关S3的控制信号，运放的输出端通过串联电容C5连接到比较器的一个输入端，开关S4～S6的一端分别接阈值电压V_comp、地电位和2V_comp，开关S4～S6的另一端连接在一起，共同通过串联电容C6连接到比较器的另一个输入端，复位开关S7与S8跨接在比较器的输入与输出端，比较器的输出连接到锁存器，V_feature为最终输出的事件信息，

为控制开关S4～S8的时序，C3，C4，S3和OPA共同组成一个可编程增益运算放大器PGA(Programmable Gain Amplifier)，完成双采样做差运算，输出相邻帧之间的电压差，C5,C6,S4～S8以及比较器共同完成电压变化量的判定，生成事件信息，随后将生成的事件信息暂存在锁存器中；

工作时序如下：首先所有像素同时进行曝光，曝光结束后，将当前帧的光强信号转化为电压信号并储存于像素内的电容中，然后将储存的电压信号通过列总线逐行传输至列级读出电路，由读出电路计算出相邻帧之间的电压变化量并与触发阈值相比较，最终输出2bit的表示光强变化量的信息。

3.如权利要求2所述的同步读出的大阵列动态视觉传感器，其特征是，像素部分的相关时序：所有像素在每一帧的最开始同时执行全局操作，其中奇数帧和偶数帧的区别仅在于像素将当前帧的信号分别存储在C1和C2上，其中奇数帧操作的工作方式为：首先是PC信号置高，将工作电流镜像到像素内电流源M7中，然后Sample信号置高，M4导通，第一级源随器工作，接着M2断开，M1导通，将PD积累的光生电子转移到C_fd中，并转化成电压信号，随后S1控制M8导通，该电压信号经过第一级源随器M3后，M3将其输出电压储存在电容C1中，开关M9在奇数帧中一直断开，电容C2保持原有电压不变，偶数帧的全局操作时序与奇数帧同理，区别仅在于将当前帧的信号储存于C2中，对于奇数帧而言，当前帧的信号储存在C1中，上一帧即偶数帧的信号储存于C2中；对于偶数帧而言，当前帧的信号储存在C2中，上一帧即奇数帧的信号储存于C1中。

4.如权利要求2所述的同步读出的大阵列动态视觉传感器，其特征是，奇数帧与偶数帧逐行读出期间的读出电路的相关时序：奇数帧与偶数帧的区别仅在于S1与S2的时序是相反的，奇数帧读出电路的工作方式为：SEL信号置高后行选管M6导通，表示选中该行像素进行读出处理，在奇数帧中，当前帧的信号储存在C1中，上一帧的信号储存于C2中，在D1阶段，S1控制M8导通，S2控制M9断开，电容C1上储存的当前帧的电压信号经过第二级源随器M5和列总线后，被采样到电容C3下极板，

控制S3导通，PGA处于复位状态，PGA的输出V_o为：

V_o＝V_ref+V_os (1)

其中，V_os为运放的失调电压，

导通，比较器处于复位状态，C6下极板电压为为V_comp，

先于

置低，

先于S1置低；

在D2阶段，该阶段进行两帧之间的光强由暗到亮的判定，判定过程如下：S1控制M8断开，S2控制M9导通，电容C2上储存的上一帧的电压信号经过第二级源随器M5和列总线后，被采样到电容C3下极板，根据运放负输入节点电荷守恒可以得到PGA的输出V_o：

(V_ref+V_os-V_当前帧)C₃＝(V_ref+V_os-V_上一帧)C₃+(V_ref+V_os-V_o)C₄

V_o＝V_ref+V_os+A(V_当前帧-V_上一帧) (2)

其中，A＝C3/C4，为PGA的增益，根据式(1)式(2)得，电容C5上极板为A(V_当前帧-V_上一帧)+V_CM，V_CM为比较器共模电压，运放的失调电压V_os通过做差运算消除了，由于

控制S5导通，电容C6上极板变为-V_comp+V_CM，因此若两帧之间的信号差值A(V_当前帧-V_上一帧)低于-V_comp，则比较器输出V_feature为低电平，反之为高电平；

在D3阶段，阶段进行两帧之间的光强由亮到暗的判定，判定过程如下：电容C5上极板保持不变，为A(V_当前帧-V_上一帧)+V_CM，此时

控制S5断开，

控制S6导通，电容C6上极板变为V_comp+V_CM，因此若两帧之间的信号差值A(V_当前帧-V_上一帧)高于V_comp，则比较器输出V_feature为高电平，反之为低电平，锁存器分别在D2和D3阶段结束前将判定的V_feature码值进行锁存，随后顺序扫描读出。

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