CN113475059A - 读出电路、读出级、图像传感器、电子设备和用于读出图像传感器的方法 - Google Patents

Abstract

一种用于具有像素阵列的图像传感器的读出电路包括用于连接到组总线的组输入和用于连接到ADC的输入的信号输出，所述像素阵列具有带有连接到所述组总线的多个像素的至少一个像素组，尤其是像素列。所述读出电路还包括用于接收第一和第二参考电压的第一和第二参考端子。采样库包括并联连接在所述组输入与所述采样库的输出之间的至少两个采样保持元件，并且还包括并联连接到所述采样保持元件的旁路开关。电荷存储器连接在所述采样库的输出与所述信号输出之间。第一电荷开关连接在所述第一参考端子与所述信号输出之间，并且第二电荷开关连接在所述第二参考端子与所述采样库的输出之间。

Description

读出电路、读出级、图像传感器、电子设备和用于读出图像传 感器的方法

本公开涉及一种读出电路、一种具有这种读出电路的读出级、一种具有这种读出电路的图像传感器、一种具有包括这种图像传感器的相机系统的电子设备以及一种用于读出图像传感器的方法。

图像传感器(例如，CMOS图像传感器(CIS))通常包括单元元件(称为像素)的阵列。像素阵列在曝光期间暴露于辐射，并随后从阵列读取每个像素的信号值。

在图像传感器中，在图像中像素和读出电路通常引入随机噪声，这是图像采集不期望的副产品。例如，在典型的CIS中，读出发生在两个阶段期间。这两个读出阶段对应于通常称为“复位”电平和实际“信号”电平的两个不同的信号电平。通过这两个信号电平相减，能够消除它们之间的任何共模噪声以及一些低频噪声(1/f噪声)。这被称为相关双采样(CDS)。对于低噪声图像采集，CDS被广泛使用。

随后，使用模拟-数字转换器(ADC)将这两个信号电平进行转换。基于斜坡的ADC广泛用在CIS中。在这种ADC架构中，信号电平和线性斜坡信号施加到比较器，并且计数器在转换阶段开始时开始计数。在这两个信号的交汇点处比较器触发，并且计数器的值被锁存到存储器中。输入信号的电压范围越大，转换所需的时间就越长。在传统的图像传感器中，例如由于像素晶体管的变化，复位电平能够出现很大的变化。复位电平中的较大变化将需要更长的斜坡阶段来转换复位电平。这将增加ADC的转换时间并降低图像传感器的帧率。在传统图像传感器中，许多可编程增益放大器(PGA)用在读出路径中。PGA进行包括CDS和准确限定像素的“复位”电平的几个功能。PGA在像素布局中需要大量空间并增加功耗。

要实现的一个目的是提供一种改进的信号处理概念以用于读出具有改进性能的图像传感器的像素阵列。

该目的通过独立权利要求的主题来实现。在从属权利要求中定义了改进的信号处理概念的实施例和改进方案。

像素阵列可以具有组织在具有一个或更多个像素组(例如像素列)的结构中的大量像素，以形成线性图像传感器或二维图像传感器。能够通过逐列、逐行或根据其他标准进行分组以例如形成子阵列。例如，每个像素包括光电二极管和耦合到该光电二极管的像素缓冲器(例如源极跟随器)。在像素的各种实施方式中，在像素缓冲器的输入处存在所谓的浮动扩散。在光电二极管与像素缓冲器之间可以或不可以具有传输栅极。像素缓冲器的输出通常对应于相应像素的输出。

因此，像素阵列包括具有连接到组总线或列总线的多个像素的至少一个像素组(例如像素列)，读出电路能够连接到该组总线或列总线。

改进的信号处理概念基于的思想是，对于图像传感器的每个像素组，在相应的读出电路中提供具有两个或更多个采样保持元件的采样结构，该读出电路允许对像素组(例如像素列)的像素进行流水线读出和采样。采样结构还包括连接采样结构的输入与输出的旁路开关。这样，从像素组接收的信号能够直接传输到连接在采样结构的输出与信号输出之间的电荷存储器，该信号输出可连接到模拟-数字转换器(ADC)的输入。此外，电荷存储器的端子连接到相应的参考端子，以能够向该参考端子提供相应的参考电压。例如，这允许与旁路开关一起向ADC提供限定的复位电平，这反过来能够降低对像素中晶体管变化的敏感性并且还能够减少ADC的转换时间。此外，可以降低对像素中其他变化(诸如参考电压，其例如用作复位电平)的敏感性。

相同的读出结构能够用于多组或多列像素阵列的每个像素组(例如像素列)。在这种配置中，用于提供一个或两个相应的参考电压的相应的单个电压缓冲器对于整个像素阵列可能是足够的，使得能够减少面积和功耗。

在根据改进的信号处理概念的一个实施例中，提出了一种用于具有像素阵列的图像传感器的读出电路，该像素阵列包括具有连接到组总线或列总线的多个像素的至少一个像素组(例如像素列)。读出电路包括用于连接到组总线或列总线的组输入或列输入和用于连接到模拟-数字转换器(ADC)的输入的信号输出。读出电路还包括用于接收第一参考电压的第一参考端子和用于接收第二参考电压的第二参考端子。读出电路的采样库包括耦合在列输入与采样库输出之间的第一采样保持元件和至少第二采样保持元件。采样库还包括连接在采样库的列输入与输出之间的旁路开关，例如该旁路开关并联到第一采样保持元件和至少第二采样保持元件。电荷存储器连接在采样库的输出与信号输出之间。第一电荷开关连接在第一参考端子与信号输出之间，并且第二电荷开关连接在第二参考端子与采样库的输出之间。

采样库中采样保持元件的结构允许对像素组的像素的相应的电压电平进行流水线采样和读出。此外，旁路开关与电荷存储器和参考电压一起允许在信号输出处提供限定的信号电平，尤其是限定的复位电平。此外，由于电荷存储器的两个端子能够利用相应的参考电压进行单独充电，因此能够当读出像素的信号电平时建立限定条件。

由于在读出电路中不需要有源电路部件，尤其是不需要放大器，因此在读出过程期间没有引入噪声。读出电路的结构允许对分别经由组总线和组输入从像素收到的相应的信号电平进行受控采样和读出，并进一步允许确保在信号输出处提供明确限定的信号电平，以用于利用ADC进行处理。

例如，读出电路配置为，在采样阶段(可以是第一采样阶段)期间，采用第一采样保持元件和至少第二采样保持元件对在组输入处从至少一个像素组的像素之一接收到的，例如连续接收到的复位电平电压和信号电平电压进行采样。能够任意选择是先采样复位电平还是先采样信号电平。

读出电路还配置为在校准阶段期间闭合旁路开关并采用第一电荷开关将信号输出连接到第一参考端子。例如，这允许以对应于第一参考电压与从像素提供的电压电平之间的差值的电压来对电荷存储器进行充电。例如，在校准阶段期间，复位电平电压从组输入处的像素提供，并因此分别提供给采样库的输出和连接的电荷存储器。

读出电路还配置为，在读出阶段(可以是第一读出阶段)期间，从第一采样保持元件和至少第二采样保持元件读出，例如连续读出所采样的复位电平电压和所采样的信号电平电压。读出所采样的电压的顺序能够任意选择，并且能够与在采样阶段期间对电压电平进行采样的顺序不同。因此，能够实现灵活的流水线操作。此外，由于与校准阶段的充电相结合，能够分别提高读出电压和提供在信号输出处的电压的准确性。

例如，读出电路可以配置为，在第一读出阶段期间，在读出所采样的复位电平电压之前和读出所采样的信号电平电压之前，在预定时间内采用第二电荷开关将采样库的输出连接到第二参考端子。例如，在每个单个读出过程之前进行连接。因此，相应的采样保持元件的存储元件与采样库下游的电荷存储器之间的电荷分配以限定条件开始，从而进一步提高了读出信号的准确性。

如果像素组组织成像素列，则这种像素列的像素通常组织成多个行，使得像素阵列由至少一个像素列和多个行形成。

如果采样库包括两个采样保持元件(如上述示例所包括的采样保持元件)，则能够对单行像素的复位电平和信号电平进行流水线操作。然而，如果在采样库中提供第三采样保持元件和第四采样保持元件，则两行的流水线操作是可行的。流水线也适用于其他形式的像素组，这对本领域技术人员来说应当是显而易见的。

例如，采样库还包括并联连接到第一和第二采样保持元件的第三采样保持元件和第四采样保持元件。因此，在能够利用四个采样保持元件中的两个来采样一行的复位电平和信号电平的同时，能够从其他两个采样保持元件读出先前存储的电压电平。

例如，在这种配置中，读出电路可以进一步配置为在至少部分地与第一采样阶段重叠的第二读出阶段期间，从第三采样保持元件和第四个采样保持元件读出，例如连续读出先前所采样的复位电平电压和先前所采样的信号电平电压。应当注意的是，第一采样阶段的采样过程与第二读出阶段的读出过程不需要精确同步。

读出电路进一步配置为在至少部分地与第一读出阶段重叠的第二采样阶段期间，使用第三采样保持元件和第四采样保持元件对在列输入处从至少一个像素组的像素中的另外一个接收到的，例如连续接收到的另外的复位电平电压和另外的信号电平电压进行采样。例如，与在第一采样阶段期间所采样的像素相比，像素阵列的像素中的另外一个与该组的不同行相关联。

电荷开关和旁路开关的读出、采样和控制是借助于相应的控制信号来进行的，这对本领域技术人员来说应当是显而易见的。这种控制信号能够由相应的控制电路生成，该控制电路可以是读出电路的一部分，或者可以在读出电路的外部并例如是与像素阵列的不同像素组相关联的几个读出电路共有的。

在各种实施例中，第一采样保持元件和至少第二采样保持元件彼此并联连接并且并联连接到采样库的组输入与输出之间的旁路开关。此外，如果选择具有第三和第四采样保持元件的实施方式，则它们能够各自并联连接到第一和第二采样保持元件，从而并联连接到旁路开关。

在替换的实施例中，第一采样保持元件和至少第二采样保持元件形成在采样库的组输入与输出之间并联连接到旁路开关的级联。此外，如果选择具有第三和第四采样保持元件的实施方式，则它们可以形成另一个级联，该级联在采样库的组输入与输出之间并联连接到第一和第二采样保持元件的级联，从而并联连接到旁路开关。

虽然上文已经描述了单个像素组(例如像素列)的读出电路的几种实施方式，但改进的信号处理概念还能够在用于具有像素阵列的图像传感器的读出级中实施，该像素阵列具有至少两个像素组(例如像素列)，其中具有多个像素的每个像素组连接到该像素组的相应地相关联的组总线。例如，对于每个像素组，读出级包括相关联的根据上述实施方式之一的读出电路，该读出电路具有其组输入，该组输入连接到相关联的组总线。例如，这种读出级还可以包括一个或两个电压缓冲器，以用于连接到每个读出电路的相应的参考端子。

例如，读出级包括用于提供第一参考电压的第一电压缓冲器，其中，第一电压缓冲器的输出连接到每个读出电路的相应的第一参考端子。此外，或者作为替选方案，读出级还可以包括用于提供第二参考电压的第二电压缓冲器，其中，第二电压缓冲器的输出连接到每个读出电路的相应的第二参考端子。

因此，如上所述，对于具有多个读出电路的整个读出级仅提供一个或两个电压缓冲器。这减少了整个电路的面积和功耗。

例如，如果仅提供一个电压缓冲器，则该电压缓冲器能够连接到读出电路的第一参考端子和第二参考端子，使得在两个端子处都存在相同的参考电压。在读出电路的信号输出处的相应的信号电平的受控提供仍然是可行的。如果提供具有两个不同参考电压的两个缓冲器，则能够更灵活地调整相应的电压电平。

虽然如前面所述仅提供一个或两个电压缓冲器可能是足够的，但不排除读出级包括更多数量的电压缓冲器，每个电压缓冲器一起向几个读出电路提供相应的参考电压。在具有高图像传感器分辨率的情况下，导致了大量像素组(例如像素列)，仍然能够形成像素组和相关联的读出电路的大组，每个组被提供有相应的电压缓冲器。与每个像素组具有缓冲器结构或放大器结构相比，面积和消耗仍然减少。

改进的信号处理概念还提出了一种包括具有至少两个像素组(例如像素列)的像素阵列的图像传感器，每个像素组具有连接到该像素组的相应相关联的组总线的多个像素，并且对于每个像素组，还包括相关联的根据上述实施方式之一并具有连接到相关联组总线的其组输入的读出电路。

图像传感器还可以包括如前面结合读出级的实施方式所述的第一电压缓冲器和/或第二电压缓冲器。换句话说，图像传感器可以包括根据上述实施方式之一的像素阵列和读出级。

在各种实施方式中，对于每个读出电路，图像传感器还可以包括连接到该读出电路的相应信号输出的相关联的ADC(例如基于斜坡的ADC)。因此，这种ADC也能够被称为“组ADC”或“列ADC”。

例如，根据上述实施方式之一的图像传感器能够用在各种电子设备的相机系统中。

这种电子设备可以包括智能手机、平板电脑、便携式电脑等，但也可以是更大的设备，例如个人电脑和/或其显示器。电子设备还包括照相机或摄像机以及智能手表和其他可穿戴设备。合适的电子设备还可以是用于机器视觉、医学成像或汽车成像的设备。

在改进的信号处理概念的另一方面，提出了一种用于读出具有像素阵列和读出电路的图像传感器的方法。像素阵列包括具有连接到组总线的多个像素的至少一个像素组(例如像素列)，并且读出电路包括采样库，该采样库包括耦合在组输入与采样库的输出之间的第一采样保持元件和至少第二采样保持元件。读出电路还包括连接在组输入与采样库的输出之间的旁路开关，以及连接在采样库的输出与信号输出之间的电荷存储器。例如，该方法能够用根据上述实施方式之一的读出电路来进行。

方法包括在一采样阶段(可以是第一采样阶段)期间，使用第一采样保持元件和至少第二采样保持元件对在组总线处从至少一个像素组的像素之一接收到的，例如连续接收到的复位电平电压和信号电平电压进行采样。方法还包括在校准阶段，闭合旁路开关并向信号输出提供参考电压。方法还包括在一读出阶段(可以是第一读出阶段)期间，从第一采样保持元件和至少第二采样保持元件读出，例如连续读出所采样的复位电平电压和所采样的信号电平电压。如前面对读出电路的描述，采样和读取信号电平电压和复位电平电压的顺序能够任意选择。由于并联连接的采样保持元件，例如并不旨在进行并行采样和读出。

在一些实施方式中，方法还包括，在第一读出阶段期间，在读出所采样的复位电平电压之前和读出所采样的信号电平电压之前(例如在每次读出过程之前)，在预定时间内向采样库的输出提供所述参考电压或另外的参考电压。限定的参考电压提高了读出过程的精度。

在方法的另外一个实施方式中，在校准阶段期间，通过闭合旁路开关向采样库的输出提供复位电平电压。因此，复位电平电压是直接提供的，而不需要利用采样保持元件进行中间采样和读出。

在一些实施方式中，方法旨在用于一种配置，其中采样库还包括并联连接到第一和第二采样保持元件的第三采样保持元件和第四采样保持元件。在这种配置中，方法还包括在与第一采样阶段至少部分地重叠的第二读出阶段期间，从第三采样保持元件和第四个采样保持元件读出，例如连续读出先前所采样的复位电平电压和先前所采样的信号电平电压。此外，在与所述第一读出阶段至少部分地重叠的第二采样阶段期间，方法包括使用第三和第四采样保持元件对从至少一个像素组的所述像素中的另外一个的组总线处收到的，例如连续收到的另外的复位电平电压和另外的信号电平电压进行采样。因此，能够同时或以流水线方式处理来自像素组的两个不同行的信号，使得对一行像素的电压电平进行采样，并且对先前已采样的另一行像素的电压电平进行读出。

在方法的各种实施方式中，读出包括由从采样保持元件中的相应一个读出的相应电压产生的信号输出处的相应值的模拟-数字转换。在这方面应当注意的是，存储在采样保持元件上的电压电平不必是直接转换的，而是相应地在连接在采样库与信号输出之间的电荷存储器的电荷和电压的影响下转换的。

根据改进的信号处理概念，从上文对读出电路、读出级和图像传感器描述的各种实施例中，方法的另外的实施例对于本领域技术人员来说变得显而易见。

下面将参考附图针对几个实施例更详细地描述改进的信号处理概念。相同的附图标记表示具有相同功能的信号、元件或部件。就信号、元件或部件而言，只要在功能上彼此对应，则在以下各图中将不再重复对其的描述。

在附图中：

图1示出了根据改进的信号处理概念的具有读出电路的图像传感器的示例性细节；

图2A和2B示出了采样库的示例性实施方式；

图3A和3B示出了采样库的另外的示例性实施方式；

图4A示出了四晶体管像素的一个示例性实施方式；

图4B示出了三晶体管像素的一个示例性实施方式；

图5示出了ADC的一个示例性符号表示；

图6示出了在读出电路中控制信号的一个示例性信号图；

图7示出了在读出电路中控制信号的另一个示例性信号图；以及

图8示出了图像传感器的一个示例性实施方式。

图像传感器(例如，CMOS图像传感器(CIS))通常包括像素阵列，该像素阵列具有组织在一个或更多个像素组(例如像素列)中的大量像素，每个像素组具有多个像素。像素阵列在曝光期间暴露于辐射，并且随后从像素阵列读取每个像素的信号值。

图1示出了图像传感器，尤其是具有连接到组总线或列总线CB1的多个像素PXL1、PXL2、PXL3、...、PXLN的像素列形式的一个像素组的以及具有连接到列总线CB1的组输入或列输入CI1和连接到ADC即CADC1的信号输出ADCOUT的读出电路RO1的示例性细节。读出电路RO1包括采样库BSH1，该采样库在其输入侧连接到列输入CI1并在其输出侧连接到电荷存储器C0。电荷存储器C0可以被实施为电容器并且可以被称为前馈电容器。

在下文中，术语“列”将用作(像素的)“组”的一个示例性实施方式。因此，术语像素组和像素列、术语组总线和列总线、以及术语组输入和列输入可以被理解为是可互换的，因为“组”是“列”的概括。

电荷存储器C0的第一端子连接到采样库BSH1的输出，而电荷存储器C0的第二端子连接到信号输出ADCOUT1。此外，第一电荷开关SPC1将信号输出ADCOUT1连接到第一参考端子VTREF1，并且第二电荷开关SPC0将采样库BSH1的输出连接到第二参考端子VTREF0。能够提供相应的电压缓冲器BUF1、BUF0，其分别向第一参考端子VTREF1和第二参考端子VTREF0提供第一参考电压VREF1和第二参考电压VREF0。

为简单起见，电压缓冲器BUF1、BUF0示出为单位增益缓冲放大器。然而，也能够从其他电路实施方式中将参考电压VREF1、VREF0提供给相应的参考端子VTREF1、VTREF0。

然而，缓冲器元件BUF1、BUF0可以仅提供一次或至少仅提供有限数量的实际表示，使得用于多个读出电路的参考电压由相同的缓冲器元件提供。

采样库BSH1包括第一采样保持元件SH0和由虚线框表示的至少一个另外的采样保持元件。此外，旁路开关BS并联连接到采样保持元件，即在组输入CI1与采样库BSH1的输出之间。图1的图示代表了单个像素列的一个实施方式。虽然线性图像传感器可以只具有该单个像素列，但二维图像传感器通常具有并行处理的多个像素列。因此，在这种具有多个像素列的图像传感器中，能够为每个像素列或任何其他种类的像素组提供类似图1所示的读出电路RO1的读出电路。此外，还可以为每个像素列提供专用ADC，该专用ADC连接到与该像素列相关联的读出电路的相应的信号输出。

现在参考图2A和图2B，分别示出了将在图1的读出电路RO1中使用的采样库的示例性实施方式。根据图2A的实施方式包括两个采样保持元件SH0和SH1，每个采样保持元件包括采样电容器SC0、SC1、将采样电容器SC0、SC1连接到采样库的输入的采样开关SMS0、SMS1，以及将采样电容器SC0、SC1连接到采样库的输出的相应的读出开关RES0、RES1。第一采样保持元件SH0和第二采样保持元件SH1并联连接在采样库的输入与输出之间。此外，旁路开关BS并联连接到两个采样保持元件SH0、SH1。

具有两个采样保持元件的采样库允许对两个电压电平(例如由像素之一提供的复位电平电压和信号电平电压)进行流水线处理。旁路开关BS允许向采样库的输出直接提供存在于采样库输入侧处的电压电平，而无需中间存储。这将在后面更详细地说明。

现在参考图2B，图2A的结构进一步配备有第三采样保持元件SH2和第四采样保持元件SH3，通常这些采样保持元件各自具有与前两个采样保持元件SH0、SH1相同的结构。第三采样保持元件SH2和第四采样保持元件SH3也并联连接到采样保持元件SH0、SH1。因此，它们特征在于采样电容器SC2、SC3、采样开关SMS2、SMS3和读出开关RES2、RES3。

两个附加的采样保持元件SH2、SH3允许对四个电压电平(例如一列的两个不同行的像素的复位电平电压和信号电平电压)进行流水线处理。

提供附加的采样保持元件将进一步增加能够被流水线处理的信号数量，这对本领域技术人员来说应当是显而易见的。

分别作为图2A和图2B的实施方式的替代实施方式，图3A和3B示出了两个采样保持元件SH0、SH1与两个采样电容器SC0、SC1和相关联的采样开关SMS0、SMS1形成级联的实施方式。级联共享公共读出开关RES0/1。如在图2A和图2B的示例中，旁路开关BS并联连接到两个采样保持元件SH0、SH1，即级联。

此外，在图3B的示例中，图3A的结构进一步配备有第三采样保持元件SH2和第四采样保持元件SH3，通常这些采样保持元件具有与前两个采样保持元件SH0、SH1相同的结构。尤其是，第三采样保持元件SH2和第四采样保持元件SH3与两个采样电容器SC2、SC3和相关联的采样开关SMS2、SMS3形成共享公共读出开关RES2/3的另一个级联。

具有两个采样保持元件的图3A的采样库也允许对两个电压电平(例如由像素之一提供的复位电平电压和信号电平电压)进行流水线处理。如上所述，旁路开关BS允许向采样库的输出直接提供存在于采样库输入侧的电压电平，而无需中间存储。

图3B的两个附加的采样保持元件SH2、SH3允许对四个电压电平(例如一列的两个不同行的像素的复位电平电压和信号电平电压)进行流水线处理。

现在参考图4A和图4B，示出了像素的非限制性示例性实施方式。每个像素包括耦合到源极跟随器SF的输入的光电二极管PD，该源极跟随器经由由选择信号SEL控制的相应的选择晶体管来连接在像素供电电压VDDPIX与像素的输出之间。此外，源极跟随器SF的输入借助于由复位信号RST控制的复位晶体管来连接到像素供电电压VDDPIX。

在图4A的像素中，在光电二极管与源极跟随器SF之间存在由传输信号TX控制的传输栅极，而在图4B的像素实施方式中，光电二极管PD直接连接到源极跟随器SF。由于像素中晶体管的数量，图4A的像素也能够被称为4T像素，而图4B的像素能够被称为3T像素。在3T像素中，信号电平电压通过复位晶体管的相应的控制来提供给像素输出。

根据改进的信号处理概念，像素的其他实施方式是可行的并且不改变工作原理，这将在下面更详细地描述。仅假设每个像素能够响应相应控制来在列总线CB1处提供复位电平电压和信号电平电压。

图5示出了基于斜坡的ADC的一个基本符号表示，其作为将在读出电路的输出处使用的ADC的一个示例。例如，在比较器CMP的第一输入处提供读出电路的输出，即相应的电压电平ADCIN。在比较器CMP的第二输入处提供斜坡信号RMP。如果斜坡信号RMP越过输入电压电平ADCIN，则触发计数器，计数器值代表输入电压电平的数字值。基于斜坡的ADC在本领域中是众所周知的，因此为了清楚起见，这里没有示出计数器结构。

再次参考图1，改进的信号处理概念允许使用所谓的流水线读出架构来提高图像传感器的帧率。在典型图像传感器中的像素行的读出期间，在获得数字化像素值之前会进行若干操作。这些操作可以包括CDS、采样保持操作和A-D转换。在流水线读出架构中，这些操作可以在像素列的不同行的读出之间同时进行。例如，当当前行的像素值存储在采样保持元件中时，前一行的值正在进行A-D转换。现在，在行的读出中的最慢操作将限制行时间而不是这些操作的总时间。流水线以这种方式提高了图像传感器的帧率。

根据图1的实施例，电荷存储器C0形式的前馈电容器布置在列输入CI1与ADC之间。由于像素复位电平通常具有很大的变化，如果将该电压直接馈入到ADC中，则需要大量时间来覆盖复位电压范围，并且这会增加ADC的总转换时间。因此，在信号输出ADCOUT1之前引入电荷存储器C0以阻断复位电平电压和信号电平电压的绝对值。例如，在复位A-D转换前，如在校准阶段中，用作复位电平的已知参考电压VREF1施加在信号输出ADCOUT1处。

如图2A的实施方式所示，流水线能够使用两个采样保持元件，而如图2B的实施方式所示，使用具有四个采样保持元件的实施方式会进一步提高流水线的效率。下面将结合图6的信号图说明一个像素列内读出过程的示例性实施方式。

图6示出了用于以流水线方式读出像素列的像素的一个示例性信号图。该信号图并不旨在对整个像素列进行完整示出，而是仅涵盖了读出过程的有限时间，这仍然适合于理解整个读出过程。

因此，图6示出了可适于读出例如像图4A所示的4T像素的几个信号的过程。信号SEL<i>代表特定行i的像素的选择信号。RST<i>代表在该行i中特定像素的复位信号，并且TX<i>代表在特定行i中像素的传输信号。应当注意的是，上述信号SEL<i>、RST<i>、TX<i>也能够各自表示为两个信号。

旁路信号BYP控制旁路开关BS。电荷开关信号PC0、PC1相应地控制电荷开关SPC0、SPC1。采样信号SMP<0:3>相应地控制采样开关SMS0、SMS1、SMS2、SMS3。类似地，读出信号READ<0:3>控制读出开关RES0、RES1、RES2、RES3。在示图的底部示出了几个阶段。例如，在第一阶段中，对实际行N(即i＝N)进行采样，同时从采样库读出前一行N-1(即i＝N-1)。下一个阶段对应于实际行N的校准阶段。再下一个的阶段对应于下一行N+1的像素采样(即i＝N+1)，以及实际行N的读出。随后再次为下一行N+1的校准阶段。现在将更详细地说明该方案。

在对应于对行N的像素的电压电平进行采样的第一采样阶段期间，采样信号SMP<0>设置为高以控制采样开关SMS0为闭合状态，从而将复位电平电压从像素传输到采样电容SC0。这也是通过利用复位信号RST<i>和SEL<i>激活像素中的复位开关和选择开关来实现的，其中i＝N。在复位信号RST<i>变低后，完成对复位电平电压的采样。类似地，在传输信号TX<i>为高的情况下，通过利用采样信号SMP<1>控制采样开关SMS1，将信号电平电压采样到采样电容器SC1上。在传输信号TX<i>变低之后完成对信号电平电压的采样。在第一采样阶段之后是校准阶段，在校准阶段期间，借助于信号SEL<i>、RST<i>和BYP向电荷存储器C0的左端子直接提供来自实际行N的像素的复位电平电压。同时，由于信号PC1的高电平，开关SPC1闭合，使得向电荷存储器C0的右端子提供第一参考电压VREF1。

在校准阶段之后，行N的第一读出阶段开始，在此期间，采样保持元件SH0、SH1的先前所采样的信号被读出以用于被提供给信号输出ADCOUT1。在相应地激活读出开关RES0、RES1之前，信号PC0相应地激活第二充电开关SPC0以用于向电荷存储器C0的左侧端子提供第二参考电压。换句话说，电荷存储器C0的输入节点被再充电到第二参考电压VREF0以避免对电荷存储器的记忆感应效应。图6所示的时序能够在通常不改变所述采样和读出方案的情况下略有变化。例如，采样信号SMP<i>能够在时间上发生移位，使其在复位信号RST<i>或传输信号TX<i>相应地变低之前再次变低。

应当注意的是，在第一读出阶段期间，即在信号电平电压之前，首先从第一采样保持元件SH0读出复位电平电压。通过在校准阶段期间对电荷存储器C0进行预充电，并在此后激活读出开关RES0，向信号输出ADCOUT1提供精确限定的复位电平，其中该复位电平为参考电压VREF1。由于VREF1与像素晶体管的变化无关，因此VREF1不会显示或仅显示像素阵列上的微小变化。ADC中相对较短的斜坡足够用来转换该复位电平，从而减少总的转换时间。在校准阶段期间电荷存储器C0的预充电与所采样的复位电平电压的结合导致第一参考电压VREF1相应地存在于信号输出ADCOUT1处和ADC的输入处。

到目前为止，所述过程是关于与第一采样保持元件SH1和第二采样保持元件SH0对应的采样库BSH1的库A来进行描述的。下文中将描述对应于第三采样保持元件SH2和第四采样保持元件SH3的第二库B的对应的流水线过程。在与第一采样阶段至少部分重叠或对应的第二读出阶段期间，第三采样保持元件SH2和第四采样保持元件SH3上的先前所采样的电压电平被读出。如前文所述，在这些读出过程中的每一个之前，通过相应地闭合开关SPC0利用第二参考电压VREF0来对电荷存储器C0的左侧进行预充电。所读出的电压电平对应于来自前一行N-1的像素的信号。

进行与下一行N+1的像素的电压电平的采样对应的第二采样阶段。第二采样阶段与第一读出阶段对应或至少部分地重叠。在这种情况下，相应的像素控制信号SEL<i>、RST<i>、TX<i>正在控制下一行N+1的像素，这对本领域技术人员来说应当是显而易见的。

如前面所述，仅需要单个或有限数量的缓冲器元件来提供参考电压，尤其是形成ADC中限定的复位电平转换的基础的参考电压VREF1。因此，与传统解决方案相比，减少了面积和功耗，同时实现了精确的测量结果和快速的转换时间。

一般而言，一组M列(一个内核)可以共享缓冲的参考电压VREF1、VREF0。在极端情况下，M可以包括列(芯片级)的总数。然而，由PC1控制的开关SPC1和由PC0控制的开关SPC0是列读出电路的一部分。

例如，如果在每个读出电路的信号输出ADCOUT1处使用基于斜坡的ADC，则在复位模拟-数字转换阶段期间，在比较器的输入处存在参考VREF1，该参考用作复位电平RST：

RST＝VREF1

在信号电平模拟-数字转换阶段期间，由复位电压VRST与信号电平电压VSIG之间的差所产生的CDS电压将被添加到该参考电压，从而得到：

SIG＝VREF1+(VRST-VSIG)

然后这两个模数运算的结果能够在数字域中相减以例如用于实施数字CDS。因此，最终输出CDS电压能够与输入CDS电压线性相关。在采样阶段结束时，在像素信号值被采样之后，旁路开关BS被激活以将现在再次包含复位电平电压VRST的像素输出连接到电荷存储器C0的输入。此时，比较器对下一行进行校准，这意味着比较器的输入被预充电到VREF1，以为下一次转换准备好ADC。注意的是，这是对一行可用时间的有效利用，因为在传统ADC的情况下，ADC无论如何都需要在每次转换后重新初始化，并且该时间能够用于比较器校准。此外，在采样阶段或行时间结束时像素输出的确定能够非常快，因为采样保持元件，尤其是它们的采样电容器没有连接到像素输出。因此，改进的信号处理概念不需要附加的读出时间。

由于在校准阶段由像素输出来驱动电荷存储器C0的左端子，因此在该电容器上没有发生电荷重新分配。如果没有旁路开关来绕过采样保持元件，则上述情况不会发生。

虽然先前的说明结合图6描述了用于读出具有如图4A中所示的4T像素的像素阵列的实施方式，但是改进的信号处理概念也能够用如图4B中所示的3T像素结构来实施。

例如，图7示出了利用根据图4B的像素来控制读出过程但仍使用图1的具有采样库BSH1的读出电路的几个信号的信号图，该采样库具有四个采样保持元件。为清楚起见，该示图中仅示出了单个流水线采样和读出阶段，本领域技术人员能够轻易地从图6的公开内容中将该示图扩展为完整示图。在该实施例中，在采样阶段，首先在第一采样保持元件SH0上采样信号电平电压，然后在第二采样保持元件SH1上采样复位电平电压，这通过相应的采样信号SMP<0>和SMP<1>来控制。

从图的底部描述能够看出，采样涉及的是行N，同时并行的流水线读出过程涉及的是先前所采样的行N-1。因此，电压电平信号在复位电平信号之前被读出。因此，复位电平电压相应地在读出阶段在行时间结束时被读取，使其不再需要确定，这潜在地导致加速或更准确的校准值确定。在采样/读出阶段之后仍然是校准阶段，如之前结合图6所述，通过对电荷存储器C0进行预充电。

如果选择根据图3A或图3B的采样库结构，则能够施加类似的时序。例如，能够将复位电平电压和相关联的信号电平电压采样到级联之一上。例如，首先，相应地采用采样开关SMS0和SMS1以及SMS2和SMS3将复位电平电压相应地采样到“右”采样电容器SC0和SC2上。然后，相应地采用采样开关SMS1以及SMS3能够将信号电平电压相应地采样到“左”采样电容器SC1和SC3上。于是进行读出，这对于本领域技术人员来说应当是显而易见的。与前面的示例一样，采样和读出能够在不同的级联上同时进行，从而允许对不同行的像素进行流水线处理。

图8示出了具有像素阵列的图像传感器的示意性示图，其中该像素阵列具有五个像素列，该像素列具有连接列总线CB1、CB2、CB3、CB4和CB5的相应的像素。每列包括能够利用行选择器RSEL来控制的五个像素行。为了便于表示，列和行的数量5是任意选择的，这对本领域技术人员来说应当是显而易见的。在实际的实施方式中，在不失一般性的情况下，这些数字要高得多，而且不一定相等。

对于每个像素列都有读出电路RO1、RO2、RO3、RO4、RO5，所述读出电路具有其连接到列总线CB1、CB2、CB3、CB4、CB5的相应的列输入CI1、CI2、CI3、CI4、CI5。读出电路一起可以形成读出级。读出电路RO1至RO5的输出连接到相应的列ADC(CADC1、CADC2、CADC3、CADC4、CADC5)，所述列的输出连接到数字处理块DIG I/O，该数字处理块可以进一步处理所转换的信号值。这种图像传感器的读出电路能够根据上述实施方式之一，尤其是关于图1的实施方式来实施。

根据上述实施方式之一的图像传感器能够用在相机系统中。例如，这种相机系统可以包括在各种电子设备中。

这种电子设备可以包括智能手机、平板电脑、便携式电脑等，但也可以是更大的设备，例如个人电脑和/或其显示器。电子设备还包括照相机或摄像机以及智能手表和其他可穿戴设备。合适的电子设备还可以是用于机器视觉、医学成像或汽车成像的设备。

附图标记说明

CB1、CB2、CB3、CB4、CB5 列总线

CI1、CI2、CI3、CI4、CI5 列输入

RO1、RO2、RO3、RO4、RO5 读出电路

BSH1 采样库

SH0、SH1、SH2、SH3 采样保持元件

BS 旁路开关

C0 电荷存储器

SPC0、SPC1 电荷开关

BUF0、BUF1 缓冲器元件

VREF0、VREF1 参考电压

VTREF0、VTREF1 参考端子

PXL1、PXL2、PXL3、PXLN 像素

ADCOUT1 信号输出

CADC1、...、CADC5 模拟-数字转换器

SMS0、SMS1、SMS2、SMS3 采样开关

RES0、RES1、RES2、RES3 读出开关

SC0、SC1、SC2、SC3 采样电荷存储器

VDDPIX 像素供电电压

SEL 选择信号

PD 光电二极管

SF 源极跟随器

TX 传输信号

RST 复位信号

ADCIN 输入信号

RMP 斜坡信号

CMP 比较器

RSEL 行选择器

Claims (17)

1.一种用于具有像素阵列的图像传感器的读出电路，所述像素阵列包括具有连接到组总线(CB1)的多个像素(PXL1、PXL2、...、PXLN)的至少一个像素组，尤其是像素列，所述读出电路包括:

-组输入(CI1)，其用于连接到所述组总线(CB1)；

-信号输出(ADCOUT1)，其用于连接到模拟-数字转换器ADC的输入(CADC1)；

-第一参考端子(VTREF1)，其用于接收第一参考电压(VREF1)；

-第二参考端子(VTREF0)，其用于接收第二参考电压(VREF0)；

-采样库(BSH1)，其包括耦合在所述组输入(CI1)与所述采样库(BSH1)的输出之间的第一采样保持元件(SH0)和至少第二采样保持元件(SH1、SH2、SH3)，并且还包括连接在所述组输入(CI1)与所述采样库(BSH1)的输出之间的旁路开关(BS)；

-电荷存储器(C0)，其连接在所述采样库(BSH1)的输出与所述信号输出(ADCOUT1)之间；

-第一电荷开关(SPC1)，其连接在所述第一参考端子(VTREF1)与所述信号输出(ADCOUT1)之间；以及

-第二电荷开关(SPC0)，其连接在所述第二参考端子(VTREF0)与所述采样库(BSH)的输出之间。

2.根据权利要求1所述的读出电路，其配置为：

-在第一采样阶段期间，采用所述第一采样保持元件(SH0)和所述至少第二采样保持元件(SH1、SH2、SH3)对在所述组输入(CI1)处从所述至少一个像素组的所述像素(PXL1、PXL2、…、PXLN)之一接收到的，尤其是连续接收到的复位电平电压和信号电平电压进行采样；

-在校准阶段期间，闭合所述旁路开关(BS)并采用所述第一电荷开关(SPC1)将所述信号输出(ADCOUT1)连接到所述第一参考端子(VTREF1)；以及

-在第一读出阶段期间，从所述第一采样保持元件(SH0)和所述至少第二采样保持元件(SH1、SH2、SH3)读出，尤其是连续读出所采样的复位电平电压和所采样的信号电平电压。

3.根据权利要求2所述的读出电路，其中，通过在所述校准阶段期间闭合所述旁路开关(BS)并将所述信号输出(ADCOUT1)连接到所述第一参考端子(VTREF1)，以对应于所述第一参考电压与在所述组输入(CI1)处提供的电压电平之间的差的电压来对所述电荷存储器进行充电，所述在所述组输入(CI1)处提供的电压电平尤其是在所述组输入(CI1)处从所述至少一个像素组的像素(PXL1、PXL2、…、PXLN)之一提供的所述复位电平电压。

4.根据权利要求2所述的读出电路，其中，在所述校准阶段期间，通过闭合所述旁路开关(BS)来向所述采样库(BSH1)的输出提供所述复位电平电压。

5.根据权利要求2至4之一所述的读出电路，其还配置为，在所述第一读出阶段期间，在读出所采样的复位电平电压之前和读出所采样的信号电平电压之前，在预定时间内采用所述第二电荷开关(SPC0)将所述采样库(BSH1)的输出连接到所述第二参考端子(VTREF0)。

6.根据权利要求1至5之一所述的读出电路，其中，所述采样库(BSH1)还包括并联连接到所述第一采样保持元件和所述第二采样保持元件(SH0、SH1)的第三采样保持元件(SH2)和第四采样保持元件(SH3)。

7.根据权利要求2至5之一所述的读出电路，其中，所述采样库(BSH1)还包括并联连接到所述第一采样保持元件和所述第二采样保持元件(SH0、SH1)的第三采样保持元件(SH2)和第四采样保持元件(SH3)，并且其中，所述读出电路还配置为：

-在至少部分地与所述第一采样阶段重叠的第二读出阶段期间，从所述第三采样保持元件(SH2)和所述第四采样保持元件(SH3)读出、尤其是连续读出先前所采样的复位电平电压和先前所采样的信号电平电压；以及

-在至少部分地与所述第一读出阶段重叠的第二采样阶段期间，使用所述第三采样保持元件(SH2)和所述第四采样保持元件(SH3)对在所述组输入(CI1)处从所述至少一个像素组的像素(PXL1、PXL2、…、PXLN)中的另外一个接收到的，尤其是连续接收到的另外的复位电平电压和另外的信号电平电压进行采样。

8.根据权利要求1至7之一所述的读出电路，其中，所述第一采样保持元件(SH0)和所述至少第二采样保持元件(SH1、SH2、SH3)

-彼此并联连接并且连接到所述组输入(CI1)与所述采样库(BSH1)的输出之间的所述旁路开关(BS)；或者

-形成级联，所述级联在所述组输入(CI1)与所述采样库(BSH1)的输出之间并联连接到所述旁路开关(BS)。

9.一种用于具有像素阵列的图像传感器的读出级，所述像素阵列包括至少两个像素组，尤其是像素列，每个像素组具有连接到该像素组的相应相关联的组总线(CB1、CB2)的多个像素；对于所述像素组中的每个，所述读出级包括相关联的根据权利要求1至8之一的读出电路，所述读出电路具有其连接到所述相关联的组总线的组输入(CI1、CI2)。

10.根据权利要求9所述的读出级，其还包括以下的至少之一：

-第一电压缓冲器(BUF1)，其用于提供第一参考电压(VREF1)，所述第一电压缓冲器(BUF1)的输出连接到每个所述读出电路的相应的第一参考端子(VTREF1)；

-第二电压缓冲器(BUF0)，其用于提供第二参考电压(VREF0)，所述第二电压缓冲器(BUF0)的输出连接到每个所述读出电路的相应的第二参考端子(VTREF0)。

11.一种图像传感器，其包括具有至少两个像素组，尤其是像素列的像素阵列，每个像素组具有连接到该像素组的相应相关联的组总线(CB1、CB2)的多个像素；对于所述像素组的每个，所述图像传感器还包括相关联的根据权利要求1至8之一的读出电路，所述读出电路具有其连接到所述相关联的组总线(CB1、CB2)的组输入(CI1、CI2)。

12.根据权利要求11所述的图像传感器，对于每个读出电路，所述图像传感器还包括连接到该读出电路的相应的信号输出的相关联的ADC，尤其是基于斜坡的ADC(CADC1、CADC2、...、CADC5)。

13.一种具有包括根据权利要求11或12所述的图像传感器的相机系统的电子设备。

14.一种用于读出具有像素阵列和读出电路的图像传感器的方法，所述像素阵列包括具有连接到组总线(CB1)的多个像素(PXL1、PXL2、...、PXLN)的至少一个像素组，尤其是像素列；以及，所述读出电路包括采样库(BSH1)和电荷存储器(C0)，所述采样库包括耦合在所述组输入(CI1)与所述采样库(BSH1)的输出之间的第一采样保持元件(SH0)和至少第二采样保持元件(SH1、SH2、SH3)，并且所述采样库还包括连接在所述组输入(CI1)与所述采样库(BSH1)的输出之间的旁路开关(BS)，并且电荷存储器连接在所述采样库(BSH1)的输出与信号输出(ADCOUT1)之间，

所述方法包括

-在第一采样阶段期间，采用所述第一采样保持元件(SH0)和所述至少第二采样保持元件(SH1、SH2、SH3)对在所述组输入(CI1)处从所述至少一个像素组的所述像素(PXL1、PXL2、…、PXLN)之一接收到的，尤其是连续接收到的复位电平电压和信号电平电压进行采样；

-在校准阶段期间，闭合旁路开关(BS)并向信号输出(ADCOUT1)提供参考电压；以及

-在第一读出阶段期间，从所述第一采样保持元件(SH0)和所述至少第二采样保持元件(SH1、SH2、SH3)读出，尤其是连续读出所采样的复位电平电压和所采样的信号电平电压。

15.根据权利要求14所述的方法，其还包括

-在所述第一读出阶段期间，在读出多采样的复位电平电压之前和读出所采样的信号电平电压之前，在预定时间内向所述采样库(BSH1)的输出提供所述参考电压或另外的参考电压。

16.根据权利要求14或15所述的方法，其中，在所述校准阶段期间，通过闭合所述旁路开关(BS)来向所述采样库(BSH1)的输出提供所述复位电平电压。

17.根据权利要求14至16之一所述的方法，其中，所述采样库(BSH1)还包括并联连接到所述第一采样保持元件和所述第二采样保持元件(SH0、SH1)的第三采样保持元件(SH2)和第四采样保持元件(SH3)，并且其中所述方法还包括

-在至少部分地与所述第一采样阶段重叠的第二读出阶段期间，从所述第三采样保持元件(SH2)和第四采样保持元件(SH3)读出、尤其是连续读出先前所采样的复位电平电压和先前所采样的信号电平电压；以及

-在至少部分地与所述第一读出阶段重叠的第二采样阶段期间，采用所述第三采样保持元件(SH2)和所述第四采样保持元件(SH3)对在所述组总线(CB1)处从所述至少一个像素组的像素(PXL1、PXL2、…、PXLN)中的另外一个接收到的，尤其是连续接收到的另外的复位电平电压和另外的信号电平电压进行采样。

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