CN113468839A - 一种提高时序性能的布线方法及装置 - Google Patents

一种提高时序性能的布线方法及装置 Download PDF

Info

Publication number
CN113468839A
CN113468839A CN202111021368.2A CN202111021368A CN113468839A CN 113468839 A CN113468839 A CN 113468839A CN 202111021368 A CN202111021368 A CN 202111021368A CN 113468839 A CN113468839 A CN 113468839A
Authority
CN
China
Prior art keywords
signal
wiring
path
congestion
signal set
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111021368.2A
Other languages
English (en)
Other versions
CN113468839B (zh
Inventor
李玉洁
刘洋
曲志明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ehiway Microelectronic Science And Technology Suzhou Co ltd
Original Assignee
Ehiway Microelectronic Science And Technology Suzhou Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ehiway Microelectronic Science And Technology Suzhou Co ltd filed Critical Ehiway Microelectronic Science And Technology Suzhou Co ltd
Priority to CN202111021368.2A priority Critical patent/CN113468839B/zh
Publication of CN113468839A publication Critical patent/CN113468839A/zh
Application granted granted Critical
Publication of CN113468839B publication Critical patent/CN113468839B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供了一种提高时序性能的布线方法及装置，通过获取已完成布线的路径文件形成信号集；获取用户指定需要调整的信号；对信号集中所有信号的路径节点占用次数标记；第一次遍历信号集，对信号集中含有用户指定的信号，重新进行布线，布线完成后进行拥塞检查，如果存在拥塞，则开始下一次的迭代进行非初次遍历信号集布线，直到布线路径中无拥塞或达最大次数，布线终止。本发明在布线过程中对于用户指定的信号，直接设置关键度值，不再调用时序分析模块计算，有效提升了电路性能，加快布线速度。并且在信号遍历过程中，只对指定信号以及在对指定信号重新布线过程中产生的拥塞影响的点信号进行重新布线处理快速提高了时序性能。

Description

一种提高时序性能的布线方法及装置
技术领域
本申请属于集成电路领域，尤其涉及一种提高时序性能的布线方法及装置。
背景技术
集成电路FPGA EDA领域，将硬件结构以有向图的形式进行描述，图中的每一个点表示一个逻辑单元的引脚或者一根连接线。在图中，可能发生的连接关系用边表示。布线模块，在确定好逻辑单元的物理位置之后，依据物理连接关系，在有向图中，路径搜索，完成信号的实际物理连接。
由于物理电气特性约束，布线结果中，不允许出现拥塞节点，即同一个点被不同信号的占用次数，不能超过它所允许的次数,否则被视为非法路径。布线路径的延时在满足约束的条件下，越短越好。这样，布线器使每个信号布线结果最优，这就存在优秀资源竞争的问题。
要解决不同的线网对布线资源的竞争，避免因拥塞产生不合法的路径，著名的PathFinder算法中，提出了给每个点赋予了拥塞代价cong_cost值，其中包含了它的累积代价acc_cost。这样，在寻求最短路径的同时，能够很好的避免拥塞。
布线模块还需要考虑用户电路的时序约束，这个是非常重要的目标。在学术界非常著名的VPR中提到，使用时序分析模块提供的关键度crit来描述一个信号的关键程度，用来平衡拥塞代价cong_cost与延时代价（delay_cost）。如果信号较为关键，则取delay_cost较小的路径为最优路径。通常crit取值[0,1]，crit的值谨慎取1，用于平衡cong_cost与delay_cost。通过调节crit的大小，控制cong_cost与delay_cost的占比，从而决定该路径是由线长最短或者是延时最短。
其中vpr中节点n的代价cost(n)：包括延时代价和拥塞代价；
cost(n)=crit(i)*delay_cost(n)+(1-crit(i))*cong_cost(n)
Crit(i)=1-slack(i)/D;
Crit(i)表示从起点到第i个终点这条路径的关键度；delay_cost(n)表示节点n的延时代价；cong_cost(n)表示节点n的拥塞代价；D是电路关键时序路径的最大延时，slack(i)是线网的起点到第i个终点间满足最大延时D限制的延时裕量。
cong_cost(n)=b(n)*p(n)*h(n)
b(n):由本身物理特性决定的节点n的基本代价；p（n）:由拥挤度决定的节点n的当前代价；h（n）:节点n的历史累计代价；
上述是典型的FPGA集成电路布线模块的时序驱动布线方式。在路径搜索的过程中，可以根据用户设计，自动生成满足约束条件的路径，但是在时序驱动布线完成后，用户经常会根据时序报告对一些信号路径进行调整，怎样基于用户调整的信号进行时序布线改善时序性能是急需解决的问题。
发明内容
本发明要解决的技术问题是怎样在完成时序驱动布线过程后，根据用户需求调整信号布线路径改善时序性能，使用户电路在满足时序约束的前提下，工作速度更快，性能更好,提出了一种提高时序性能的布线方法及装置。
为解决该问题，本发明所采用的技术方案是：
一种提高时序性能的布线方法，包括以下步骤：
步骤1：获取已经完成正常时序驱动布线的路径文件，读取并加载所述路径文件形成信号集；
步骤2：获取用户给定的需要调整的信号名称及属性；
步骤3：对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记；
步骤4：第一次遍历信号集，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
步骤5：第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
进一步地, 在步骤4中重新对该信号进行布线时，根据用户指定的需要调整的信号属性设置信号路径上所有的起点到终点的关键度crit值，根据所设置的crit值进行布线。
进一步地，根据用户指定的需要调整的信号属性设置信号路径上所有的起点到终点的关键度crit值的方法是：如果信号属性为提高时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置为0.99；如果信号属性为降低时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置为一个小于0.1的数。
进一步地，步骤5中信号集遍历完成后进行拥塞检查的方法是：
步骤5.1：遍历信号集；
步骤5.2：判断当前信号路径上的节点，如果路径节点的占用次数occ大于容量capacity，则为拥塞，停止遍历，开始下一次的迭代进行非初次遍历信号集布线。
进一步地，进行所述非初次遍历信号集布线是指，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则先拆线然后走正常布线流程进行布线，如果是，则根据指定的信号属性所设置的crit值进行布线。
进一步地，检测拥塞点的方法是对于路径中某一节点的两个属性，容量capacity和占用次数occ，如果占用次数occ大于容量capacity，则该路径节点拥塞。
进一步地，在走正常布线流程时，使用时序模块计算得到的crit值进行布线，当前布线使用的crit值为上一轮布线之后时序分析得到的crit值。
进一步地，在进行非初次遍历信号集布线时，遍历信号集完成后，更新所有路径节点的占用次数occ及代价cost标记。
本发明还提供了一种提高时序性能的布线装置，包括以下模块：
信号集获取模块：用于获取已经完成正常时序驱动布线的路径文件并读取所述路径文件中的所有信号形成信号集；
调整信号获取模块：用于获取用户给定的需要调整的信号名称及属性；
节点占用次数标记模块：用于对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记；
初次遍历布线模块：用于第一次对信号集进行遍历，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
拥塞检查及重复布线模块：用于在第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
进一步地，所述拥塞检查及重复布线模块还包括非初次遍历布线模块：用于在开始下一次的迭代进行非初次遍历信号集布线时，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则走正常布线流程，如果是，则根据指定的信号属性，设置信号路径上所有的起点到终点的关键度crit值，根据所设置的crit值进行布线。
与现有技术相比，本发明所取得的有益效果是：
本发明一种提高时序性能的布线方法及装置，在已有时序布线的基础上，根据用户给定的需要调整的信号，对已经布线的信号集合进行遍历，将用户需要调整的信号根据信号属性设置关键度crit值，然后重新进行布线，在信号遍历完成后进行拥塞检查，如果存在拥塞，对于含有拥塞点的信号，判断该信号是否为用户指定信号，如果是指定信号，则根据信号属性设置节点关键度再进行布线，如果非指定信号，则根据正常布线流程进行布线。本发明在布线过程中对于用户指定的信号，直接设置关键度crit值，不再调用时序分析模块计算crit值，直接有效提升了电路性能，加快布线速度。并且在信号遍历过程中，根据第1次迭代遍历还是非第1次迭代遍历，对各信号的处理不同，只对指定信号以及在对指定信号重新布线过程中，产生的拥塞所影响的点信号进行重新布线处理即以增量的方式处理，快速提高了时序性能。
附图说明
图1为本发明系统流程图；
图2为根据关键度crit值进行电路调整示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明一种提高时序性能的布线方法，包括以下步骤：
步骤1：获取已经完成正常时序驱动布线的路径文件，读取并加载所述路径文件形成信号集；
步骤2：获取用户给定的需要调整的信号名称及属性；
用户根据时序报告文件或用户需求分析，给出需要调整的信号，从而通过人为干预对时序性能进行优化，使用户电路在满足时序约束的前提下，工作速度更快，性能更好，本发明也是基于此，对已经布线的文件通过调整指定信号提高时序性能，但因为在调整过程中，经常因为一个信号路径的调整可能引起其他信号路径的非法拥塞，因此也需要在满足约束条件下，快速进行信号调整。
步骤3：对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记；
步骤4：第一次遍历信号集，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
此次信号集遍历，为图1中的第1次遍历，遍历过程中，根据信号是否为用户给定的信号，进行区别处理，如果不是用户给定的信号，就不进行任何操作，如果是用户给定的信号，则重新对该信号进行布线。重新布线的方法是：根据用户指定的需要调整的信号属性设置信号路径的关键度crit值，根据所设置的crit值进行布线。关键度 crit值是用来调节延时代价在整个路径搜索过程中的比重。如果crit比较大，则会挑选延时更小的路径去走。如果crit比较小，则会选择更容易布通的路径。
具体是：如果信号属性为提高时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置成最大值；本实施例中，crit取值[0,1），[0.99，1）是可以设置的最大值，该值是用户根据调节的力度及需要进行设定，一般要优化关键路径，该值为0.99即可。如果信号属性为降低时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置为0.01，当然也可以设置为0，算法退化成布通率布线而非时序布线。
图2给出了一个根据所设定的关键度crit值进行电路调节的示意图，关键度crit值越大，延时会减小，
cost(n)=crit(i)*delay_cost(n)+(1-crit(i))*cong_cost(n)
其中，cost(n)表示节点n的代价，crit(i)表示从起点到第i个终点的关键度值，delay_cost(n)表示节点n的延时代价，cong_cost(n)表示节点n的拥塞代价。
crit(i)提高，delay_cost(n)在当前点代价计算中，crit(i)比重增加，如果delay_cost(n)大，则该点cost(n)大。在后驱点选择时，不会有限选择这个点，会优先选择cost(n)小，即delay_cost(n)小的点。
图2中的左图，delay的权重不大，电路布线优先选择拥塞代价小的点进行布线，这样就造成了，使用了delay较大的点。图2中的右图：当提高crit(i)时，delay_cost（n）在cost(n)的占比增加了，选取下一级节点时，会优先选取delay_cost(n+1)较小的点。
步骤5：第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
在第1次迭代遍历信号集完成后进行拥塞检查，如果布线路径中存在拥塞点，则进行下一次信号集遍历的迭代，直到达到最大迭代次数或布线路径不存在拥塞，则输出布线结果。本实施例中，信号集遍历完成后进行拥塞检查的方法是：
步骤5.1：遍历信号集；
步骤5.2：判断当前信号路径上的节点，如果路径节点的占用次数occ大于容量capacity，则为拥塞，停止遍历，开始下一次的迭代进行非初次遍历信号集布线。
只要遍历到某一信号路径上存在拥塞，说明此次布线上还是存在非法的拥塞路径的，则不需要继续进行其他信号的遍历检查，直接开始进行下一次的迭代，进行非初次遍历信号集布线。
本实施例中的非初次遍历信号集布线是指，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则先拆线然后走正常布线流程进行布线，如果是用户指定的信号，则先拆线然后根据指定的信号属性所设置的crit值进行布线。本发明根据第1次信号集遍历迭代还是非第1次信号集遍历迭代，对各信号的处理方式不同，第1次信号集遍历时，也就是根据用户给定的信号第1次遍历信号集中的每一个信号是否为用户给定的信号时，只对用户给定的信号进行重新布线，由于此次重新布线可能造成了其他信号的节点拥塞，所以在第1次信号集遍历并完成用户给定的信号布线后，进行拥塞检查，如果存在拥塞，那么就需要开始遍历信号集，检查每一个信号路径是否存在拥塞点，所以对于非第1次信号集遍历迭代时，需要对每个信号首先检查是否有拥塞点，只对有拥塞点的信号路径进行处理布线，但是布线的方式也不同，对于非给定信号的具有拥塞点的信号，按照正常布线流程进行布线，布线时使用的关键度crit值使用时序模块计算得到，而且当前布线使用的crit值为上一轮布线之后时序分析得到的crit值。对于具有拥塞点的给定的信号，则根据信号属性所设置的crit值进行布线，不再调用时序分析模块计算crit值，直接有效提升了电路性能，加快了布线速度。本发明只对给定信号以及在对给定信号重新布线时受拥塞点影响的信号进行重新布线处理即以增量的方式处理，快速提高了时序性能。此外，在进行非初次遍历信号集布线时，遍历信号集完成后，更新所有路径节点的占用次数occ及代价cost标记，为下一轮布线做准备。
本实施例中，检测拥塞点的方法是对于路径中某一节点的两个属性，容量capacity和占用次数occ，如果占用次数occ大于容量capacity，则该路径节点拥塞。
本发明根据用户给定的需要调整的信号，对有需求改善时序性能的信号，通过人为干预进一步进行优化，使用户电路在满足时序约束的前提下，工作速度更快，性能更好。
本发明用户给定的需要调整的信号可以根据时序报告分析出关键时序路径，关键时序路径指延时最大的路径，制约电路的频率提升。根据关键路径信息用户对某些信号路径进行调整，当然用户也可以自定义设计所关心的路径。
本发明还提供了一种提高时序性能的布线装置，包括以下模块：
信号集获取模块：用于获取已经完成正常时序驱动布线的路径文件并读取所述路径文件中的所有信号形成信号集；
调整信号获取模块：用于获取用户给定的需要调整的信号名称及属性；
节点占用次数标记模块：用于对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记标记；
初次遍历布线模块：用于第一次对信号集进行遍历，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
拥塞检查及重复布线模块：用于在第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
所述拥塞检查及重复布线模块还包括非初次遍历布线模块：用于在开始下一次的迭代进行非初次遍历信号集布线时，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则先拆线然后走正常布线流程进行布线，如果是，则先拆线然后根据指定的信号属性所设置的crit值进行布线。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种提高时序性能的布线方法，其特征在于，包括以下步骤：
步骤1：获取已经完成正常时序驱动布线的路径文件，并读取所述路径文件中的所有信号形成信号集；
步骤2：获取用户给定的需要调整的信号名称及属性；
步骤3：对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记；
步骤4：第一次遍历信号集，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
步骤5：第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
2.根据权利要求1所述的布线方法，其特征在于, 在步骤4中重新对该信号进行布线时，根据用户指定的需要调整的信号属性设置信号路径上所有的起点到终点的关键度crit值，根据所设置的crit值进行布线。
3.根据权利要求2所述的布线方法，其特征在于，根据用户指定的需要调整的信号属性设置信号路径上所有的起点到终点的关键度crit值的方法是：如果信号属性为提高时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置为0.99；如果信号属性为降低时序性能，则将该信号路径上所有的起点到终点的关键度crit值设置为一个小于0.1的数。
4.根据权利要求3所述的布线方法，其特征在于，步骤5中信号集遍历完成后进行拥塞检查的方法是：
步骤5.1：遍历信号集；
步骤5.2：判断当前信号路径上的节点，如果路径节点的占用次数occ大于容量capacity，则为拥塞，停止遍历，开始下一次的迭代进行非初次遍历信号集布线。
5.根据权利要求4所述的布线方法，其特征在于，进行所述非初次遍历信号集布线是指，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则先拆线然后走正常布线流程进行布线，如果是，则先拆线然后根据指定的信号属性所设置的crit值进行布线。
6.根据权利要求5所述的布线方法，其特征在于，在进行非初次遍历信号集布线时，遍历信号集完成后，更新所有路径节点的占用次数occ及代价cost标记。
7.根据权利要求5所述的布线方法，其特征在于，检测是否存在拥塞点的方法是：对于路径中某一节点的两个属性，容量capacity和占用次数occ，如果占用次数occ大于容量capacity，则该路径节点拥塞。
8.根据权利要求5所述的布线方法，其特征在于，在走正常布线流程时，使用时序模块计算得到的crit值进行布线，当前布线使用的crit值为上一轮布线之后时序分析得到的crit值。
9.一种提高时序性能的布线装置，其特征在于，包括以下模块：
信号集获取模块：用于获取已经完成正常时序驱动布线的路径文件并读取所述路径文件中的所有信号形成信号集；
调整信号获取模块：用于获取用户给定的需要调整的信号名称及属性；
节点占用次数标记模块：用于对所述信号集中所有信号的布线路径进行路径节点占用次数occ标记；
初次布线模块：用于第一次对信号集进行遍历，如果信号集中不含有用户给定需要调整的信号，则不进行任何操作，如果信号集中含有用户指定的需要调整的信号，则重新对该信号进行布线，并更新布线路径节点的占用次数occ及代价cost标记；
拥塞检查及重复布线模块：用于在第一次信号集遍历完成后进行拥塞检查，如果布线路径中不存在拥塞，则布线结束输出布线文件，否则开始下一次的迭代进行非初次遍历信号集布线，直到在每次信号集遍历完成后进行拥塞检查时，如果布线路径中存在拥塞且达最大迭代次数，则布线终止，提示布线失败，如果布线路径中不存在拥塞，则布线成功输出布线文件。
10.根据权利要求9所述的布线装置，其特征在于，所述拥塞检查及重复布线模块还包括非初次遍历布线模块：用于在开始下一次的迭代进行非初次遍历信号集布线时，遍历信号集，对于每一条信号，首先检测是否存在拥塞点，如果存在拥塞，则判断该信号是否是用户指定需要调整的信号，如果不是用户指定的信号，则先拆线然后走正常布线流程进行布线，如果是，则先拆线然后根据指定的信号属性所设置的crit值进行布线。
CN202111021368.2A 2021-09-01 2021-09-01 一种提高时序性能的布线方法及装置 Active CN113468839B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111021368.2A CN113468839B (zh) 2021-09-01 2021-09-01 一种提高时序性能的布线方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111021368.2A CN113468839B (zh) 2021-09-01 2021-09-01 一种提高时序性能的布线方法及装置

Publications (2)

Publication Number Publication Date
CN113468839A true CN113468839A (zh) 2021-10-01
CN113468839B CN113468839B (zh) 2021-11-30

Family

ID=77867980

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111021368.2A Active CN113468839B (zh) 2021-09-01 2021-09-01 一种提高时序性能的布线方法及装置

Country Status (1)

Country Link
CN (1) CN113468839B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114861579A (zh) * 2022-05-25 2022-08-05 上海安路信息科技股份有限公司 集成电路中时序瓶颈节点分析和时序优化方法及系统
CN115577664A (zh) * 2022-12-13 2023-01-06 中科亿海微电子科技（苏州）有限公司 一种可编程逻辑器件时钟信号布线的方法及装置
CN117236253A (zh) * 2023-11-10 2023-12-15 苏州异格技术有限公司 一种fpga布线方法、装置、计算机设备及存储介质
CN117787194A (zh) * 2023-12-28 2024-03-29 苏州异格技术有限公司 布线方法、装置、计算机设备及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6763506B1 (en) * 2000-07-11 2004-07-13 Altera Corporation Method of optimizing the design of electronic systems having multiple timing constraints
US8122420B1 (en) * 2009-06-22 2012-02-21 Xilinx, Inc. Congestion elimination using adaptive cost schedule to route signals within an integrated circuit
CN102467582A (zh) * 2010-10-29 2012-05-23 国际商业机器公司 一种集成电路设计中优化连线约束的方法和系统
CN105808795A (zh) * 2014-12-29 2016-07-27 京微雅格（北京）科技有限公司 基于时序约束的fpga芯片全局布局优化方法
CN108446424A (zh) * 2017-02-02 2018-08-24 英特尔公司 用于为重定时的电路系统自动实现补偿重置的方法和装置
CN109710981A (zh) * 2018-02-27 2019-05-03 上海安路信息科技有限公司 Fpga的布线方法及系统
CN111709205A (zh) * 2020-05-29 2020-09-25 成都华微电子科技有限公司 Fpga布线方法
CN111814420A (zh) * 2020-06-18 2020-10-23 福州大学 基于拓扑优化和启发式搜索的总体布线方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6763506B1 (en) * 2000-07-11 2004-07-13 Altera Corporation Method of optimizing the design of electronic systems having multiple timing constraints
US8122420B1 (en) * 2009-06-22 2012-02-21 Xilinx, Inc. Congestion elimination using adaptive cost schedule to route signals within an integrated circuit
CN102467582A (zh) * 2010-10-29 2012-05-23 国际商业机器公司 一种集成电路设计中优化连线约束的方法和系统
CN105808795A (zh) * 2014-12-29 2016-07-27 京微雅格（北京）科技有限公司 基于时序约束的fpga芯片全局布局优化方法
CN108446424A (zh) * 2017-02-02 2018-08-24 英特尔公司 用于为重定时的电路系统自动实现补偿重置的方法和装置
CN109710981A (zh) * 2018-02-27 2019-05-03 上海安路信息科技有限公司 Fpga的布线方法及系统
CN111709205A (zh) * 2020-05-29 2020-09-25 成都华微电子科技有限公司 Fpga布线方法
CN111814420A (zh) * 2020-06-18 2020-10-23 福州大学 基于拓扑优化和启发式搜索的总体布线方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈亮等: "针对一种岛式FPGA布局布线方法的研究与改进", 《微电子学与计算机》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114861579A (zh) * 2022-05-25 2022-08-05 上海安路信息科技股份有限公司 集成电路中时序瓶颈节点分析和时序优化方法及系统
CN115577664A (zh) * 2022-12-13 2023-01-06 中科亿海微电子科技（苏州）有限公司 一种可编程逻辑器件时钟信号布线的方法及装置
CN117236253A (zh) * 2023-11-10 2023-12-15 苏州异格技术有限公司 一种fpga布线方法、装置、计算机设备及存储介质
CN117236253B (zh) * 2023-11-10 2024-02-02 苏州异格技术有限公司 一种fpga布线方法、装置、计算机设备及存储介质
CN117787194A (zh) * 2023-12-28 2024-03-29 苏州异格技术有限公司 布线方法、装置、计算机设备及存储介质
CN117787194B (zh) * 2023-12-28 2024-07-12 苏州异格技术有限公司 布线方法、装置、计算机设备及存储介质

Also Published As

Publication number Publication date
CN113468839B (zh) 2021-11-30

Similar Documents

Publication Publication Date Title
CN113468839B (zh) 一种提高时序性能的布线方法及装置
US5233604A (en) Methods and apparatus for optimum path selection in packet transmission networks
US7072304B2 (en) Network path selection based on bandwidth
CN109710981B (zh) Fpga的布线方法及系统
CN111709205B (zh) Fpga布线方法
CN112738820A (zh) 一种服务功能链的动态部署方法、装置及计算机设备
JPH07307771A (ja) プロトコルの論理検証方法
US7134112B1 (en) Incremental routing in integrated circuit design
CN109587000A (zh) 基于群智网络测量数据的高延迟异常检测方法及系统
KR100567320B1 (ko) 인터넷 트래픽 측정을 위한 플로우 생성 방법
US6636995B1 (en) Method of automatic latch insertion for testing application specific integrated circuits
EP1573961B1 (en) Method and device for designing a data network
EP3157209B1 (en) Route search apparatus and route search method
CN110543664B (zh) 一种面向具有特有结构fpga的工艺映射方法
WO2004046975A1 (ja) 電子回路設計のタイミング改善方法、プログラム及び装置
CN116132350A (zh) 一种路径选择方法、装置及存储介质
CN111901178B (zh) 一种网络流量流向的风险预判方法、装置和设备
CN114124791B (zh) 一种sptn网络隧道重路由方法
CN116028375B (zh) 基于图论的代码测试方法
WO2024001210A1 (zh) 路径计算方法、控制器和计算机可读存储介质
CN114124711B (zh) 针对多业务编排切片、选择路由的方法及其装置
CN117478597A (zh) 一种光传送网络瓶颈识别的方法和装置
CN114301827A (zh) 用于搜索光缆路由的方法和装置
JPH0377167A (ja) 仮説選択装置
CN117294641A (zh) 一种基于概率代价的全局信号路由方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant