CN113466588A

CN113466588A - 横电磁波室

Info

Publication number: CN113466588A
Application number: CN202110738352.7A
Authority: CN
Inventors: 万发雨; 袁钟柱
Original assignee: Nanjing University of Information Science and Technology
Current assignee: Nanjing University of Information Science and Technology
Priority date: 2021-06-30
Filing date: 2021-06-30
Publication date: 2021-10-01
Anticipated expiration: 2041-06-30
Also published as: CN113466588B

Abstract

本发明公开了一种横电磁波室，包括外导体，外导体围设形成一小室，在小室内沿一轴向设有内导体，所述内导体两端分别连接有一同轴连接头；内导体具有一主体段、由主体段沿其纵长方向延伸形成的两渐变段，以及轴接于渐变段且位于端部的两匹配段；渐变段的外周表面在轴向上的纵截面与轴向自内向外延伸形成一第一斜切角和一第二斜切角，第二斜切角大于第一斜切角，且渐变段的纵截面积自内向外逐渐减小；在小室侧壁上沿轴向设有过孔，同轴连接头从小室外穿过过孔并延伸至小室内以连接于匹配段，小室用以在0至5GHz频率范围下对集成电路芯片进行测试。该横电磁波室能实现对阻抗的匹配优化实现所述小室具有更好的回波损耗以及更低的插入损耗。

Description

横电磁波室

技术领域

本发明涉及一种电磁兼容技术领域，尤其涉及一种横电磁波室。

背景技术

目前的横电磁波室(TEM chamber，TEM小室)的测量带宽可达3GHz，但随着集成电路的工作频率日益升高，现有TEM小室的测量带宽无法满足其测试要求。随着测试频率的快速升高，TEM小室的性能在高频段会显著下降。

常规的TEM小室的常见尺寸为长30cm、宽15cm、高8cm，适用的频率范围为0～3GHz，TEM内部的可用测试空间较大，在测量高频的IC芯片时，TEM的测试频率范围仍被限制在3GHz内，且随着频率升高，TEM小室的性能将会显著下降，对测试结果的准确性会产生一定的影响。尤其针对小尺寸的高频集成电路IC芯片，需要采用一种新的TEM小室来进行测试。

发明内容

发明目的：提供一种能够提升测试上限频率至5GHz并增加测试结果准确性的更小尺寸的横电磁波室。

技术方案：一种横电磁波室，包括外导体，所述外导体围设形成一小室，在所述小室内沿一轴向设有内导体，所述内导体两端分别连接有一同轴连接头；其中，所述内导体具有一主体段、由所述主体段沿纵长方向延伸形成的两渐变段，以及轴接于所述渐变段且分别位于渐变段两端的两匹配段；所述渐变段的外周表面在所述轴向上的纵截面与轴向自内向外延伸形成一第一斜切角和一第二斜切角，所述第二斜切角大于所述第一斜切角，且渐变段的纵截面自内向外逐渐减小；在所述小室侧壁上沿轴向设有过孔，所述同轴连接头从所述小室外穿过所述过孔并延伸至所述小室内以连接于所述匹配段，所述小室用以在0至5GHz频率范围下对集成电路芯片进行测试。

优选的，所述渐变段的外周表面在所述轴向上的纵截面为渐变式双梯形结构，所述纵截面包括沿所述轴向连接的第一梯形和第二梯形，所述第二梯形的外周表面与所述轴向形成所述第二斜切角，所述第一梯形的外周表面与所述轴向形成所述第一斜切角，所述渐变段用以改善阻抗的稳定性。

优选的，所述过孔的半径为1.7mm，以调节阻抗。

优选的，所述内导体的外周表面与所述外导体的内周表面的间距为0.3mm，用以优化内导体与外导体之间的匹配阻抗，防止小室的反射系数性能变差。

优选的，所述内导体通过导电银浆与所述同轴连接头内的针连接。

优选的，所述内导体为铝表面镀有高电导率金属的结构件，以减少所述内导体与所述同轴连接头的针阻抗。

优选的，在所述小室内还设有支撑体，所述支撑体用以支撑卡嵌所述内导体位于所述小室中心，使对所述小室性能影响最小。

优选的，所述外导体包括一上半外导体以围设形成一上半腔体、一下半外导体以围设形成一下半腔体，所述上半外导体与所述下半外导体可拆卸式配合以使所述上半腔体和所述下半腔体围设形成所述小室，利于测试和维修。

优选的，还包括位于所述外导体上方的一屏蔽板，所述外导体在靠近所述屏蔽板一侧上设有开槽用于放置安装有所述集成电路芯片的测试板，该集成电路芯片尺寸更小。

有益效果：本发明与现有技术相比，其具有的优点：

1、通过对所述小室尺寸的优化设计，将所述内导体两端与同轴转接头相连接，内导体的渐变段外周表面在其纵长方向上的截面设为双梯形结构以更好地改善阻抗的稳定性，过孔的半径扩增设计用以调节阻抗；能够提升所述小室的测试上限频率即测试带宽至5GHz；能够实现对阻抗的匹配优化实现所述小室具有更好的回波损耗以及更低的插入损耗；

2、外导体为锻造结构件替代焊接件有利于减小设计误差，提升小室的屏蔽性能；并利用所述外导体可拆卸装配所述小室，利于测试和维修。

附图说明

图1为横电磁波室的立体图；

图2为小室内的装配示意图；

图3为内导体的渐变段的示意图；

图4为支撑体的外观示意图；

图5为小室的主传输区域的结构示意图；

图6为主传输区域阻抗随内导体宽度变化的仿真结果示意图；

图7为小室的渐变区域的结构示意图；

图8为渐变区域外端口特性阻抗随内导体宽度变化的仿真结果示意图；

图9为小室的整体结构仿真模型示意图；

图10为回波损耗的结果示意图；

图11为插入损耗的结果示意图。

具体实施方式

以下结合附图，对本发明提供的技术方案做详细说明。

如图1所示，所述的横电磁波室(TEM chamber，TEM小室)，针对小尺寸的集成电路芯片进行测试，该横电磁波室包括外导体20、内导体10、同轴连接头30、支撑体40、屏蔽板24。外导体20围设形成小室1，内导体20沿一轴向设置于小室1中心位置，所述小室1内沿轴向50设置有所述内导体10，所述内导体10的纵长方向为所述小室1的长度方向，也即为所述轴向50；内导体20两端连接一所述同轴连接头30，且每一所述同轴连接头30从所述小室1外部延伸入所述小室1内部以与所述内导体20同轴连接。

所述外导体20具有相对设置的上半外导体220和下半外导体210，上半外导体220围设形成上半腔体22，下半外导体210围设形成下半腔体21，上半外导体220与下半外导体210配合后使得上半腔体22与下半腔体21围设形成所述小室1，所述内导体10沿所述轴向对称地布置于所述外导体10的所述上半腔体22与下半腔体21内。所述上半外导体220与所述下半外导体210可拆卸式配合，可通过螺钉进行拆装，实现对所述小室1拆卸调节时使用方便。装配后的的所述横电磁波室的外形为一长方体结构件，尺寸设为长14cm、宽6cm、高4cm。所述外导体20最薄处的厚度为2mm，且所述外导体20经导电氧化处理。所述小室1用以在0～5GHz频率范围下对更小尺寸的集成电路芯片进行测试。

该横电磁波室的外导体20即所述上半外导体220、所述下半外导体210为锻造结构件而非焊接件，二者装配形成所述小室1，而非焊接工艺，利于提升所述小室1的屏蔽性能，提升反射系数在于内导体10的宽度和小室1的高度之比为优化的定值，因此采用锻造技术利于减小误设计差，提升小室1内反射系数的性能，利用上半外导体220与下半外导体210可拆卸，利于测试和维修。

如图2所示，所述内导体10具有同轴的一主体段11、由所述主体段11沿其纵长方向延伸形成的两渐变段12，以及轴接于所述渐变段12且位于端部的两匹配段13；所述主体段11、所述匹配段13、所述渐变段12均呈所述轴向延伸；所述渐变段12的外周表面在所述轴向50上的截面与所述轴向50形成至少一斜切角(Taper角，也称为底切结构)；以及，在所述小室1侧壁上沿所述轴向设有过孔60，所述同轴连接头30从所述小室1外穿过所述过孔60并延伸至所述小室1内以连接于所述匹配段13。

如图3所示，所述内导体10的渐变段12关于所轴向50呈对称设置，渐变段12作为立体结构形成双圆台结构，且渐变段的纵截面积自内向外逐渐减小；其中第二圆台位于第一圆台的顶端，且第二圆台的圆台底部与第一圆台的圆台顶端相接。所述渐变段12的外周表面在所述轴向50上的纵截面为双梯形结构，包括沿所述轴向50依次连接的第一梯形121(第一圆台的纵截面)和第二梯形122(第二圆台的纵截面)，在从主体段11延伸至渐变段12的过程中，所述双梯形结构的外形尺寸沿所述轴向50变小，即所述第二梯形122沿所述轴向50的高度尺寸小于所述第一梯形121沿所述轴向50的高度尺寸，且所述第二梯形122在垂直于所述轴向50的尺寸小于所述第一梯形121在垂直于所述轴向50的尺寸，以及所述第二梯形122的外周表面在所述轴向50上的纵截面与所述轴向50形成第二斜切角α₂，即Taper角为α₂，所述第一梯形121的外周表面在所述轴向50上的纵截面与所述轴向50形成第一斜切角α₁，即Taper角为α₂，所述第二斜切角α₂大于所述第一斜切角α₁。

所述内导体10在靠近所述同轴连接头30的位置处即对所述渐变段12的结构设计，使得所述内导体10在连接所述同轴连接头30内部的铜针时，可获得更佳的匹配阻抗，从而所述渐变段12的设计能够改善阻抗的稳定性。

相对应地，所述小室1内分为：主传输区域、渐变区域以及匹配区域，所述主传输段与所述内导体10的所述主体段11对应，即所述内导体10的主体段11与所述外导体20形成所述主传输区域，所述渐变区域与所述内导体10的所述渐变段12对应，即所述内导体10的渐变段12与所述外导体20形成所述渐变区域，以及所述匹配区域与所述内导体10的所述匹配段13对应。

内导体10与外导体20之间的间隙最佳尺寸为0.2mm至0.4mm，即，所述内导体的外周表面与所述外导体的内周表面的最小间距为0.2mm～0.4mm。

在对应主传输区域和渐变区域内，所述内导体10的外周表面与所述外导体20的内周表面的最佳间距为0.3mm，具体为所述内导体10在其宽度方向上与所述外导体2内壁的最优间距设为0.3mm，用以避免因所述外导体20与所述内导体10间距过小造成短路或耦合过强，或间距过大造成阻抗调节不匹配等问题。

所述内导体10在其高度方向上的厚度为0.8mm，其采用铝型材结构件，进一步地选为铝表面镀有高电导率金属的结构件，例如铝表面镀镍或镀银，用以使得所述内导体10更易于与所述同轴连接头30内的铜针相连接。

该横电磁波室优化设计了同轴连接头30与内导体10的互连部分，每一所述同轴连接头30延伸入所述小室1内的长度为0.2mm～0.4mm。

所述同轴连接头30均为SMA型连接器，所述同轴连接头30的内芯直径为1.3mm，每一所述同轴连接头30延伸入所述小室1内的长度为0.3mm，从而在设计所述内导体10的长度时，所述内导体10在沿其纵长方向上的长度相对于所述小室1的长度需内缩0.6mm的长度，用以保证所述同轴转接头内的铜针的中心位置与所述内导体10的中心位置的相一致的居中性。

所述同轴连接头30与内导体10的互连部分的设计，用于防止过大的间隙导致互连不匹配，也防止过小的间隙导致内导体10与外导体20强耦合，进而防止导致反射系数性能变差。

所述过孔60的半径为1.7mm，所述过孔60用于引出所述同轴连接头30用于设置端口。所述过孔60相对于常规孔进行了扩增设计，是为了对所述同轴连接头30、所述外导体20、所述匹配段13之间的阻抗进行匹配优化设计，以保证所述端口的阻抗稳定在50Ω左右。在靠近端口位置例如匹配段13处，由于所述内导体10与边界例如过孔60处的距离过小，会导致所述内导体10的耦合电容增强，所述过孔60的半径扩增至1.7mm以调节阻抗。

所述小室1内设置有所述支撑体40，所述支撑体40用以支撑卡嵌所述内导体10位于所述小室1中心处。如图4所示，所述小室1内部的所述支撑体40为一卡垫，通过所述卡垫可将所述内导体10准确地固定于所述小室1的中心位置，且不会对所述小室1的性能产生较大的影响。所述垫片为超薄式内嵌设计，所述垫片的整体尺寸小于60mm×5mm×1.5mm，以将所述垫片处的阻抗突变减至最小。

所述支撑体40遵循了对所述小室1性能影响最小的原则进行设计，相对而言，所述支撑体40的体积越小，所述支撑体40对所述小室1的影响会越小，而所述小室1的中心区域的场主要为垂直分量，垂直型圆柱棒的设计会导致该点处的阻抗有较大的变化从而引起一定的反射。

所述横电磁波室还包括位于所述上半腔体22一侧的屏蔽板23，在所述上半腔体22靠近所述屏蔽板24一侧设置有开槽23用于放置安装有所述集成电路芯片的测试板例如PCB电路板，所述开槽23的尺寸为50mm×50mm，所述测试板上安装有所述集成电路芯片，所述小室1用于测试尺寸小于等于20mm×20mm的IC芯片。

在已确认所述小室1的外形以及测试空间后，所述小室1在CST(微波工作室)中建模用以三维电磁问题的仿真分析；由所述过孔60处引出50Ω的同轴线并放置端口，设置好激励、频率，以及边界条件等，对S参数进行仿真优化，基于CST对所述小室1进行参数扫描，优化S参数结果并对场均匀性进行仿真；模型优化完成后，对所述小室1进行加工以及组装。

在上述建模过程中，整个模型呈中心对称分布，为了简化建模的复杂度，所设的各单位均为实际长度的一半，所述小室1的结构如图5所示，a代表所述小室1的主传输区域半宽度，b代表所述小室1的主传输区域的半高度，w代表所述内导体10的半宽度，c则代表所述小室1的主传输区域的半长度。考虑到所述内导体10的轻量化、成本以及加工难度等而采用铝板进行加工，尚需在CST进行三维建模精确仿真其阻抗。

完成参数化建模后，设置仿真频率、波导端口、网格以及边界条件便可以对w参数进行扫频分析，主传输区域特性阻抗随内导体宽度w变化的仿真结果如图6所示。

如图6所示，整个主传输区域的特性阻抗的大小随着内导体10宽度的增加而线性减小，由于小室1是典型的50Ω系统中动作的设备，所以需要保持阻抗为50Ω，可得w值为49.15mm即内导体10的宽度为98.3mm时，主传输区域的特性阻抗正好符合设计要求，主传输区域的设计可以保证测试区域的稳定以及减弱在测设备(EUT)对场的影响。

所述小室1的渐变区域的设计不佳会导致传输变差以及增大高次模的影响。对于渐变区域，如图7所示，在其长度与主传输区域相差不大时，仍可沿着信号传输截面把它看成所述小室1的高与所述内导体10同步变小的RCTL。只要(b/w)保持在一个恒定的值，则阻抗也趋于不变。其中f是渐变区域末端的半宽度，e是渐变区域末端的半高度，g则是所述内导体10的渐变段12的宽度，为了方便后续与法兰板相连，将f和e分别定为20mm和10mm，这样几乎保证了主传输区域和渐变区域两端长宽比的一致性。在确定了所述小室1即外导体20的尺寸后，对g参数进行扫频分析可得图8所示的结果。

在将g的值设为9.8mm可以得到50Ω的特性阻抗，但整个所述小室1的设计还需要整个部分与同轴转接头30相连。对于将采用的N型法兰板其外壳需与所述小室1的外导体20相连，法兰板只能安装于金属面板之上，所以需要将外导体20延长一小段并封闭其端口，还需在封闭板上预留适配接头大小的孔洞并将其和内导体10连接使之成为一个完整的TEM波导结构。所述小室1的整体结构仿真模型如图9所示。

仿真结果表明，如图10所示，在测试频率为0～5GHz范围内，回波损耗S11小于-18dB，如图11所示，在测试频率为0～5GHz范围内，插入损耗大于-2dB。与3GHz横电磁波小室1对比，本发明横电磁波室用于测试的高频集成电路芯片的尺寸缩小一半，测试上限频率至5GHz，并实现了更佳的回波损耗和更低的插入损耗。如表1所示，表1为该横电磁波室与常规TEM小室的对比参数表，表1具体如下：

表1该横电磁波室与常规TEM小室的对比参数表

本发明的横电磁波室，应用于集成电路的辐射发射测试以及辐射抗扰度测试。针对小尺寸的高频集成电路芯片，小室1通过减小优化尺寸，提升工作带宽和场均匀性，采用同轴连接头，与N型连接器相比提升了工作带宽，使整体更加轻便，提升测试带宽至5GHz；所述小室1能够在0～5GHz频率范围下对集成电路芯片进行测试。该小室1的内导体10两端连接同轴连接头30为SMA连接器，适用性更广，实现了更佳的回波损耗在小于-18dB和更低的插入损耗小于-1dB；利用内导体10的渐变段12设计以及所述过孔60的半径扩增设计，实现改善阻抗的稳定性，以及对阻抗的匹配优化；利用支撑体40为极薄的卡垫，对小室1性能的影响减至最小。本发明该横电磁波室进一步地扩展了测试适用范围，并大幅增加测试结果的可靠性。

Claims

1.一种横电磁波室，包括外导体(20)，其特征在于，所述外导体围设形成一小室(1)，在所述小室内沿一轴向(50)设有内导体(10)，所述内导体两端分别连接有一同轴连接头(30)；其中，

所述内导体具有一主体段(11)、由所述主体段沿纵长方向延伸形成的两渐变段(12)，以及轴接于所述渐变段且分别位于渐变段两端的两匹配段(13)；

所述渐变段的外周表面在所述轴向上的纵截面与轴向自内向外延伸形成一第一斜切角和一第二斜切角，所述第二斜切角大于所述第一斜切角，且渐变段的纵截面自内向外逐渐减小；

在所述小室侧壁上沿轴向设有过孔(60)，所述同轴连接头从所述小室外穿过所述过孔并延伸至所述小室内以连接于所述匹配段，所述小室用以在0至5GHz频率范围下对集成电路芯片进行测试。

2.根据权利要求1所述的横电磁波室，其特征在于，所述渐变段的外周表面在所述轴向上的纵截面为渐变式双梯形结构，所述纵截面包括沿所述轴向连接的第一梯形(121)和第二梯形(122)，所述第二梯形的外周表面与所述轴向形成所述第二斜切角，所述第一梯形的外周表面与所述轴向形成所述第一斜切角。

3.根据权利要求1所述的横电磁波室，其特征在于，所述过孔的半径为1.6mm～1.8mm。

4.根据权利要求1所述的横电磁波室，其特征在于，所述内导体的外周表面与所述外导体的内周表面的最小间距为0.2mm～0.4mm。

5.根据权利要求1所述的横电磁波室，其特征在于，所述外导体为长方体型结构件，外形尺寸为长14cm、宽6cm、高4cm，且所述外导体的厚度大于等于2mm。

6.根据权利要求1所述的横电磁波室，其特征在于，所述内导体通过导电银浆与所述同轴连接头内的针连接。

7.根据权利要求6所述的横电磁波室，其特征在于，所述内导体为铝表面镀有高电导率金属的结构件。

8.根据权利要求1所述的横电磁波室，其特征在于，在所述小室内还设有支撑体(40)，所述支撑体用以支撑卡嵌所述内导体位于所述小室中心。

9.根据权利要求1所述的横电磁波室，其特征在于，所述外导体包括一上半外导体(220)以围设形成一上半腔体(22)、一下半外导体(210)以围设形成一下半腔体(21)，所述上半外导体与所述下半外导体可拆卸配合，所述上半腔体和所述下半腔体围设形成所述小室。

10.根据权利要求9所述的横电磁波室，其特征在于，还包括位于所述外导体上方的一屏蔽板(24)，所述外导体在靠近所述屏蔽板一侧上设有开槽(23)用于放置安装有所述集成电路芯片的测试板。