CN113451510A - 半导体器件和形成方法 - Google Patents

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Abstract

一种半导体器件包括衬底、位于该衬底上的第一导电层、第一导电通孔，以及位于该第一导电通孔与该衬底之间的另外的导电层和导电通孔。该第一导电通孔位于衬底与第一导电层之间，并且电连接到第一导电层。该第一导电通孔延伸穿过至少两个介电层，并且具有大于约8千埃的厚度。具有高品质因子的电感器形成在第一导电层中，并且还包括第一导电通孔。本发明的实施例还涉及形成半导体器件的方法。

Description

半导体器件和形成方法
技术领域
本发明的实施例涉及半导体器件和形成方法。
背景技术
电感器是集成电路的组成部分。在集成电路工艺中制造的电感器通常包括导电螺旋线圈、输入和输出迹线以及焊盘，所有这些都至少部分地形成在集成电路的最上面的金属层中。电感器的一个性能指标是品质或“Q”因子。在射频电子中，Q因子可以被看作是信号选择性的量度，信号选择性即衰减干扰信号，特别是那些邻近于期望频带的信号，同时保持期望频带的信号的能力。增加Q因子可改善信号选择性，这是在集成电路工艺中制造的电感器设计中的重要目标。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括:衬底；第一导电层，位于衬底上；第一导电通孔，位于第一导电层与衬底之间并且电连接到第一导电层，第一导电通孔具有大于约8千埃的厚度；多个第二导电层，位于第一导电通孔与衬底之间；以及多个第二导电通孔，位于第一导电通孔与衬底之间。
根据本发明实施例的另一个方面，提供了一种形成半导体器件的方法，包括：在第一导电层上形成第一介电层；在第一介电层上形成第二介电层；形成延伸穿过第一介电层和第二介电层的导电通孔；在第二介电层上形成第三介电层；以及在第三介电层中形成电感器的至少第一导电部分并与导电通孔直接接触。
根据本发明实施例的又一个方面，提供了一种半导体器件，包括:第一介电层；第二介电层，位于第一介电层上；第一蚀刻停止层，位于第一介电层与第二介电层之间；第三介电层，位于第二介电层上；电感器，包括：导电迹线，位于第三介电层中；以及导电通孔，基本上直接接触导电迹线并且延伸穿过第一介电层、第二介电层和第一蚀刻停止层；以及电路，电耦合到电感器且被配置为将电信号发送到电感器或从电感器接收电信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可任意地增大或减小。
图1是根据一些实施例的电感器的俯视图。
图2是根据一些实施例的图1的电感器的相邻弯曲的透视图。
图3是根据一些实施例的图1的电感器的电路图。
图4是根据一些实施例的图1的电感器的结构的截面图。
图5a-图5n是根据一些实施例的制造图4的结构的方法的截面图。
图6是根据一些实施例的制造导电部分的方法的流程图。
图7是根据一些实施例的无源射频器件的电路框图。
图8是根据一些实施例的有源射频器件的电路框图。
图9是根据一些实施例的压控振荡器器件的电路框图。
具体实施方式
以下公开内容提供了许多用于实现所提供的主题的不同特征的不同的实施例或示例。以下将描述元件和布置的具体示例，以简化本发明。当然，这些仅仅是示例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复附图标记和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述附图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。
术语“顶部金属层”在本文中可以用来指最远离芯片的衬底的集成电路芯片(或简称为“芯片”)的金属层，和/或在其上没有进一步形成金属层的芯片的金属层。术语“底部金属层”在本文中可以用来指最接近衬底的芯片的金属层，和/或在其自身与衬底之间不具有金属层的芯片的金属层。术语“中间金属层”在本文中可以用来指在顶部金属层与底部金属层之间的任何金属层。
术语“上部导电通孔”在本文中可以用来指来指与顶部金属层直接接触的任何导电通孔。术语“中间导电通孔”在本文中可以用来指不与顶部金属层直接接触的任何导电通孔。
片上电感器品质因子与集成电路设计中的各种理想性能指标密切相关，包括但不限于射频边带抑制和压控振荡器相位噪声降低。衬底损耗和自谐振是两个环境挑战，阻碍了设计人员生产具有高品质因子的片上电感器的能力。氧化物电容Cox(即电感器与在其上方形成电感器的衬底之间的电容)的增加有效地减少了衬底损耗和自谐振。氧化物电容Cox与氧化物厚度tox成反比，这表明可以通过增加电感器的氧化物厚度tox来提高品质因子。
为了减少衬底损耗因子和自谐振因子以增加片上电感器的品质因子，下面描述了针对增加氧化物厚度tox的集成电路结构和工艺流程的各种实施例。在一些实施例中，通过将上部导电通孔延伸穿过至少两个介电层来增加氧化物厚度tox。在一些实施例中，通过将上部导电通孔延伸穿过位于至少两个介电层之间的至少一个蚀刻停止层来进一步增加氧化物厚度。0.5纳亨片上电感器的Q因子比当使用本文所述的结构和工艺时大于约22。
图1是根据一些实施例的电感器电路10的俯视图。电感器电路10是芯片中的片上电感器。电感器电路10以集成电路制造工艺制造。电感器电路10在芯片的衬底上。在一些实施例中，衬底是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以掺杂有p型或n型掺杂剂或不掺杂。在一些实施例中，衬底是晶圆，诸如硅晶圆。SOI衬底通常包括形成在绝缘体层上的半导体材料层。在一些实施例中，绝缘体层是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅或玻璃衬底的衬底上。在一些实施例中，使用多层或梯度衬底。在一些实施例中，衬底的半导体材料包括硅和/或锗。在一些实施例中，半导体材料是化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。在一些实施例中，衬底是合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。在一些实施例中，以上的组合可用作衬底。
衬底通常将包括集成电路器件(未示出)。在一些实施例中，集成电路器件包括在衬底内和/或上形成的晶体管、二极管、电容器、电阻器等或其组合。可以使用任何合适的方法来形成集成电路器件。
电感器电路10包括具有任何合适的形状或架构的电感器100。在一些实施例中，电感器100可以是具有八边形线圈(或简称为“线圈”)130的对称或大体上对称的螺旋电感器100。第一迹线141和第一焊盘142以及第二迹线143和第二焊盘144提供到线圈130的输入和输出电信号连接。在一些实施例中，如图1所示，第一保护环段110和第二保护环段120部分地围绕螺旋电感器100。在一些实施例中，可以省略第一保护环段110和/或第二保护环段120。在一些实施例中，线圈130至少部分地形成在芯片的顶部金属层中。在顶部金属层中形成线圈130可以减小寄生电容，该寄生电容通常与线圈和在其上方形成线圈的衬底之间的距离或“氧化物厚度”(tox)成反比。
在整个说明书中，对电感器电路10的参考不限于图1所示的对称螺旋电感器架构。在各种实施例中，至少包括非对称螺旋电感器的其它电感器结构可以用作电感器电路10中的电感器100，并且所描述的用于改善电感器Q因子的技术可应用于其它电感器架构，而无需设想明显的改进。对称螺旋电感器通常会在较低的自谐振频率与较高的电感、较高的Q因子与较低的串联电阻之间进行权衡。
在各种实施例中，可以将至少包括六边形、正方形或圆形的其它电感器形状用作电感器电路10中的电感器100，并且所描述的用于提高感器Q因子的技术可以应用于其它电感器形状，而无需设想明显的改进。尽管圆形电感器表现出良好的Q因子，但是很少或没有半导体制造工艺支持采用弯曲边的形状。方形电感器通常更紧凑、更容易制造，并且对于给定面积表现出较高的电感，但Q因子较低。八边形和六边形电感器在可制造性、Q因子和电感之间达到了理想的平衡。同样，任何形状都将从本文所述的Q因子增强技术的应用中受益。基本闭合的几何图案的其它示例将包括盒中盒图案(正方形或矩形)或其它多边形螺旋图案、不规则形状的螺旋图案、嵌套的平行四边形或多边形图案等。
在一些实施例中，电感器电路10具有大于约21、大于约22、大于约23或大于约24的Q因子。在一些实施例中，电感器电路10具有小于约1纳亨、小于约0.5纳亨或小于约0.1纳亨的电感。较低的电感可能希望获得较高的工作频率。
电感器电路10的螺旋电感器100包括线圈130、第一迹线141、第一焊盘142、第二迹线143和第二焊盘144。
线圈130的第一线圈段131是线圈130的第一外环段。在一些实施例中，第一线圈段131包括至少3个弯曲、至少4个弯曲或至少5个弯曲。如本文中所描述的“弯曲”可以是指在线圈130的一个节段的方向上的改变。圆形电感器将因此具有无限的弯曲，而多边形电感器将具有有限数量的弯曲。在一些实施例中，第一线圈段131与第一迹线141整体形成。在一些实施例中，第一线圈段131通过导电通孔电连接到第一迹线141。
第二线圈段132是线圈130的内环段。在一些实施例中，第二线圈段132包括至少4个弯曲、至少6个弯曲或至少8个弯曲。在一些实施例中，第二线圈段132与第一线圈段131和/或第一迹线141整体形成，或者通过导电通孔电连接到第一线圈段131和/或第一迹线141。
第三线圈段133是电连接到第一线圈段131和第二线圈段132的第一桥段。在一些实施例中，第三线圈段133与第一线圈段131和第二线圈段132整体形成，或者通过导电通孔电连接到第一线圈段131和第二线圈段132。
第五线圈段135是线圈130的第二外环段。在一些实施例中，第五线圈段135包括至少3个弯曲、至少4个弯曲或至少5个弯曲。在一些实施例中，第五线圈段135与第二迹线143整体形成。在一些实施例中，第五线圈段135通过导电通孔电连接到第二迹线143。
第四线圈段134是电连接到第五线圈段135和第二线圈段132的第二桥段。第四线圈段134在第三线圈段133下方交叉，并且与第三线圈段133电隔离。在一些实施例中，第四线圈段134形成在至少一个中间金属层中。
第六线圈段136是与第二线圈段132和第四线圈段134部分重叠的第一金属间连接区域。在一些实施例中，第六线圈段136包括一个或多个导电通孔以及从第二线圈段132延伸到第四线圈段134的一个或多个金属接触件。第六线圈段136在第二线圈段132与第四线圈段134之间建立电连接。
第七线圈段137是与第五线圈段135和第四线圈段134部分重叠的第二金属间连接区域。在一些实施例中，第七线圈段137包括一个或多个导电通孔以及从第五线圈段135延伸到第四线圈段134的一个或多个金属接触件。第七线圈段137在第五线圈段135与第四线圈段134之间建立电连接。
在一些实施例中，在芯片的顶部金属层中形成第一焊盘142、第一迹线141、第一线圈段131、第三线圈段133、第二线圈段132、第五线圈段135、第二迹线143和第二焊盘144(“段”)。在一些实施例中，段还形成在至少一个中间金属层和/或底部金属层中，段中包括的金属层通过导电通孔互连。通过有效地增加通过螺旋电感器100的电流路径的截面积(电阻与截面积成反比)，在多于一个金属层中形成段降低了螺旋电感器100的串联电阻，这在一些电路应用中是所期望的。
在一些实施例中，第一焊盘142、第一迹线141、第一线圈段131、第三线圈段133、第二线圈段132、第五线圈段135、第二迹线143和第二焊盘144中的任何一个包括从顶部金属层延伸穿过至少两个介电层的至少一个上部导电通孔。螺旋电感器100中的每个上部导电通孔是单个连续结构。在一些实施例中，使用不超过一个化学镀铜步骤来完成上部导电通孔的形成。
第一保护环段110和第二保护环段120围绕线圈130形成保护环。保护环使线圈130发出的射频噪声衰减。衰减保护附近的可能对线圈130产生的电磁干扰敏感的电路。
图2是根据一些实施例的图1的电感器的相邻弯曲的透视图。图3是根据一些实施例的图1的电感器的电路图。为了便于说明，在图2中示出了两个金属层。其它实施例可以包括多于两个金属层。
电感器部分20包括衬底240和在衬底240的第一侧上的介电层230。图2中示出了第一线圈段131和第二线圈段132的部分，以及前剖视图和侧剖视图。为了便于描述，包括电感330、电阻331、电容332、电容340、电阻350和电容360的等效电路元件也示出为叠加在图2的透视图上。
图3所示的等效电路30是用于近似片上电感器(诸如螺旋电感器100)的电行为的π型集总物理模型。
电感330为螺旋电感器100的串联电感建模。电感330的第一端子电连接到电容332的第一端子、电容340的第一端子以及第一接口端子310。电感330的第二端子电连接到电阻331的第一端子。
电阻331为螺旋电感器100的串联电阻建模。电阻331的第一端子电连接到电感330的第二端子。电阻331的第二端子电连接到电容332的第二端子、电容341的第一端子和第二接口端子320。
电容332表示螺旋电感器100的串联电容。电容332通常为螺旋电感器100中的电容耦合建模。图2中示出了第一线圈段131与第二线圈段132之间的一种类型的电容耦合。由电容332表示的总电容耦合通常被认为由图1所示的线圈130的第三线圈段133和第四线圈段134的交叠所支配。电容332的第一端子电连接到第一接口端子310、电感330的第一端子以及电容340的第一端子。电容332的第二端子电连接到电阻331的第二端子、电容341的第一端子和第二接口端子320。
电容340和电容341分别为分布在第一接口端子310和第二接口端子320处的螺旋电感器100的氧化物电容建模。螺旋电感器100的氧化物电容通常建模为均匀分布：Cox1＝Cox2＝Cox。电容340和电容341分别表示第一线圈段131与衬底240之间以及第二线圈段132与衬底240之间的介电层230的电容。
电阻350和电阻351为衬底240从介电层230到偏置端子370的电阻建模，分别对应于从电容340的第二端子到偏置端子370的电阻和从电容341的第二端子到偏置端子370的电阻。电容360和电容361分别为衬底240从介电层230到偏置端子370的电容建模从，分别对应于从电容340的第二端子到偏置端子370的电容和从电容341的第二端子到偏置端子370的电容。电阻350和351通常建模为均匀分布：Rsub1＝Rsub2＝Rsub。电容360和电容361通常建模为均匀分布：Csub1＝Csub2＝Csub。
等效电路30将螺旋电感器100的Q因子近似为：
Figure BDA0002957887230000081
Figure BDA0002957887230000082
Figure BDA0002957887230000083
(1)的中间项表示通常所知的衬底损耗因子，它是小于一的数，因为寄生Rp在分母中占第二项的主要部分，所以其接近一。寄生电阻Rp扩展为(2)。根据(2)，降低Cox将增加Rp。增加的Rp使衬底损耗因子升高为接近于一，这提高了Q因子。
(1)的第三项表示通常所知的自谐振因子，它也是小于一的损耗因子。寄生电容Cp扩展为(3)。如果Cp减小，则自谐振因子增大。根据(3)，当Cox减小时，Cp减小。
Cox通常通过以下公式获得：
Figure BDA0002957887230000084
根据(4)，Cox与电感器面积lw和氧化物介电常数εox成正比，与氧化物厚度tox成反比。氧化物厚度tox的增加降低了Cox，这降低了衬底损耗因子和自谐振因子，从而增加了Q因子。“氧化物厚度”通常是指螺旋电感器100与衬底之间的氧化物或其它合适的电介质的厚度。氧化物厚度可以测量为螺旋电感器100的接近衬底的表面与衬底本身之间的距离。图4示出了根据各种实施例的氧化物厚度的一种量度，标记为“tox”。
通过增加电感器100与衬底之间的距离，使用延伸的(例如，更高或更深)的上部导电通孔有效地增加了氧化物厚度tox。为了提高电感器品质因子和整体器件性能，在一些实施例中，通过将上部导电通孔延伸穿过至少两个介电层来增加氧化物厚度tox。在一些实施例中，通过将上部导电通孔延伸穿过位于至少两个介电层之间的至少一个蚀刻停止层来进一步增加氧化物厚度。
在图2中突出显示了结构210和结构220，每个结构都包括这样的上部导电通孔。图2示出了第一线圈段131的第一金属线211与第二金属线212之间的通孔213(上部导电通孔)的定位。图2示出了根据至少一个实施例的结构210。在一些实施例中，第一线圈段131包括分布在整个第一线圈段131中的至少十个、至少一百个或更多个结构210。结构220包括在第二线圈段132中。突出显示了结构220，以在概念上说明第二线圈段132的第三金属线221和第四金属线222之间的通孔223的位置。在一些实施例中，第二线圈段132包括分布在整个第二线圈段132中的至少十个、至少一百个或更多个结构220。在一些实施例中，类似于结构210或结构220的结构被包括在第一焊盘142、第一迹线141、第三线圈段133、第五线圈段135、第二迹线143和/或第二焊盘144中。
在一些实施例中，结构210或结构220的阵列分布在整个螺旋电感器100中，每个结构210或结构220具有约0.1微米至约10微米的宽度、约0.1微米至约10微米的长度，并且该阵列的间距/间距为约为0.1微米至约10微米。其它实施例可以利用更大或更小的长度、宽度和/或阵列间距/间隔。在一些实施例中，结构210或结构220不均匀地分布在螺旋电感器100或电感器电路10的一个或多个区域中。
通孔213是上部导电通孔。通孔213与第一金属线211直接接触并且与第二金属线212直接接触。在一些实施例中，通孔213是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。
通孔223是上部导电通孔。通孔223与第三金属线221直接接触并且与第四金属线222直接接触。在一些实施例中，通孔223是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。
为了减少衬底损耗因子和自谐振因子以增加片上电感器的品质因子，下面描述了针对增加氧化物厚度的集成电路结构和工艺流程的各种实施例。在一些实施例中，通过将上部导电通孔延伸穿过至少两个介电层以增加电感器100与衬底之间的距离来增加氧化物厚度。在一些实施例中，通过将上部导电通孔延伸穿过位于至少两个介电层之间的至少一个蚀刻停止层来进一步增加氧化物厚度。当使用本文所述的结构和工艺时，片上电感器的0.5纳亨的Q因子大于约22。
图4是根据一些实施例的导电堆叠40的示意图。示出了堆叠40，其示出了：金属部件211、212、422、432、442、452、462、472、482；介电层400、410、415、420、425、430、435、440、445、450、455、460、465、470、475、480、485；衬底240；以及从底部金属层穿过各种中间金属层到达顶部金属层的导电通孔213、421、431、441、451、461、471、481。图4中示出了七个中间金属层。在一些实施例中，利用更少或更多的中间金属层。
图4示出了十七个介电层。为了清楚地说明，图4中未示出居间功能层，包括蚀刻停止层、抗反射层等。在一些实施例中，在一个或多个介电层之间包括一个或多个功能层。在一些实施例中，介电层410至少包括图5n所示的介电层511、512和功能层501、502、503。在一些实施例中，介电层420、430、440、450、460、470、480各自的厚度小于介电层410的厚度。在一些实施例中，介电层420、430、440、450、460、470、480的厚度小于7千埃。
导电部件482是介电层485中的底部金属层接触件。通孔481是介电层480中的底部金属层通孔，并且直接接触导电部件482。通孔481和介电层485在衬底240上。在一些实施例中，在导电部件482的面对衬底240的表面与衬底240之间不存在居间金属层。
导电部件472是介电层475中的第一中间层接触。导电部件472与通孔481直接接触。导电部件462、452、442、432、422和第二金属线212分别是第二中间层导电部件、第三中间层导电部件、第四中间层导电部件、第五中间层导电部件、第六中间层导电部件和第七中间层导电部件。在一些实施例中，导电部件432、442、452、462、472具有基本相同的厚度。在一些实施例中，导电部件422具有与第二金属线212基本相同的厚度。在一些实施例中，导电部件432、442、452、462、472的厚度不同于导电部件422和第二金属线212的厚度。在一些实施例中，导电部件422和第二金属线212比导电部件432、442、452、462、472厚。第二金属线212和导电部件422、432、442、452、462、472、482是或者包括至少一种导电材料。在一些实施例中，至少一种导电材料是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。
通孔471是介电层470中的第一中间层通孔。通孔471直接与导电部件472和导电部件462直接接触。通孔461是与导电部件462和导电部件452直接接触的第二中间层通孔。通孔451是与导电部件452和导电部件442直接接触的第三中间层通孔。通孔441是与导电部件442和导电部件432直接接触的第四中间层通孔。通孔431是与导电部件432和导电部件422直接接触的第五中间层通孔。通孔421是与导电部件422和第二金属线212直接接触的第六中间层通孔。在一些实施例中，通孔421、431具有基本相同的厚度。在一些实施例中，通孔441、451、461、471、481具有基本相同的厚度。在一些实施例中，通孔441、451、461、471、481的厚度不同于通孔421。431的厚度。在一些实施例中，通孔421、431比通孔441、451、461、471、481厚。
通孔213是上部导电通孔。通孔213的厚度在图4中标记为“t”。通孔213的厚度大于面对衬底240的通孔213的表面与衬底240之间的任何中间导电通孔的厚度。
在一些实施例中，通孔213的厚度大于约8千埃。在一些实施例中，通孔213的厚度在约8千埃至约30千埃的范围内。低于8千埃的通孔213的厚度可能不足以提供足够的功率处理能力，并且可能还会在第一金属线211与第二金属线212之间引入过多的金属间电容。当蚀刻穿过形成有通孔213的单个氧化物层的通孔213的开口时，穿过具有超过30千埃的厚度的单个氧化物层的通孔213的形成可能不利地影响工艺均匀性。
在一些实施例中，通孔213延伸穿过介电层410中的至少两个介电层，以通过进一步增加电感器100与衬底之间的距离来进一步增加氧化物厚度。使用由蚀刻停止层分开的两个介电层允许更厚的通孔213，同时通过在两个不同的蚀刻操作中蚀刻两个介电层来避免对工艺均匀性的不利影响。在一些实施例中，延伸通过至少两个介电层的通孔213的厚度在约16千埃至60千埃的范围内。在一些实施例中，通孔213具有约48千埃的厚度。厚度远大于8千埃的通孔213有效地增加了tox，从而降低了Cox并提高了品质因子。可以引入其它介电层和蚀刻停止层以进一步增加通孔213的厚度。厚度过大的通孔213可能在下部金属层上引入不必要的应力，这可能导致分层。
图5a至图5n是示出中间半导体结构的示意图，其图示了根据一些实施例制造图2和图4的结构210的方法。图6是根据一些实施例的制造结构210的方法的流程图。图5a至图5j通常涉及通孔213的形成。图5k至图5n通常涉及第一金属线211的形成。
在图5a中，提供第二金属线212。在一些实施例中，第二金属线212是中间金属层中的接触件或迹线。在一些实施例中，第二金属线212的形成是通过至少在光刻工艺中限定部件、去除介电材料以形成基本上对应于部件的开口、在开口内和开口上方沉积或镀覆导电材料以及平坦化和/或抛光导电材料和介电层来实现的。在一些实施例中，至少一种导电材料是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。在一些实施例中，在开口中沉积或镀覆导电材料之前，在开口中形成阻挡晶种层。
图5b示出了在执行图6所示的流程图60的操作600之后的中间半导体结构。在图5b中，功能层501形成在第二金属线212上。在一些实施例中，功能层501是第一功能层。在一些实施例中，功能层501是第一蚀刻停止层。例如，如图6所示，操作600可以包括通过沉积第一蚀刻停止层(ESL1)形成功能层501。通常，蚀刻停止层(ESL)提供了在形成诸如接触件或通孔的导电部件时停止蚀刻工艺的机制。ESL可以由具有与相邻层或元件不同的蚀刻选择比的介电材料形成。在一些实施例中，功能层501包括或者是通过适当的沉积工艺沉积的氮化硅、碳氮化硅、碳氧化硅、氮化碳、碳化硅等，或其组合。在一些实施例中，功能层501的厚度在约300埃至1000埃的范围内。在一些实施例中，功能层501由碳化硅形成并且具有约750埃的厚度。使用厚的功能层501既从而避免在功能层501中形成空隙并且增加通孔213的厚度和氧化物厚度tox，这可能是有利的。过厚的功能层501可能会增加蚀刻时间和蚀刻通过功能层501所消耗的蚀刻剂的体积。
图5c示出了在执行图6的操作601之后的中间半导体结构。在图5c中，功能层502形成在功能层501上。在一些实施例中，502是第二功能层。在一些实施例中，功能层502是类似于第一蚀刻停止层的第二蚀刻停止层。例如，如图6所示，操作601可以包括通过沉积第二蚀刻停止层(ESL2)形成功能层502。在一些实施例中，功能层502包括或者是通过适当的沉积工艺在功能层501上沉积的氮化硅、碳氮化硅、碳氧化硅、氮化碳、碳化硅等，或其组合。在一些实施例中，功能层502的厚度在约300埃至1000埃的范围内。在一些实施例中，功能层502由与功能层501相同的材料形成。在一些实施例中，功能层502由碳化硅形成并且具有约750埃的厚度。使用厚的功能层502既从而避免在功能层502中形成空隙并且增加通孔213的厚度和氧化物厚度tox，这可能是有利的。过厚的功能层502可能会增加蚀刻时间和蚀刻通过功能层502所消耗的蚀刻剂的体积。
图5d示出了在执行图6的操作602之后的中间半导体结构。在图5d中，介电层502形成在功能层511上。在一些实施例中，介电层511是第一介电层。在一些实施例中，介电层511由通过适当的沉积工艺沉积在功能层502上的介电材料形成。在一些实施例中，介电材料可以包括或者可以是二氧化硅、低k介电材料(例如，介电常数低于二氧化硅的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅玻璃(USG)、氟化硅玻璃(FSG)、有机硅玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合材料等，或其组合。例如，如图6所示，操作602可以包括通过沉积第一氧化物层(OX1)形成介电层511。在一些实施例中，介电层511的厚度在约4千埃至约30千埃的范围内。在一些实施例中，介电层511的厚度在约20千埃至约30千埃的范围内。在一些实施例中，介电层511由USG形成并且具有约25千埃的厚度。较厚的介电层511有利于增加通孔213的厚度和氧化物厚度tox。过厚的介电层511将在生产中消耗更多的时间和材料，并且还可能不利地影响工艺的均匀性。
图5e示出了在执行图6的操作603之后的中间半导体结构。在图5e中，功能层503形成在介电层511上。在一些实施例中，功能层503是第三功能层。在一些实施例中，功能层503是第三蚀刻停止层。例如，如图6所示，操作603可以包括通过沉积第三蚀刻停止层(ESL3)形成功能层503。在一些实施例中，功能层503由介电材料形成。在一些实施例中，介电层503包括或者是通过适当的沉积工艺在功能层511上沉积的氮化硅、碳氮化硅、碳氧化硅、氮化碳、碳化硅等，或其组合。在一些实施例中，功能层503的厚度在约200埃至1000埃的范围内。在一些实施例中，功能层503由与第一蚀刻停止层和第二蚀刻停止层不同的材料形成。在一些实施例中，功能层503由氮化硅形成并且具有约500埃的厚度。使用厚的功能层503既从而避免在功能层503中形成空隙并且增加通孔213的厚度和氧化物厚度tox，这可能是有利的。过厚的功能层503可能会增加蚀刻时间和蚀刻通过功能层503所消耗的蚀刻剂的体积。
图5f示出了在执行图6的操作604之后的中间半导体结构。在图5f中，介电层512形成在功能层503上。在一些实施例中，介电层512是第二介电层。在一些实施例中，介电层512通过适当的沉积工艺沉积在功能层503上。在一些实施例中，介电层512由介电材料形成。在一些实施例中，介电层512包括或者是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。例如，如图6所示，操作604可以包括通过沉积第二氧化物层(OX2)形成介电层512。在一些实施例中，介电层512的厚度在约4千埃至约30千埃的范围内。在一些实施例中，介电层512的厚度大于约5千埃、大于约10千埃、大于约20千埃或大于约30千埃。在一些实施例中，介电层512由与介电层511相同的材料形成。在一些实施例中，介电层512由USG形成并且具有约26千埃的厚度。在一些实施例中，介电层512由USG形成并且具有约25千埃的厚度。较厚的介电层512有利于增加通孔213的厚度和氧化物厚度tox。过厚的介电层512将在生产中消耗更多的时间和材料，并且还可能不利地影响工艺的均匀性。介电层511、512和功能层503的组合允许更大的通孔213厚度，同时在两个单独的操作中对介电层511、512进行蚀刻，这可以提高均匀性和成品率。
图5g示出了在执行图6的操作605之后的中间半导体结构。在5g中，功能层504形成在介电层512上。在一些实施例中，功能层504是第四功能层。在一些实施例中，功能层504是第一抗反射层。例如，如图6所示，操作605可以包括通过沉积第一抗反射层(AR1)形成功能层503。第一抗反射层用于减轻对后续光刻工艺中使用的光具有反射性的下层的反射。在一些实施例中，功能层504包括或者是氧化硅、碳氧化硅、氮氧化硅、含烃氧化硅、氮化硅、氮化钛、氮化钽、含钛材料、含钽材料、有机材料或其任意组合。在一些实施例中，功能层504包括或者是无氮材料，诸如无氮氧化物。在一些实施例中，功能层504包括或者是无氮碳氧化硅。通过任何合适的技术，诸如CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、旋涂工艺等，将介电层504沉积在功能层512上。在一些实施例中，功能层504的厚度在约300埃至1000埃的范围内。在一些实施例中，功能层504由氮氧化硅形成并且具有约600埃的厚度。功能层504的厚度可以选择为足够厚以防止空隙，从而提供均匀的抗反射功能，同时也足够薄以考虑该层的材料和沉积成本，以及蚀刻该层的蚀刻剂材料和时间成本和平坦化/去除该层的浆料材料和时间成本。
图5h示出了在执行图6的操作606之后形成的中间半导体结构。在操作606，形成开口541。穿过功能层504、介电层512、功能层503、介电层511、功能层502和功能层501形成开口541。可以使用图案化光刻胶层来形成开口541，该图案化光刻胶层限定了开口图案，然后进行合适的蚀刻工艺。例如，如图6所示，操作606可以包括通过至少一个第一光刻操作和至少一个第一蚀刻操作(光刻+蚀刻1)形成开口541。然后使用任何合适的剥离工艺去除图案化光刻胶层。开口541暴露第二金属线212的顶部表面的部分以提供电连接。
图5i示出了在执行图6的操作607之后的中间半导体结构。在图5i中，导电塞531形成在开口541中和功能层504上。例如，如图6所示，操作607可以包括通过第一化学镀铜工艺(ECP 1)形成导电塞531。导电塞531基本上填充了包括开口541的功能层504、介电层512、功能层503、介电层511、能层502和功能层501的被去除的部分，并且直接接触第二金属线212。在一些实施例中，导电塞531由至少一种导电材料形成。在一些实施例中，至少一种导电材料是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。在一些实施例中，使用双重镶嵌工艺形成导电塞531。在一些实施例中，镀覆工艺是化学镀铜(ECP)工艺。在一些实施例中，在化学镀铜工艺之前，在去除部分的侧壁上形成晶种层。在一些实施例中，晶种层是阻挡晶种层。
图5j示出了在执行图6的操作608之后的中间半导体结构。在图5j中，将导电塞531平坦化和/或抛光以形成第一金属线211。例如，如图6所示，操作608可以包括通过第一化学机械抛光工艺(CMP 1)抛光和/或平坦化导电塞531。在一些实施例中，在形成导电塞531并被填充在开口541中之后，化学机械抛光(CMP)操作去除导电塞531的任何多余材料和诸如功能层504的任何剩余的掩模，以使导电塞531的顶部表面与介电层512的顶部表面基本共面，如图5j所示。在一些实施例中，在执行操作608之后，介电层512的厚度减小约20％。如果可以在抛光掉介电层512的较少材料的同时实现足够的平面度，则介电层512的厚度可以减小小于约20％。
图5k示出了在执行图6的操作609、操作610、操作611和操作612之后的中间半导体结构。操作609包括形成功能层505。在一些实施例中，功能层505是第五功能层。在一些实施例中，功能层505是蚀刻停止层。例如，如图6所示，操作609可以包括通过沉积第四蚀刻停止层(ESL4)形成功能层505。在一些实施例中，功能层505由介电材料形成。在一些实施例中，功能层505包括或者是通过适当的沉积工艺在功能层512和导电通孔213上沉积的氮化硅、氮化硅、碳氮化硅、碳氧化硅、氮化碳、碳化硅等，或其组合。在一些实施例中，功能层505的厚度在约200埃至1000埃的范围内。在一些实施例中，功能层505由与第一蚀刻停止层和第二蚀刻停止层不同的材料形成。在一些实施例中，功能层505由氮化硅形成并且具有约500埃的厚度。同时使用厚的功能层505从而避免在功能层505中形成空隙可能是有利的。过厚的功能层505可能会增加蚀刻时间和蚀刻通过功能层505所消耗的蚀刻剂的体积。
图6的流程图60的操作610包括形成功能层506。在一些实施例中，功能层506是第六功能层。在一些实施例中，功能层506是沉积在功能层505上的抗反射层。例如，如图6所示，操作610可以包括通过沉积第二抗反射层(AR2)形成功能层506。在一些实施例中，功能层506由介电材料形成。在一些实施例中，功能层506包括或者是氧化硅、碳氧化硅、氮氧化硅、含烃氧化硅、氮化硅、氮化钛、氮化钽、含钛材料、含钽材料、有机材料或其任意组合。在一些实施例中，功能层506包括或者是无氮材料，诸如无氮氧化物。在一些实施例中，功能层506包括或者是无氮碳氧化硅。通过任何合适的技术，诸如CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、旋涂工艺等，将功能层506沉积在功能层505上。在一些实施例中，功能层506的厚度在约200埃至1000埃的范围内。在一些实施例中，功能层506由氮氧化硅形成并且具有约600埃的厚度。功能层506的厚度可以选择为足够厚以防止空隙，从而提供均匀的抗反射功能，同时也足够薄以考虑该层的材料和沉积成本，以及蚀刻该层的蚀刻剂材料和时间成本和平坦化/去除该层的浆料材料和时间成本。
操作611包括形成介电层513。在一些实施例中，介电层513是沉积在功能层506上的第三介电层。在一些实施例中，介电层513包括或者是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。例如，如图6所示，操作611可以包括通过沉积第三氧化物层(OX3)形成介电层513。在一些实施例中，介电层513的厚度在约4千埃至约30千埃的范围内。在一些实施例中，介电层513的厚度大于约5千埃、大于约10千埃、大于约20千埃、大于约30千埃或大于约40千埃。在一些实施例中，介电层513由USG形成，并且具有约38千埃的厚度。介电层513的厚度可以类似于或略大于顶部金属层的期望厚度。过大的介电层513的厚度将增加平坦化时间和消耗的材料(例如，浆料)，以实现期望的顶部金属层的厚度。过厚的顶部金属层可能会导致不必要的应力，从而可能导致中间或底部金属层中的分层。
操作612包括形成功能层507。在一些实施例中，功能层507是沉积在介电层513上的第七功能层。在一些实施例中，功能层507是抗反射层。例如，如图6所示，操作612可以包括通过沉积第三抗反射层(AR3)形成功能层507。在一些实施例中，功能层507包括或者是氧化硅、碳氧化硅、氮氧化硅、含烃氧化硅、氮化硅、氮化钛、氮化钽、含钛材料、含钽材料、有机材料或其任意组合。在一些实施例中，功能层507包括或者是无氮材料，诸如无氮氧化物。在一些实施例中，功能层507包括或者是无氮碳氧化硅。通过任何合适的技术，诸如CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、旋涂工艺等，将功能层507沉积在功能层507上。在一些实施例中，功能层507的厚度在约200埃至1000埃的范围内。功能层507的厚度可以选择为足够厚以防止空隙，从而提供均匀的抗反射功能，同时也足够薄以考虑该层的材料和沉积成本，以及蚀刻该层的蚀刻剂材料和时间成本和平坦化/去除该层的浆料材料和时间成本。
图5l示出了在执行图6的操作613之后的中间半导体结构。在操作613，形成开口542。穿过功能层507、介电层513、功能层506和功能层505形成开口542。可以使用图案化光刻胶层来形成开口542，该图案化光刻胶层限定了开口图案，然后进行合适的蚀刻工艺。例如，如图6所示，操作613可以包括通过至少一个第二光刻操作和至少一个第二蚀刻操作(光刻+蚀刻2)形成开口542。然后使用任何合适的剥离工艺去除图案化光刻胶层。开口542暴露出导电通孔213的顶部表面的部分以提供电连接。
图5m示出了在执行图6的操作614之后的中间半导体结构。在图5m中，导电塞532形成在开口542中和功能层507上。例如，如图6所示，操作614可以包括通过第二化学镀铜工艺(ECP 2)形成导电塞532。导电塞532基本上填充了包括开口542的功能层507、介电层513、功能层506和功能层505的被去除的部分，并且直接接触导电通孔213。在一些实施例中，导电塞532由至少一种导电材料形成。在一些实施例中，至少一种导电材料是或者包括金属，诸如钨、铜、铝、金、银、其合金等或它们的组合，并且可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、电镀、化学镀或其它合适的方法来沉积。在一些实施例中，使用双重镶嵌工艺形成导电塞532。在一些实施例中，镀覆工艺是化学镀铜(ECP)工艺。在一些实施例中，在化学镀铜工艺之前，在去除部分的侧壁上形成晶种层。在一些实施例中，晶种层是阻挡晶种层。
图5n示出了在执行图6的操作615之后的结构210。在图5n中，将导电塞532平坦化和/或抛光以形成第一金属线211。例如，如图6所示，操作615可以包括通过第二化学机械抛光工艺(CMP 2)抛光和/或平坦化导电塞532。在一些实施例中，在形成导电塞532并被填充在开口542中之后，化学机械抛光(CMP)去除导电塞532的任何多余材料和诸如功能层507的任何剩余的掩模，以使导电塞532的顶部表面与介电层513的顶部表面基本共面，如图5n所示。在一些实施例中，在执行操作615之后减小介电层513的厚度。
上面参考图5a至图5n解释了图6。在一些实施例中，流程图60包括比图6中所示的更多或更少的工艺。在一些实施例中，省略了对应于操作601的形成功能层502。在一些实施例中，操作614包括至少两个化学镀铜操作。在一些实施例中，在操作613之后且在操作614之前和/或在操作614之后且在操作615之前执行烘烤操作。其它实施例可以包括其它功能层沉积操作和/或烘烤。
图7是根据一些实施例的无源射频器件70的电路框图。在一些实施例中，无源射频器件70是RFID标签的射频识别(RFID)收发器。没有内部电源的任何RFID标签都被视为“无源”。无源RFID标签从接收的射频信号(通常从RFID读取器器件)中获取功率，然后重用所获取的功率将响应发送到RFID读取器器件。
无源射频器件70可以包括用于接收射频信号的端子720。在一些实施例中，端子720电连接到天线或以其它方式包括天线。
无源射频器件70的端子730是用于发射射频信号的输出端子。在一些实施例中，端子730包括天线。在一些实施例中，端子730和端子720包括相同的天线。
无源射频器件70的电路700电连接到端子720和端子730。在一些实施例中，电路700包括调制器、解调器、功率恢复/收获电路、时钟、控制电路、处理电路、编码电路、解码电路或存储器中的一个或多个。
无源射频器件70包括电感器电路10。在一些实施例中，电感器电路10用于接收射频信号。电感器电路10电连接到电路700。电感器电路10至少包括介电层513中的通孔213，以及基本上直接接触通孔213并延伸穿过介电层511、介电层512和功能层503的第一金属线211。由于通过增加上部导电通孔厚度而减小了Cox，电感器电路10具有增强的品质因子，如以上至少关于图3所述。包括电感器电路10的无源射频器件70在接收射频信号时具有改善的灵敏度，并且还具有改善了的拒绝干扰射频信号的能力。
图8是根据一些实施例的有源射频器件80的电路框图。在一些实施例中，有源射频器件80是RFID标签的射频识别(RFID)收发器。任何具有内部电源的RFID标签都被视为“有源”。有源RFID标签通常不需要从接收的射频信号(通常是从RFID读取器器件)中获取功率，也不需要使用内部电源的功率将响应发送到RFID读取器器件。如此，虽然有源射频器件80可以包括许多与无源射频器件70类似的电子元件，但是有源射频器件80中的电子元件的配置可能与无源射频器件70中的配置有很大不同。如此，在图8中始终使用不同的附图标记。
有源射频器件80的端子820是用于接收射频信号的输入端子。在一些实施例中，端子820包括天线。
有源射频器件80的端子830是用于发射射频信号的输出端子。在一些实施例中，端子830包括天线。在一些实施例中，端子830和端子820包括相同的天线。
有源射频器件80的电路800电连接到端子820和端子830。在一些实施例中，电路800包括调制器、解调器、时钟、控制电路、处理电路、编码电路、解码电路或存储器中的一个或多个。
有源射频器件80的电源810电连接到电路800。电源810向电路800提供功率。在一些实施例中，电源810至少包括电池。在一些实施例中，电源810包括电源管理电路。
有源射频器件80包括电感器电路10。在一些实施例中，电感器电路10用于接收射频信号。电感器电路10电连接到电路800。电感器电路10至少包括介电层513中的通孔213，以及基本上直接接触通孔213并延伸穿过介电层511、介电层512和功能层503的第一金属线211。由于通过增加上部导电通孔厚度而减小了Cox，电感器电路10具有增强的品质因子，如以上至少关于图3所述。包括电感器电路10的有源射频器件80在接收射频信号时具有改善的灵敏度，并且还具有改善了的拒绝干扰射频信号的能力。
图9是根据一些实施例的压控振荡器器件90的电路框图。压控振荡器器件90在端子920处输出第一时钟，并且在端子930处输出与第一时钟基本相反的第二时钟，两者的频率均由端子970处的控制电压控制。图9的压控振荡器器件90示出了包括电感器电路10的压控振荡器。在一些实施例中，电感器电路10被用作压控振荡器器件中的片上电感器，该压控振荡器器件使用与图9所示的架构不同的架构。
压控振荡器器件90的反相器900在端子930处输出与端子920处的第一时钟基本相反的第一输出信号。用于接收第一时钟的反相器900的输入端子电连接到反相器910的输出端子、电感器电路10的第一端子、电容器940的第一端子以及可变电容器950的第一端子。用于输出第二时钟的反相器900的输出端子电连接到反相器910的输入端子、电感器电路10的第二端子、电容器940的第二端子以及可变电容器960的第一端子。
压控振荡器器件90的反相器910在端子920处输出与端子930处的第二时钟基本相反的第一时钟。用于接收第二时钟的反相器910的输入端子电连接到反相器900的输出端子、电感器电路10的第二端子、电容器940的第二端子以及可变电容器960的第一端子。用于输出第一时钟的反相器910的输出端子电连接到反相器900的输入端子、电感器电路10的第一端子、电容器940的第一端子以及可变电容器950的第一端子。
电感器电路10、电容器940、可变电容器950和可变电容器960形成可变LC振荡电路，该振荡电路通过端子970上的控制电压进行调谐。电感器电路10的第一端子电连接到反相器900的输入端子、反相器910的输出端子、电容器940的第一端子以及可变电容器950的第一端子。电感器电路10的第二端子电连接到反相器900的输出端子、反相器910的输入端子、电容器940的第二端子以及可变电容器960的第一端子。
电感器电路10至少包括介电层513中的通孔213，以及基本上直接接触通孔213并延伸穿过介电层511、介电层512和功能层503的第一金属线211。由于通过增加上部导电通孔厚度而减小了Cox，电感器电路10具有增强的品质因子，如以上至少关于图3所述。由于增强的品质因子，压控振荡器器件90的相位噪声得到改善。
LC振荡电路的电容器940是固定电容器。在一些实施例中，电容器940是金属氧化物金属(MOM)电容器、金属绝缘体金属(MIM)电容器等。电容器940的第一端子电连接到反相器900的输入端子、电感器电路10的第一端子、可变电容器950的第一端子以及反相器910的输出端子。电容器940的第二端子电连接到反相器900的输出端子、电感器电路10的第二端子、可变电容器960的第一端子以及反相器910的输入端子。
LC振荡电路的可变电容器950是可变电容器。在一些实施例中，可变电容器950是金属氧化物半导体(MOS)电容器。可变电容器950的第一端子电连接到反相器900的输入端子、电感器电路10的第一端子、电容器940的第一端子以及反相器910的输出端子。可变电容器950的第二端子电连接到可变电容器960的第二端子和端子970。
LC振荡电路的可变电容器960是可变电容器。在一些实施例中，可变电容器960是金属氧化物半导体(MOS)电容器。可变电容器960的第一端子电连接到反相器900的输出端子、电感器电路10的第二端子、电容器940的第二端子以及反相器910的输入端子。可变电容器960的第二端子电连接到可变电容器950的第二端子和端子970。
另外，集成电路器件可以包括位于衬底240内或上的有源器件，并且直接或间接地耦合有源器件或电感器100中的至少一个。互补金属氧化物半导体(CMOS)器件以及其它有源和/或无源器件可以被包括在集成电路器件中和/或直接或间接耦合到电感器100。电感器100在集成电路器件的高频应用中可能是有利的。而且，将电感器100实施到现有制造工艺中可能是简单的并且成本有效的。例如，可以通过采用现有的制造技术来实现电感器100的制造，如同也可以采用未来发展的技术。另外，通孔213或第一金属线211中的一个或多个可以与其它现有的金属化层同时形成，使得将电感器100结合到现有的设计中可能不需要额外的工艺步骤。
为了减少衬底损耗因子和自谐振因子以增加片上电感器的品质因子，描述了针对增加氧化物厚度tox的集成电路结构和工艺流程的各种实施例。还描述了包括无源和有源射频识别(RFID)收发器以及压控振荡器(VCO)的器件的其它实施例。为了提高电感器品质因子和整体器件性能，在一些实施例中，通过将上部导电通孔延伸穿过至少两个介电层来增加氧化物厚度tox。在一些实施例中，通过将上部导电通孔延伸穿过位于至少两个介电层之间的至少一个蚀刻停止层来进一步增加氧化物厚度。0.5纳亨片上电感器的Q因子比当使用本文所述的结构和工艺时大于约22。由于电感器具有优良的品质因子，因此提高了RFID收发器的灵敏度或VCO的相位噪声。
器件的实施例包括衬底、第一导电层、第一导电通孔、多个第二导电层和多个第二导电通孔。第一导电层在衬底上。第一导电通孔在第一导电层与衬底之间，并且电连接到第一导电层。第一导电通孔的厚度大于约8千埃。多个第二导电层在第一导电通孔与衬底之间。多个第二导电通孔在第一导电通孔与衬底之间。
在上述器件中，还包括电感器，电感器至少部分地形成在第一导电层中并且包括第一导电通孔。
在上述器件中，第一导电通孔的厚度大于约10千埃。
在上述器件中，还包括介电层，位于第一导电层与多个第二导电层之间，第一导电通孔延伸穿过介电层。
在上述器件中，介电层包括硅酸盐玻璃。
在上述器件中，介电层包括第一氧化物层、蚀刻停止层和第二氧化物层。
在上述器件中，第一氧化物层具有在约20千埃至约30千埃范围内的厚度，且第二氧化物层具有在约20千埃至约30千埃范围内的厚度。
方法的实施例包括在第一导电层上形成第一介电层。第二介电层形成在第一介电层上。形成延伸穿过第一介电层和第二介电层的导电通孔。第三介电层形成在第二介电层上。电感器的至少第一导电部分形成在第三介电层中并且与导电通孔直接接触。
在上述方法中，还包括:在第一介电层与第二介电层之间形成第一蚀刻停止层；其中，导电通孔进一步延伸穿过第一蚀刻停止层。
在上述方法中，还包括在第二介电层与第三介电层之间形成第二蚀刻停止层。
在上述方法中，还包括在第二蚀刻停止层与第三介电层之间形成抗反射层。
在上述方法中，还包括在第一导电层与第一介电层之间形成第三蚀刻停止层。
在上述方法中，还包括在第三蚀刻停止层与第一介电层之间形成第四蚀刻停止层。
在上述方法中，还包括以下中的至少一个：平坦化导电通孔；或平坦化电感器的第一导电部分。
器件的另一实施例包括第一介电层、第二介电层、第一蚀刻停止层、第三介电层和电感器。第二介电层在第一介电层上。第一蚀刻停止层在第一介电层与第二介电层之间。第三介电层在第二介电层上。电感器包括在第三介电层中的导电迹线，以及基本上直接接触导电迹线并延伸穿过第一介电层、第二介电层和第一蚀刻停止层的导电通孔。电路电耦合到电感器。电路被配置为将电信号发送到电感器或从电感器接收电信号。
在上述器件中，导电通孔的厚度大于约8千埃。
在上述器件中，电感器具有小于约1纳亨的电感。
在上述器件中，电感器具有大于约23的品质因子。
在上述器件中，还包括抗反射层，位于第三介电层与第二介电层之间。
在上述器件中，还包括电源，电耦合到电路。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员还应该认识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、取代以及改变。

Claims (10)

1.一种半导体器件，包括:
衬底；
第一导电层，位于所述衬底上；
第一导电通孔，位于所述第一导电层与所述衬底之间并且电连接到所述第一导电层，所述第一导电通孔具有大于约8千埃的厚度；
多个第二导电层，位于所述第一导电通孔与所述衬底之间；以及
多个第二导电通孔，位于所述第一导电通孔与所述衬底之间。
2.根据权利要求1所述的半导体器件，还包括电感器，所述电感器至少部分地形成在所述第一导电层中并且包括所述第一导电通孔。
3.根据权利要求1所述的半导体器件，其中，所述第一导电通孔的厚度大于约10千埃。
4.根据权利要求1所述的半导体器件，还包括介电层，位于所述第一导电层与所述多个第二导电层之间，所述第一导电通孔延伸穿过所述介电层。
5.根据权利要求4所述的半导体器件，其中，所述介电层包括硅酸盐玻璃。
6.根据权利要求4所述的半导体器件，其中，所述介电层包括第一氧化物层、蚀刻停止层和第二氧化物层。
7.根据权利要求6所述的半导体器件，其中，所述第一氧化物层具有在约20千埃至约30千埃范围内的厚度，且所述第二氧化物层具有在约20千埃至约30千埃范围内的厚度。
8.一种形成半导体器件的方法，包括：
在第一导电层上形成第一介电层；
在所述第一介电层上形成第二介电层；
形成延伸穿过所述第一介电层和所述第二介电层的导电通孔；
在所述第二介电层上形成第三介电层；以及
在所述第三介电层中形成电感器的至少第一导电部分并与所述导电通孔直接接触。
9.根据权利要求8所述的方法，还包括:
在所述第一介电层与所述第二介电层之间形成第一蚀刻停止层；
其中，所述导电通孔进一步延伸穿过所述第一蚀刻停止层。
10.一种半导体器件，包括:
第一介电层；
第二介电层，位于所述第一介电层上；
第一蚀刻停止层，位于所述第一介电层与所述第二介电层之间；
第三介电层，位于所述第二介电层上；
电感器，包括：
导电迹线，位于所述第三介电层中；以及
导电通孔，基本上直接接触所述导电迹线并且延伸穿过所述第一介电层、所述第二介电层和所述第一蚀刻停止层；以及
电路，电耦合到所述电感器且被配置为将电信号发送到所述电感器或从所述电感器接收电信号。
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