CN113437992A - 射频收发电路 - Google Patents

Abstract

本申请实施例提供一种射频收发电路，包括第一收发电路、第二收发电路、处理器、第一放大器和第二放大器，其中，第一收发电路包括第一接收电路、第一发射电路、第一信号处理电路，第一信号处理电路分别与第一接收电路和第一发射电路连接；第二收发电路包括第二接收电路、第二发射电路、第二信号处理电路，第二信号处理电路分别与第二接收电路和第二发射电路连接；第二发射电路还分别与第一接收电路和第二放大器连接，第一发射电路还分别与第二接收电路和第一放大器连接；处理器分别与第一收发电路和所述第二收发电路连接。在信号转发的过程不需要经过数字信号处理电路，缩短了信号转发的时间，降低了信号的时延。

Description

射频收发电路

技术领域

本申请涉及移动通信技术领域，具体涉及一种射频收发电路。

背景技术

在很多无线通信场景中可以设置直放站，直放站是中继器的一种，直放站可以将从基站接收到的信号进行放大并发射至信号弱场或盲区，直放站还可以将从其它终端设备接收到的信号进行放大并转发至基站。

在相关技术中，直放站中通常设置有现场可编程逻辑门阵列(FieldProgrammable Gate Array，FPGA)芯片。直放站在接收到来自终端设备或者基站的信号之后，通常先对信号进行模拟数字转换(Analog-to-digital converter，ADC)等数字信号处理得到数字基带信号，通过FPGA芯片对数字基带信号进行解调处理，再对解调处理后的信号进行数字模拟转换(Digital to analog converter，DAC)等数字信号处理得到待发送的模拟信号，将待发送的模拟信号进行放大处理并发送。

在上述过程中，在直放站对信号进行转发的过程中，需要对信号进行ADC、DAC等数字信号处理，上述数字信号处理需要耗费较多的时间，导致信号的时延较大。

发明内容

本申请涉及一种射频收发电路，在转发信号的过程中不需要经过ADC、DAC等数字信号处理过程，节约了时间，降低了信号的时延。

第一方面，本申请实施例提供一种射频收发电路，应用于无线通信，一种射频收发电路，包括：第一收发电路、第二收发电路、处理器、第一放大器和第二放大器，其中，

所述第一收发电路包括第一接收电路、第一发射电路、第一信号处理电路，所述第一信号处理电路分别与所述第一接收电路和所述第一发射电路连接；

所述第二收发电路包括第二接收电路、第二发射电路、第二信号处理电路，所述第二信号处理电路分别与所述第二接收电路和所述第二发射电路连接；

所述第二发射电路还分别与所述第一接收电路和所述第二放大器连接，所述第一发射电路还分别与所述第二接收电路和所述第一放大器连接；

所述处理器分别与所述第一收发电路和所述第二收发电路连接。

在一种可能的实施方式中，所述第一信号处理电路包括第一模数转换电路和第一均衡器，其中，

所述第一模数转换电路分别与所述第一接收电路和所述第一均衡器连接；

所述第一均衡器还与所述处理器连接。

在一种可能的实施方式中，所述第一信号处理电路还包括第一数模转换电路，其中，

所述第一数模转换电路分别与所述第一发射电路和所述第一均衡器连接。

在一种可能的实施方式中，所述第二信号处理电路包括第二模数转换电路和第二均衡器，其中，

所述第二模数转换电路分别与所述第二接收电路和所述第二均衡器连接；

所述第二均衡器还与所述处理器连接。

在一种可能的实施方式中，所述第二信号处理电路还包括第二数模转换电路，其中，

所述第二数模转换电路分别与所述第二发射电路和所述第二均衡器连接。

在一种可能的实施方式中，所述处理器为MCU。

在一种可能的实施方式中，所述处理器为基带芯片，所述基带芯片包括发射数字基带、接收数字基带和主路数字基带，其中，

所述发射数字基带和所述主路数字基带分别与所述第一均衡器连接；

所述接收数字基带与所述第二均衡器连接。

在一种可能的实施方式中，所述射频收发电路还包括第一天线和第二天线，其中，

所述第一天线分别与所述第一收发电路和所述第一放大器连接；

所述第二天线分别与所述第二收发电路和所述第二放大器连接。

在一种可能的实施方式中，所述射频收发电路还包括第一天线开关和第二天线开关，其中，

所述第一天线开关分别与所述第一天线、所述第一接收电路和所述第一放大器连接；

所述第二天线开关分别与所述第二天线、所述第二接收电路和所述第二放大器连接。

在一种可能的实施方式中，所述射频收发电路还包括第一双工器和第二双工器，其中，

所述第一双工器分别与所述第一天线、所述第一接收电路和所述第一放大器连接；

所述第二双工器分别与所述第二天线、所述第二接收电路和所述第二放大器连接。

在一种可能的实施方式中，所述第一接收电路和所述第二接收电路分别包括：低噪声放大电路、第一I混频器、第一Q混频器、第一低通滤波器、第二低通滤波器、第一模拟放大电路和第二模拟放大电路、接收模拟IQ解调单元，其中，

所述低噪声放大电路分别与所述第一I混频器和所述第一Q混频器连接；

所述第一低通滤波器分别与所述第一I混频器和所述第一模拟放大电路连接；

所述第二低通滤波器分别与所述第一Q混频器和所述第二模拟放大电路连接；

所述接收模拟IQ解调单元分别与所述第一模拟放大电路和所述第二模拟放大电路连接。

在一种可能的实施方式中，所述第一发射电路和所述第二发射电路分别包括：放大电路、第二I混频器、第二Q混频器、第三低通滤波器、第四低通滤波器、第三模拟放大电路和第四模拟放大电路、发射模拟IQ调制单元，其中，

所述放大电路分别与所述第二I混频器和所述第二Q混频器连接；

所述第三低通滤波器分别与所述第二I混频器和所述第三模拟放大电路连接；

所述第四低通滤波器分别与所述第二Q混频器和所述第四模拟放大电路连接；

所述发射模拟IQ调制单元分别与所述第三模拟放大电路和所述第四模拟放大电路连接。

本申请实施例提供的一种射频收发电路，包括第一收发电路11、第二收发电路12、处理器13、第一放大器14和第二放大器15，其中，第一收发电路11包括第一接收电路111、第一发射电路113、第一信号处理电路112，第一信号处理电路112分别与第一接收电路111和第一发射电路113连接；第二收发电路12包括第二接收电路121、第二发射电路123、第二信号处理电路122，第二信号处理电路122分别与第二接收电路121和第二发射电路连接123；第二发射电路123还分别与第一接收电路111和第二放大器15连接，第一发射电路113还分别与第二接收电路121和第一放大器连接14；处理器13分别与第一收发电路11和所述第二收发电路12连接。射频收发电路将来自基站的信号转发至其它终端设备时，通过第一收发电路11的第一天线接收来自基站的信号，第一接收电路111将第一天线接收到的射频信号转换为模拟基带IQ信号，并将模拟基带IQ信号转发给第二收发电路12中的第二发射电路123，第二发射电路123将模拟基带IQ信号转换为射频信号，射频信号经第二放大器15放大后发送至其他终端。射频收发电路将来自其它终端设备的信号转发至基站时，通过第二收发电路12中的第二天线接收来自其他终端的信号，第二接收电路121将第二天线接收到的射频信号转换为模拟基带IQ信号，并将模拟基带IQ信号转发给第一收发电路11中的第一发射电路113，第一发射电路113将模拟基带IQ信号转换为射频信号，射频信号经第一放大器15放大后发送至基站。上述信号转发的过程不需要经过数字信号处理电路，缩短了信号转发的时间，降低了信号的时延。

附图说明

图1为本申请实施例提供的一种应用场景示意图；

图2为相关技术中直放站的工作过程示意图；

图3为本申请实施例提供的一种射频收发电路的结构示意图；

图4为本申请实施例提供的一种接收电路的结构示意图；

图5为本申请实施例提供的一种发射电路的结构示意图；

图6为本申请实施例提供的一种射频收发电路的结构示意图；

图7为本申请实施例提供的一种射频收发电路的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为了便于理解，下面结合图1，对本申请实施例所适用的应用场景进行说明。

图1为本申请实施例提供的一种应用场景示意图。请参见图1，包括基站101、直放站102和移动终端103。基站101发出的信号可以通过直放站102转发给移动终端103，移动终端103发出的信号可以通过直放站102转发给基站101。通过设置直放站，可以使得基站与更大范围内的终端设备进行通信。

在相关技术中，直放站接收来自基站或者移动终端的信号之后，通常需要对信号进行数字信号处理和解调才能进行转发。为了便于理解，下面结合图2，对直放站的工作过程进行说明。

图2为相关技术中直放站的工作过程示意图。请参见图2，直放站包括接收端口(RX)、接收通路、ADC、FPGA、DAC、发射通路和发射端口(TX)。直放站可以通过接收端口接收信号，接收到的信号通过接收通路后进行ADC数字信号处理变成数字基带信号，数字基带信号在FPGA芯片内部进行解调后进入发射通路，然后通过发射端口发射信号。上述过程中，由于直放站需要对信号进行ADC、DAC等数字信号处理，这些数字信号处理过程需要耗费较多的时间，导致信号的时延较大。

为了解决上述技术问题，在本申请中，在直放站转发来自基站或其他终端的信号时，可以将接收通路的信号直接发送至发射通路，不需要经过ADC、DAC等数字信号处理过程，节约了时间，降低了信号的时延。

下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面几个实施例可以独立存在，也可以相互结合，对于相同或显示的内容，在不同的实施例中不再重复说明。

图3为本申请实施例提供的一种射频收发电路的结构示意图。请参见图3，该电路图包括第一收发电路11、第二收发电路12、处理器13、第一放大器14和第二放大器15，其中，第一收发电路11包括第一接收电路111、第一发射电路113、第一信号处理电路112，第一信号处理电路112分别与第一接收电路111和第一发射电路113连接；第二收发电路12包括第二接收电路121、第二发射电路123、第二信号处理电路122，第二信号处理电路122分别与第二接收电路121和第二发射电路连接123；第二发射电路123还分别与第一接收电路111和第二放大器15连接，第一发射电路113还分别与第二接收电路121和第一放大器连接14；处理器13分别与第一收发电路11和第二收发电路12连接。

本申请实施例所示的射频收发电路可以为直放器。

可选的，收发电路可以通过天线接收或者发送信号。例如，第一收发电路11可以通过第一天线接收或者发送信号，第二收发电路可以通过第二天线接收或者发送信号。具体的，第一天线分别与第一收发电路11和第一放大器14连接；第二天线分别与第二收发电路12和第二放大器15连接。

第一接收电路111和第二接收电路121可以将接收到的射频信号转换为模拟基带IQ信号。第一接收电路111和第二接收电路121还可以将接收到的信号放大，以减小信号在传输过程中的衰减。

第一发射电路113和第二发射电路123可以将模拟基带IQ信号转换为射频信号发出。第一发射电路113和第二发射电路123还可以将接收到的信号放大，以减小信号在传输过程中的衰减。

第一信号处理电路112和第二信号处理电路122可以将模拟基带IQ信号转换为数字基带IQ信号。

处理器13可以用于处理、检测分析第一信号处理电路112和第二信号处理电路122产生的数字基带IQ信号。例如，处理器13可以为微控制单元(Microcontroller Unit，MCU，又称单片机)或者是基带芯片。

第一放大器14和第二放大器15可以用于放大信号，减小信号在传输过程中的衰减，延长信号的传输距离。

下面，对上述射频收发电路的工作过程进行说明。

射频收发电路将来自基站的信号转发至其它终端设备的过程如下：射频收发电路通过第一收发电路11的第一天线接收来自基站的信号，第一接收电路111将第一天线接收到的射频信号转换为模拟基带IQ信号，并将模拟基带IQ信号转发给第二收发电路12中的第二发射电路123，第二发射电路123将模拟基带IQ信号转换为射频信号，射频信号经第二放大器15放大后发送至其他终端。

射频收发电路将来自其它终端设备的信号转发至基站的过程如下：射频收发电路还可以通过第二收发电路12中的第二天线接收来自其他终端的信号，第二接收电路121将第二天线接收到的射频信号转换为模拟基带IQ信号，并将模拟基带IQ信号转发给第一收发电路11中的第一发射电路113，第一发射电路113将模拟基带IQ信号转换为射频信号，射频信号经第一放大器15放大后发送至基站。

上述信号转发的过程不需要经过数字信号处理电路，缩短了信号转发的时间，降低了信号的时延。第一接收电路111和第二接收电路121将射频信号转换为模拟基带IQ信号，并将模拟基带IQ信号转发给第二发射电路123和第一发射电路113，同时将模拟基带IQ信号转发给第一信号处理电路112和第二信号处理电路122，第一信号处理电路112和第二信号处理电路122将模拟基带IQ信号转换为数字基带IQ信号，并将数字基带IQ信号转发给处理器13。上述过程中，数字基带IQ信号可以与外部的通用基带芯片(例如，手机终端ASIC基带芯片)连接实现信号解调，不需要使用昂贵的高功耗的FPGA芯片，降低了开发的难度和成本。

可选的，第一接收电路111和第二接收电路121分别包括：低噪声放大电路、第一I混频器、第一Q混频器、第一低通滤波器、第二低通滤波器、第一模拟放大电路和第二模拟放大电路、接收模拟IQ解调单元，其中，低噪声放大电路分别与第一I混频器和第一Q混频器连接；第一低通滤波器分别与第一I混频器和第一模拟放大电路连接；第二低通滤波器分别与第一Q混频器和第二模拟放大电路连接；接收模拟IQ解调单元分别与第一模拟放大电路和第二模拟放大电路连接。

低噪声放大电路为噪声系数很低的放大电路，以提高输出的信噪比。可以用作各类无线电接收机的高频或中频前置放大器。

第一I混频器是用于将射频信号转换为模拟基带I信号。

第一Q混频器是用于将射频信号转换为模拟基带Q信号。

接收模拟IQ解调单元是用于将模拟基带I、Q信号翻倍。例如，模拟基带I信号通过接收模拟IQ解调单元解调后变成模拟基带I+信号和模拟基带I-信号。

需要说明的是，射频收发电路中每个收发电路(第一收发电路和第二收发电路)的接收电路的结构相同，下面，结合图4，对接收电路的结构进行详细说明。

图4为本申请实施例提供的一种接收电路的结构示意图。请参见图4，接收电路包括：低噪声放大电路1111、第一I混频器1112、第一Q混频器1113、第一低通滤波器1114、第二低通滤波器1115、第一模拟放大电路1116和第二模拟放大电路1117、接收模拟IQ解调单元1118，其中，低噪声放大电路1111分别与第一I混频器1112和第一Q混频器1113连接；第一低通滤波器1114分别与第一I混频器1112和第一模拟放大电路1116连接；第二低通滤波器1115分别与第一Q混频器1113和第二模拟放大电路1117连接；接收模拟IQ解调单元1118分别与第一模拟放大电路1116和第二模拟放大电路1117连接。接收电路将接收的信号经过低噪声放大电路1111放大，放大的射频信号在第一I混频器1112中与接收电路本振信号混频后得到模拟基带I信号，放大的射频信号在第一Q混频器1113中与接收电路本振信号混频后得到模拟基带Q信号，模拟基带I信号经过第一低通滤波器1114滤波、以及第一模拟放大电路1116放大后进入接收模拟IQ解调单元1118，模拟基带Q信号经过第二低通滤波器1115滤波、以及第二模拟放大电路1117放大后进入接收模拟IQ解调单元1118，模拟IQ解调单元1118对接收到的信号进行解调得到模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号。

可选的，第一发射电路113和第二发射电路123分别包括：放大电路、第二I混频器、第二Q混频器、第三低通滤波器、第四低通滤波器、第三模拟放大电路和第四模拟放大电路、发射模拟IQ调制单元，其中，放大电路分别与第二I混频器和第二Q混频器连接；第三低通滤波器分别与第二I混频器和第三模拟放大电路连接；第四低通滤波器分别与第二Q混频器和第四模拟放大电路连接；发射模拟IQ调制单元分别与第三模拟放大电路和第四模拟放大电路连接。

第二I混频器是用于将模拟基带I信号转换为射频信号。

第二Q混频器是用于将模拟基带Q信号转换为射频信号。

发射模拟IQ调制单元是用于将不同分量的模拟基带I信号或者模拟基带I信号合并。例如模拟基带I+信号和模拟基带I-信号通过发射模拟IQ调制单元调制后变成模拟基带I信号。

需要说明的是，射频收发电路中每个收发电路(第一收发电路和第二收发电路)的发射电路的结构相同，下面，结合图5，对发射电路的结构进行详细说明。

图5为本申请实施例提供的一种发射电路的结构示意图。请参见图5，发射电路包括：放大电路1138、第二I混频器1136、第二Q混频器1137、第三低通滤波器1134、第四低通滤波器1135、第三模拟放大电路1132和第四模拟放大电路1133、发射模拟IQ调制单元1131，其中，放大电路1133分别与第二I混频器1136和第二Q混频器1137连接；第三低通滤波器1134分别与第二I混频器1136和第三模拟放大电路1132连接；第四低通滤波器1135分别与第二Q混频器1137和第四模拟放大电路1133连接；发射模拟IQ调制单元1131分别与第三模拟放大电路1132和第四模拟放大电路1133连接。发射电路将模拟基带I+接收信号、模拟基带I-信号、模拟基带Q+信号、和模拟基带Q-信号输送至发射模拟IQ调制单元1131调制，模拟基带I+接收信号和模拟基带I-信号经过调制得到基带I信号，模拟基带Q+信号和模拟基带Q-信号经过调制得到模拟基带Q信号；模拟基带I信号经过第三模拟放大电路1132放大，第三低通滤波器1134滤波，进入第二I混频器1136与发射电路的本振信号混频后得到射频信号；模拟基带Q信号经过第四模拟放大电路1133放大，第四低通滤波器1135滤波，进入第二Q混频器1137与发射电路的本振信号混频后得到射频信号；射频信号通过放大电路1138放大后发出。

在上述任意实施例的基础上，下面，结合图6所示的实施例，以处理器13为MCU，射频收发电路为时分双工(Time Division Duplexing，TDD)为例，对上述射频收发电路进行详细说明。

图6为本申请实施例提供的一种射频收发电路的结构示意图。请参见图3，该电路图包括该电路图包括第一收发电路11、第二收发电路12、MCU 131、第一放大器14、第二放大器15、第一天线16、第二天线17、第一天线开关18、第二天线开关19，其中，第一收发电路11包括第一接收电路111、第一发射电路113、第一信号处理电路112，第一信号处理电路112分别与第一接收电路111和第一发射电路113连接；第二收发电路12包括第二接收电路121、第二发射电路123、第二信号处理电路122，第二信号处理电路122分别与第二接收电路121和第二发射电路连接123；第二发射电路123还分别与第一接收电路111和第二放大器15连接，第一发射电路113还分别与第二接收电路121和第一放大器连接14；第一信号处理电路112包括第一模数转换电路1121和第一均衡器1122；第二信号处理电路122包括第二模数转换电路1221和第二均衡器1222；第一天线开关18分别与第一天线16、第一接收电路111和第一放大器14连接；第二天线开关分别与第二天线17、第二接收电路121和第二放大器15连接；第一模数转换电路1121分别与第一接收电路111和第一均衡器1122连接；第二模数转换电路1221分别与第二接收电路121和第二均衡器1222连接；MCU 131分别与第一均衡器1122和第二均衡器1222连接。

MCU是把中央处理器的频率与规格做适当缩减，并将内存、计数器等周边接口整合在单一芯片上，形成芯片级的计算机。可以为不同的应用场合做不同组合控制。例如，MCU可以控制第一信号处理电路112和第二信号处理电路122中信号的解调和调制方式。

第一天线开关18和第二天线开关19用于将发射和接收信号相隔离，保证接收和发射能正常工作。第一天线开关18和第二天线开关19可以是单刀双掷开关。

第一模数转换电路1121和第二模数转换电路1221用于将模拟信号转换为数字信号。在本申请的附图中采用ADC来表示模数转换电路。

第一均衡器1122和第二均衡器1222是用于减小码间干扰的影响。在本申请的附图中采用DFE(判决反馈均衡器，Decision Feedback Equalization)来表示均衡器。

需要说明的是，图6实施例所示的射频收发电路还可以为频分双工(FrequencyDivision Duplex，FDD)，相应的，将图6中的天线开关替换为双工器即可，此处不再进行赘述。

在图6所示的实施例中，对基站向其他终端发送信号的过程进行说明。

射频收发电路通过第一收发电路11的第一天线接收来自基站的信号，第一接收电路111将接收的信号经过低噪声放大电路1111放大，放大的射频信号在第一I混频器1112中与接收电路本振信号混频后得到模拟基带I信号，在第一Q混频器1113中与接收电路本振信号混频后得到模拟基带Q信号；模拟基带I信号经过第一低通滤波器1114滤波，第一模放大电路1116放大，进入接收模拟IQ解调单元1118，模拟基带Q信号经过第二低通滤波器1115滤波，第二模拟放大电路1117放大，进入接收模拟IQ解调单元1118，模拟IQ解调单元1118对接收到的信号进行解调得到模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号，并将模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号转发给第二收发电路12中的第二发射电路123，第二发射电路123的发射模拟IQ调制单元1131将接收到的模拟基带I+接收信号和模拟基带I-信号经过调制得到基带I信号，模拟基带Q+信号和模拟基带Q-信号经过调制得到模拟基带Q信号；模拟基带I信号经过第三模拟放大电路1132放大，第三低通滤波器1134滤波，进入第二I混频器1136与发射电路的本振信号混频后得到射频信号；模拟基带Q信号经过第四模拟放大电路1133放大，第四低通滤波器1135滤波，进入第二Q混频器1137与发射电路的本振信号混频后得到射频信号；射频信号通过放大电路1138放大，再经过第二放大器15放大后发送至其他终端。上述信号转发的过程不需要经过数字信号处理电路，缩短了信号转发的时间，降低了信号的时延。

在图6所示的实施例中，对其他终端向基站发送信号的过程进行说明。

射频收发电路通过第二收发电路12的第二天线接收来自其他终端的信号，第二接收电路121将接收的信号经过低噪声放大电路1111放大，放大的射频信号在第一I混频器1112中与接收电路本振信号混频后得到模拟基带I信号，放大的射频信号在第一Q混频器1113中与接收电路本振信号混频后得到模拟基带Q信号，模拟基带I信号模拟基带I信号经过第一低通滤波器1114滤波，第一模放大电路1116放大，进入接收模拟IQ解调单元1118，模拟基带Q信号经过第二低通滤波器1115滤波，第二模拟放大电路1117放大，进入接收模拟IQ解调单元1118，模拟IQ解调单元1118对接收到的信号进行解调得到模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号，并将模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号转发给第一收发电路11中的第一发射电路113，第一发射电路113的发射模拟IQ调制单元1131将接收到的模拟基带I+接收信号和模拟基带I-信号经过调制得到基带I信号，模拟基带Q+信号和模拟基带Q-信号经过调制得到模拟基带Q信号；模拟基带I信号经过第三模拟放大电路1132放大，第三低通滤波器1134滤波，进入第二I混频器1136与发射电路的本振信号混频后得到射频信号；模拟基带Q信号经过第四模拟放大电路1133放大，第四低通滤波器1135滤波，进入第二Q混频器1137与发射电路的本振信号混频后得到射频信号；射频信号通过放大电路1138放大，再经过第一放大器14放大后发送至基站。上述信号转发的过程不需要经过数字信号处理电路，缩短了信号转发的时间，降低了信号的时延。

在图6所示的实施例中，需要说明的是，每个收发电路中的信号处理电路的结构是相同的，下面，对任意一个信号处理电路的处理过程进行详细说明。

第一接收电路111将射频信号转换为模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号，并将模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号转发给第二发射电路123，同时将模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号转发给第一信号处理电路112，第一信号处理电路112中的第一模数转换电路1121和第一均衡器1122将模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号调制成数字基带I+接收信号、数字基带I-信号和数字基带Q+信号、数字基带Q-信号发送给MCU。MCU可以控制模拟基带信号调制成数字基带信号的调制过程。

在上述任意实施例的基础上，下面，结合图7所示的实施例，以处理器13为基带芯片、射频收发电路为FDD为例，对上述射频收发电路进行详细说明。

图7为本申请实施例提供的一种射频收发电路的结构示意图。请参见图3，该电路图包括第一收发电路11、第二收发电路12、基带芯片132、第一放大器14、第二放大器15、第一天线16、第二天线17、第一双工器20和第二双工器21，其中，第一收发电路11包括第一接收电路111、第一发射电路113、第一信号处理电路112，第一信号处理电路112分别与第一接收电路111和第一发射电路113连接；第二收发电路12包括第二接收电路121、第二发射电路123、第二信号处理电路122，第二信号处理电路122分别与第二接收电路121和第二发射电路连接123；第二发射电路123还分别与第一接收电路111和第二放大器15连接，第一发射电路113还分别与第二接收电路121和第一放大器连接14；第一信号处理电路112包括第一模数转换电路1121、第一均衡器1122和第一数模转换电路1123；第二信号处理电路122包括第二模数转换电路1221、第二均衡器1222和第二数模转换电路1223；基带芯片132包括发射数字基带1321、接收数字基带1322和主路数字基带1323；第一双工器20分别与第一天线16、第一接收电路111和第一放大器14连接；第二双工器21分别与第二天线17、第二接收电路121和第二放大器15连接；第一模数转换电路1121分别与第一接收电路111和第一均衡器1122连接；第一数模转换电路1123分别与第一发射电路113和第一均衡器1122连接；第二模数转换电路1221分别与第二接收电路121和第二衡器1222连接；第二数模转换电路1223分别与第二发射电路123和第二均衡器1222连接；发射数字基带1321和主路数字基带1323分别与第一均衡器1122连接；接收数字基带1322与第二均衡器1222连接。

基带芯片132是指用来合成即将发射的基带信号，或对接收到的基带信号进行解码的芯片。本申请的基带芯片可以是通用的基带芯片，例如，手机终端ASIC基带芯片。发射数字基带1321是指基带芯片将自己产生的信号发送给基站。接收数字基带1322是用于处理从基站接收到的信号。主路数字基带1323是用于处理从其他终端接收到的信号。

在图7所示的实施例中，基站向其他终端发送信号的过程和其他终端向基站发送信号的过程与图4所示的实施例相同，此处不再赘述。

需要说明的是，图7实施例所示的射频收发电路还可以为TDD，在该种情况，将图7中的双工器替换为天线开关即可，此处不再进行赘述。

下面，对基带芯片的处理过程进行说明。

第一信号处理电路112接收到第一接收电路111转发的模拟基带I+接收信号、模拟基带I-信号和模拟基带Q+信号、模拟基带Q-信号，第一信号处理电路112中的第一模数转换电路1121和第一均衡器1122将模拟基带I+接收信号调制成数字基带I+接收信号、模拟基带I-信号调制成数字基带I-信号、模拟基带Q+信号调制成数字基带I-信号、模拟基带Q-信号调制成数字基带Q-信号，并将数字基带I+接收信号、数字基带I-信号、数字基带Q+信号和数字基带Q-信号转发给主路数字基带1323，主路数字基带1323对接收到的信号进行处理。

第二信号处理电路122接收到第二接收电路121转发的模拟基带I+接收信号、模拟基带I-信号、模拟基带Q+信号和模拟基带Q-信号，第二信号处理电路122中的第二模数转换电路1221和第二均衡器1222将模拟基带I+接收信号调制成数字基带I+接收信号、模拟基带I-信号调制成数字基带I-信号、模拟基带Q+信号调制成数字基带I-信号、模拟基带Q-信号调制成数字基带Q-信号，并将数字基带I+接收信号、数字基带I-信号、数字基带Q+信号和数字基带Q-信号转发给接收数字基带1322，接收数字基带1322对接收到的信号进行处理。

基带芯片产生信号，通过发射数字基带1321将数字基带信号发送给第一均衡器1122，第一均衡器1122将数字基带信号转发给第一数模转换器1123，第一数模转换器1123将接收到数字基带信号转换为模拟基带信号，第一发射电路113将模拟基带信号转换为射频信号，射频信号经过第一放大器14放大后，经过第一双工器20和第一天线16发射给基站。

在图7所示的实施例中，基站的信号通过第一天线16、第一双工器20发送给第一接收电路111，第一接收电路111将信号转换为模拟基带信号，并将模拟基带信号转发给第二发射电路123，同时，将模拟基带信号经过第一模数转换器1121、第一均衡器1122转发给主路数字基带1323处理。其他终端的信号通过第二天线17、第二双工器21发送给第二接收电路121，第二接收电路121将信号转换为模拟基带信号，并将模拟基带信号转发给第一发射电路113，同时，将模拟基带信号经过第二模数转换器1221、第二均衡器1222转发给接收数字基带1322处理。基带芯片也可以产生数字基带信号，通过发射数字基带1321发送给第一收发电路11，第一收发电路11将数字基带信号转换为射频信号，经过第一放大器14放大后，经过第一双工器20和第一天线16发射给基站。上述过程表明图7所示的实施例所示的射频收发电路既可以将信号中继放大，也可以通过主路数字基带1323和接收数字基带1322对信号进行同步解调，还可以通过发射数字基带1321实现终端通信模组功能。该射频收发电路时延低、集成度高、功耗低，功能扩展丰富。

最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims (12)

1.一种射频收发电路，其特征在于，包括：第一收发电路、第二收发电路、处理器、第一放大器和第二放大器，其中，

所述第一收发电路包括第一接收电路、第一发射电路、第一信号处理电路，所述第一信号处理电路分别与所述第一接收电路和所述第一发射电路连接；

所述第二收发电路包括第二接收电路、第二发射电路、第二信号处理电路，所述第二信号处理电路分别与所述第二接收电路和所述第二发射电路连接；

所述第二发射电路还分别与所述第一接收电路和所述第二放大器连接，所述第一发射电路还分别与所述第二接收电路和所述第一放大器连接；

所述处理器分别与所述第一收发电路和所述第二收发电路连接。

2.根据权利要求1所述的射频收发电路，其特征在于，所述第一信号处理电路包括第一模数转换电路和第一均衡器，其中，

所述第一模数转换电路分别与所述第一接收电路和所述第一均衡器连接；

所述第一均衡器还与所述处理器连接。

3.根据权利要求2所述的射频收发电路，其特征在于，所述第一信号处理电路还包括第一数模转换电路，其中，

所述第一数模转换电路分别与所述第一发射电路和所述第一均衡器连接。

4.根据权利要求1所述的射频收发电路，其特征在于，所述第二信号处理电路包括第二模数转换电路和第二均衡器，其中，

所述第二模数转换电路分别与所述第二接收电路和所述第二均衡器连接；

所述第二均衡器还与所述处理器连接。

5.根据权利要求4所述的射频收发电路，其特征在于，所述第二信号处理电路还包括第二数模转换电路，其中，

所述第二数模转换电路分别与所述第二发射电路和所述第二均衡器连接。

6.根据权利要求2或4所述的射频收发电路，其特征在于，所述处理器为MCU。

7.根据权利要求3或5所述的射频收发电路，其特征在于，所述处理器为基带芯片，所述基带芯片包括发射数字基带、接收数字基带和主路数字基带，其中，

所述发射数字基带和所述主路数字基带分别与所述第一均衡器连接；

所述接收数字基带与所述第二均衡器连接。

8.根据权利要求1-7任一项所述的射频收发电路，其特征在于，所述射频收发电路还包括第一天线和第二天线，其中，

所述第一天线分别与所述第一收发电路和所述第一放大器连接；

所述第二天线分别与所述第二收发电路和所述第二放大器连接。

9.根据权利要求8所述的射频收发电路，其特征在于，所述射频收发电路还包括第一天线开关和第二天线开关，其中，

所述第一天线开关分别与所述第一天线、所述第一接收电路和所述第一放大器连接；

所述第二天线开关分别与所述第二天线、所述第二接收电路和所述第二放大器连接。

10.根据权利要求8所述的射频收发电路，其特征在于，所述射频收发电路还包括第一双工器和第二双工器，其中，

所述第一双工器分别与所述第一天线、所述第一接收电路和所述第一放大器连接；

所述第二双工器分别与所述第二天线、所述第二接收电路和所述第二放大器连接。

11.根据权利要求1-10任一项所述的射频收发电路，其特征在于，所述第一接收电路和所述第二接收电路分别包括：低噪声放大电路、第一I混频器、第一Q混频器、第一低通滤波器、第二低通滤波器、第一模拟放大电路和第二模拟放大电路、接收模拟IQ解调单元，其中，

所述低噪声放大电路分别与所述第一I混频器和所述第一Q混频器连接；

所述第一低通滤波器分别与所述第一I混频器和所述第一模拟放大电路连接；

所述第二低通滤波器分别与所述第一Q混频器和所述第二模拟放大电路连接；

所述接收模拟IQ解调单元分别与所述第一模拟放大电路和所述第二模拟放大电路连接。

12.根据权利要求1-11任一项所述的射频收发电路，其特征在于，所述第一发射电路和所述第二发射电路分别包括：放大电路、第二I混频器、第二Q混频器、第三低通滤波器、第四低通滤波器、第三模拟放大电路和第四模拟放大电路、发射模拟IQ调制单元，其中，

所述放大电路分别与所述第二I混频器和所述第二Q混频器连接；

所述第三低通滤波器分别与所述第二I混频器和所述第三模拟放大电路连接；

所述第四低通滤波器分别与所述第二Q混频器和所述第四模拟放大电路连接；

所述发射模拟IQ调制单元分别与所述第三模拟放大电路和所述第四模拟放大电路连接。

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