CN113419688A - 一种mlc芯片的错误率分析方法、系统及装置 - Google Patents

一种mlc芯片的错误率分析方法、系统及装置 Download PDF

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Abstract

本发明公开了一种MLC芯片的错误率分析方法、系统及装置，从MLC芯片中选取数据块，并将数据块进行擦写操作；待擦写操作完成后，读取数据块的每个第一页和第二页对应的每组双比特位，并确定每组双比特位的比特状态；统计目标页对应的所有双比特位在表示数据写入错误的目标比特状态下的第一总数量，以此得到目标页在目标比特状态下的第一错误率；统计数据块对应的所有双比特位在目标比特状态下的第二总数量，以此得到数据块在目标比特状态下的第二错误率，以基于第一/第二错误率分析芯片性能。可见，本申请可对MLC芯片的具体数据块和页进行错误率分析，且可在不同比特状态下分析具体数据块和页的错误率，有利于MLC芯片的性能全面分析。

Description

一种MLC芯片的错误率分析方法、系统及装置
技术领域
本发明涉及存储领域，特别是涉及一种MLC芯片的错误率分析方法、系统及装置。
背景技术
目前，NAND Flash（非易失闪存）的使用非常广泛，适用于各种存储场合，就其架构来说，分为SLC（Single-Level Cell，单层存储单元，指的是1个储存单元可存放1个比特的数据，有0和1两种情况）、MLC（Multi-Level Cell，双层存储单元，指的是1个储存单元可存放2个比特的数据，有(11，10，01，00)四种情况）及TLC（Triple-Level Cell，三层存储单元，指的是1个储存单元可存放3个比特的数据，有(000，001，010，011，100，101，110，111)8种情况）三种。其中，MLC芯片是当下主流的存储芯片，MLC芯片的性能主要取决于MLC芯片写入数据的错误率（可以理解的是，MLC芯片写入数据的错误率越高，MLC芯片的性能一般越低）。
现有技术中，通常采用单比特全局分析法计算MLC芯片写入数据的错误率。具体地，单比特全局分析法的原理为：如果MLC芯片在写入数据时，写入的比特数据发生0到1或者1到0的变化，则认为此比特数据发生错误，总的错误比特数会累计一次，则设定总的错误比特数为M，所有参与比特数据错误分析的总比特数为N，那么对于整个MLC芯片来说，芯片写入数据的BER（Bit Error Ratio，比特出错概率）=M/N。但是，单比特全局分析法无法对MLC芯片的具体数据块（block）和页（page）进行错误率分析，不利于MLC芯片的性能全面分析。
因此，如何提供一种解决上述技术问题的方案是本领域的技术人员目前需要解决的问题。
发明内容
本发明的目的是提供一种MLC芯片的错误率分析方法、系统及装置，可对MLC芯片的具体数据块和页进行错误率分析，且可在不同比特状态下分析具体数据块和页的错误率，有利于MLC芯片的性能全面分析。
为解决上述技术问题，本发明提供了一种MLC芯片的错误率分析方法，包括：
从MLC芯片中选取预设数量的数据块，并将所述数据块进行预设次数的擦写操作；其中，所述数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储所述双比特位中低比特位的第二页；所述数据块中所有所述第一页所写入的数据相同、所有所述第二页所写入的数据相同；N为大于1的整数；
待擦写操作完成后，读取所述数据块的每个第一页和第二页对应的每组双比特位，并确定所述每组双比特位的比特状态；其中，所述比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态；
统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将所述第一总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述目标比特状态下的第一错误率；其中，所述目标页为任一所述第一页或任一所述第二页；所述目标比特状态为任一所述第二比特状态；
统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量，并将所述第二总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述目标比特状态下的第二错误率，以基于所述第一错误率和所述第二错误率分析所述MLC芯片的性能。
优选地，在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，所述MLC芯片的错误率分析方法还包括：
统计所述目标页对应的所有双比特位在所述第一比特状态下的第三总数量，并将所述第三总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述第一比特状态下的第一正确率。
优选地，在统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的同时，所述MLC芯片的错误率分析方法还包括：
统计所述数据块对应的所有双比特位在所述第一比特状态下的第四总数量，并将所述第四总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述第一比特状态下的第二正确率。
优选地，从MLC芯片中选取预设数量的数据块的过程，包括：
将所述MLC芯片的各数据块按照存储顺序依次进行编号；
从所述各数据块中选取无故障的数据块，并从所述无故障的数据块中选取同等数量的奇数编号的数据块和偶数编号的数据块作为分析错误率的数据块使用。
优选地，将所述数据块进行预设次数的擦写操作的过程，包括：
将所述数据块进行数据擦除操作；其中，所述数据块内所有页在擦除后的状态均为11；
将所述数据块进行数据写入操作；其中，所述数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0；
待数据写入操作完成后，返回执行将所述数据块进行数据擦除操作的步骤，直至所述数据块的擦写操作总次数达到预设次数。
优选地，统计目标页对应的所有双比特位在目标比特状态下的第一总数量的过程，包括：
根据
Figure 494300DEST_PATH_IMAGE001
，统计所述目标页对应的所有双比特位在目标比特状态下的第一总数量；
其中，所述比特状态包括三个所述第二比特状态L0、L1、L3和所述第一比特状态L2四种；L2j=1表示比特状态由L2变为Lj，L2j=0表示比特状态未由L2变为Lj，j=0、1、3；
Figure 845647DEST_PATH_IMAGE002
表示所述目标页对应的第t1个双比特位所对应的L2j数值，t1的最大值为所述目标页对应的双比特位总数量；
Figure 666973DEST_PATH_IMAGE003
为所述目标页对应的所有双比特位在比特状态Lj下的第一总数量。
优选地，统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的过程，包括：
根据
Figure 78363DEST_PATH_IMAGE004
，统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量；
其中，
Figure 250718DEST_PATH_IMAGE005
表示所述数据块的第t2个第一页或第二页所对应的第一总数量，t2的最大值为所述数据块的第一页总数量或第二页总数量；
Figure 140177DEST_PATH_IMAGE006
为所述数据块对应的所有双比特位在比特状态Lj下的第二总数量。
为解决上述技术问题，本发明还提供了一种MLC芯片的错误率分析系统，包括：
擦写模块，用于从MLC芯片中选取预设数量的数据块，并将所述数据块进行预设次数的擦写操作；其中，所述数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储所述双比特位中低比特位的第二页；所述数据块中所有所述第一页所写入的数据相同、所有所述第二页所写入的数据相同；N为大于1的整数；
状态确定模块，用于待擦写操作完成后，读取所述数据块的每个第一页和第二页对应的每组双比特位，并确定所述每组双比特位的比特状态；其中，所述比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态；
页统计模块，用于统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将所述第一总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述目标比特状态下的第一错误率；其中，所述目标页为任一所述第一页或任一所述第二页；所述目标比特状态为任一所述第二比特状态；
数据块统计模块，用于统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量，并将所述第二总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述目标比特状态下的第二错误率，以基于所述第一错误率和所述第二错误率分析所述MLC芯片的性能。
优选地，所述页统计模块还用于：
在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，统计所述目标页对应的所有双比特位在所述第一比特状态下的第三总数量，并将所述第三总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述第一比特状态下的第一正确率；
所述数据块统计模块还用于：
在统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的同时，统计所述数据块对应的所有双比特位在所述第一比特状态下的第四总数量，并将所述第四总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述第一比特状态下的第二正确率。
为解决上述技术问题，本发明还提供了一种MLC芯片的错误率分析装置，包括：
存储器，用于存储计算机程序；
处理器，用于在执行所述计算机程序时实现上述任一种MLC芯片的错误率分析方法的步骤。
本发明提供了一种MLC芯片的错误率分析方法，从MLC芯片中选取预设数量的数据块，并将数据块进行预设次数的擦写操作；待擦写操作完成后，读取数据块的每个第一页和第二页对应的每组双比特位，并确定每组双比特位的比特状态；统计目标页对应的所有双比特位在表示数据写入错误的目标比特状态下的第一总数量，并将第一总数量除以目标页对应的双比特位总数量，得到目标页在目标比特状态下的第一错误率；统计数据块对应的所有双比特位在目标比特状态下的第二总数量，并将第二总数量除以数据块对应的双比特位总数量，得到数据块在目标比特状态下的第二错误率，以基于第一错误率和第二错误率分析MLC芯片的性能。可见，本申请可对MLC芯片的具体数据块和页进行错误率分析，且可在不同比特状态下分析具体数据块和页的错误率，有利于MLC芯片的性能全面分析。
本发明还提供了一种MLC芯片的错误率分析系统及装置，与上述错误率分析方法具有相同的有益效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种MLC芯片的错误率分析方法的流程图；
图2为本发明实施例提供的一种双比特位在不同比特状态下的电压分布情况示意图；
图3为本发明实施例提供的一种MLC芯片的错误率分析系统的结构示意图。
具体实施方式
本发明的核心是提供一种MLC芯片的错误率分析方法、系统及装置，可对MLC芯片的具体数据块和页进行错误率分析，且可在不同比特状态下分析具体数据块和页的错误率，有利于MLC芯片的性能全面分析。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参照图1，图1为本发明实施例提供的一种MLC芯片的错误率分析方法的流程图。
该MLC芯片的错误率分析方法包括：
步骤S1：从MLC芯片中选取预设数量的数据块，并将数据块进行预设次数的擦写操作；其中，数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储双比特位中低比特位的第二页；数据块中所有第一页所写入的数据相同、所有第二页所写入的数据相同。
具体地，MLC芯片中包含多个数据块（擦除操作的最小单位），每个数据块内包含多个页（写入操作的最小单位），如128页、256页及512页。对于MLC芯片，两个比特位（bit）作为一个单位，称为双比特位，双比特位包括MSB（Most Significant Bit，最高有效位）比特位和LSB（Least Significant Bit，最低有效位）比特位，若原本写入的内容为MN，则MSB比特位（即高比特位）为M、LSB比特位（即低比特位）为N。需要说明的是，双比特位的高比特位和低比特位会映射到不同的页，即每个数据块内包含两大类页，分别称为第一页（Upperpage，上页）和第二页（lower page，下页），第一页用于存储双比特位中的高比特位，第二页用于存储双比特位中的低比特位。也就是说，第一页和第二页为一对页，第一页中的高比特位和第二页中与之对应的低比特位才能组成完整的双比特位。
基于此，本申请首先从MLC芯片中选取预设数量（如占芯片数据块总数的20%，一般不会将所有的数据块都选择在内，那样数据会有些庞大，不便于错误率分析）的数据块，然后对这些选取的数据块进行压力测试，即将这些选取的数据块进行预设次数的擦写操作，以为后续分析MLC芯片的具体数据块和页的错误率做好准备。需要说明的是，数据块中多个第一页所写入的数据相同，且数据块中多个第二页所写入的数据相同。
步骤S2：待擦写操作完成后，读取数据块的每个第一页和第二页对应的每组双比特位，并确定每组双比特位的比特状态；其中，比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态。
具体地，本申请在选取的数据块进行预设次数的擦写操作完成后，对选取的任一数据块均进行如下操作（以第一数据块为例说明）：读取第一数据块的每个第一页和第二页对应的每组双比特位（从第一数据块的第一页中读取一双比特位中的高比特位，从第一数据块的第二页中读取此双比特位中的低比特位，可将数据放入缓存器中，供后续分析使用），并确定每组双比特位的比特状态（有11、10、01、00四种情况），以为后续分析MLC芯片的具体数据块和页的错误率。
比如，可以理解的是，如果原本向第一数据块的第一页和第二页中写入一组双比特位10，则从第一数据块的第一页和第二页中读取此组双比特位的比特状态应为10，若从第一数据块的第一页和第二页中读取此组双比特位的比特状态为11或01或00，说明此组双比特位出现写入错误。也就是说，第一数据块的所有双比特位的比特状态有四种情况：一个表示数据写入正确的比特状态（称为第一比特状态）及三个表示数据写入错误的比特状态（称为第二比特状态）。
步骤S3：统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将第一总数量除以目标页对应的双比特位总数量，得到目标页在目标比特状态下的第一错误率；其中，目标页为任一第一页或任一第二页；目标比特状态为任一第二比特状态。
具体地，以目标页（指任一第一页或任一第二页，同一数据块中第一页和第二页的数量相同）为例，本申请统计目标页对应的所有双比特位在目标比特状态（指任一第二比特状态）下的第一总数量，然后将目标页在目标比特状态下对应的第一总数量除以目标页对应的双比特位总数量，便可得到目标页在目标比特状态下的错误率（称为第一错误率），从而可得到目标页分别在三个第二比特状态下的第一错误率。
需要说明的是，在统计页错误率时，通常容易想到统计一对页中第一页的单比特位错误率和第二页的单比特位错误率，比如，第一页统一写入比特1，第二页统一写入比特0，则统计第一页单比特位错误率即统计第一页中由比特1变为比特0的比例，统计第二页单比特位错误率即统计第二页中由比特0变为比特1的比例。但是，在MLC芯片下，统计页对应的双比特位错误率才更有意义，而统计页对应的单比特位错误率并不能直接反映页对应的双比特位错误率，这是因为一组双比特位“10”，比特1写入第一页，比特0写入第二页，若此组双比特位“10”变为“01”，则第一页和第二页的单比特位错误数量均加1，而对于双比特位这只是一个错误，所以若想从页对应的单比特位错误率计算页对应的双比特位错误率，还需进行错误去重处理，才能得到真正的页对应的双比特位错误率。
步骤S4：统计数据块对应的所有双比特位在目标比特状态下的第二总数量，并将第二总数量除以数据块对应的双比特位总数量，得到数据块在目标比特状态下的第二错误率，以基于第一错误率和第二错误率分析MLC芯片的性能。
具体地，以第一数据块为例说明（其余数据块同理），本申请统计第一数据块对应的所有双比特位在目标比特状态（指任一第二比特状态）下的第二总数量，然后将第一数据块在目标比特状态下对应的第二总数量除以第一数据块对应的双比特位总数量，便可得到第一数据块在目标比特状态下的错误率（称为第二错误率），从而可得到第一数据块分别在三个第二比特状态下的第二错误率，以实现基于数据块各页对应的第一错误率和数据块对应的第二错误率全面分析MLC芯片的性能。
本发明提供了一种MLC芯片的错误率分析方法，从MLC芯片中选取预设数量的数据块，并将数据块进行预设次数的擦写操作；待擦写操作完成后，读取数据块的每个第一页和第二页对应的每组双比特位，并确定每组双比特位的比特状态；统计目标页对应的所有双比特位在表示数据写入错误的目标比特状态下的第一总数量，并将第一总数量除以目标页对应的双比特位总数量，得到目标页在目标比特状态下的第一错误率；统计数据块对应的所有双比特位在目标比特状态下的第二总数量，并将第二总数量除以数据块对应的双比特位总数量，得到数据块在目标比特状态下的第二错误率，以基于第一错误率和第二错误率分析MLC芯片的性能。可见，本申请可对MLC芯片的具体数据块和页进行错误率分析，且可在不同比特状态下分析具体数据块和页的错误率，有利于MLC芯片的性能全面分析。
在上述实施例的基础上：
作为一种可选的实施例，在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，MLC芯片的错误率分析方法还包括：
统计目标页对应的所有双比特位在第一比特状态下的第三总数量，并将第三总数量除以目标页对应的双比特位总数量，得到目标页在第一比特状态下的第一正确率。
进一步地，本申请在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，还统计目标页对应的所有双比特位在第一比特状态下的第三总数量，并将目标页在第一比特状态下对应的第三总数量除以目标页对应的双比特位总数量，得到目标页在第一比特状态下的正确率（称为第一正确率）。
作为一种可选的实施例，在统计数据块对应的所有双比特位在目标比特状态下的第二总数量的同时，MLC芯片的错误率分析方法还包括：
统计数据块对应的所有双比特位在第一比特状态下的第四总数量，并将第四总数量除以数据块对应的双比特位总数量，得到数据块在第一比特状态下的第二正确率。
进一步地，以第一数据块为例说明（其余数据块同理），本申请在统计第一数据块对应的所有双比特位在目标比特状态下的第二总数量的同时，还统计第一数据块对应的所有双比特位在第一比特状态下的第四总数量，并将第一数据块在第一比特状态下对应的第四总数量除以第一数据块对应的双比特位总数量，得到第一数据块在第一比特状态下的正确率（称为第二正确率）。
可以理解的是，MLC芯片的各数据块在第一比特状态下的正确率越高、数据块的各页在第一比特状态下的正确率越高，MLC芯片的性能越好。
作为一种可选的实施例，从MLC芯片中选取预设数量的数据块的过程，包括：
将MLC芯片的各数据块按照存储顺序依次进行编号；
从各数据块中选取无故障的数据块，并从无故障的数据块中选取同等数量的奇数编号的数据块和偶数编号的数据块作为分析错误率的数据块使用。
具体地，本申请在从MLC芯片中选取预设数量的数据块时，可先将MLC芯片的各数据块按照存储顺序依次进行编号（1、2、3、4……），然后遵从三个条件进行数据块选择：1）选取的数据块总数量=预设数量；2）选取的数据块为好块（即无故障的数据块），这是因为坏块本身错误率较高，会误判；3）选取的奇数编号的数据块和偶数编号的数据块数量相等，这是因为奇数编号的数据块和偶数编号的数据块在错误分布上有所区别，因此应保证数据块奇数偶数编号均匀分布。则本申请从MLC芯片的各数据块中选取无故障的数据块，并从无故障的数据块中选取同等数量的奇数编号的数据块和偶数编号的数据块作为分析错误率的数据块使用。
作为一种可选的实施例，将数据块进行预设次数的擦写操作的过程，包括：
将数据块进行数据擦除操作；其中，数据块内所有页在擦除后的状态均为11；
将数据块进行数据写入操作；其中，数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0；
待数据写入操作完成后，返回执行将数据块进行数据擦除操作的步骤，直至数据块的擦写操作总次数达到预设次数。
具体地，以第一数据块为例说明（其余数据块同理），本申请对第一数据块的压力测试过程为（参照下表1）：1）将第一数据块进行数据擦除操作；其中，第一数据块内所有页在擦除后的状态均为11；2）将第一数据块进行数据写入操作；其中，第一数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0，即第一数据块对应的所有双比特位所写入的数据为10；3）重复步骤1）和步骤2）的数据擦除操作和数据写入操作，直至第一数据块的擦写操作总次数达到预设次数。
表1
Figure 81588DEST_PATH_IMAGE007
需要说明的是，在数据块的页写入数据时，其对应的存储电路的电压有所变化，如图2所示，双比特位在不同比特状态下的电压分布情况为：比特状态11对应的电压＜比特状态01对应的电压＜比特状态00对应的电压＜比特状态10对应的电压。之所以在压力测试时选择11到10的变化，是保证电压有最大的跳变，此时压力最大，损耗最大，从而压力测试更为有效。
作为一种可选的实施例，统计目标页对应的所有双比特位在目标比特状态下的第一总数量的过程，包括：
根据
Figure 929458DEST_PATH_IMAGE008
，统计目标页对应的所有双比特位在目标比特状态下的第一总数量；
其中，比特状态包括三个第二比特状态L0、L1、L3和第一比特状态L2四种；L2j=1表示比特状态由L2变为Lj，L2j=0表示比特状态未由L2变为Lj，j=0、1、3；
Figure 323530DEST_PATH_IMAGE009
表示目标页对应的第t1个双比特位所对应的L2j数值，t1的最大值为目标页对应的双比特位总数量；
Figure 16680DEST_PATH_IMAGE003
为目标页对应的所有双比特位在比特状态Lj下的第一总数量。
具体地，双比特位的比特状态有四种情况：一个表示数据写入正确的第一比特状态（用L2表示）及三个表示数据写入错误的第二比特状态（用L0、L1、L3表示）。即原本向数据块写入的双比特位的比特状态为L2，若从数据块中读取的双比特位的比特状态为L2，说明数据未出现错误，则数据未出现错误存在一种情况：双比特位的比特状态一直是L2（此情况表示为L22）；若从数据块中读取的双比特位的比特状态为L0、L1、L3，说明数据出现错误，则数据出现错误存在三种情况：1）双比特位的比特状态由L2变为L0（此情况表示为L20）；2）双比特位的比特状态由L2变为L1（此情况表示为L21）；3）双比特位的比特状态由L2变为L3（此情况表示为L23）。
基于此，本申请统计目标页对应的所有双比特位在目标比特状态（指任一第二比特状态）下的第一总数量的关系式为：
Figure 547018DEST_PATH_IMAGE010
，其中，L2j=1表示比特状态由L2变为Lj，L2j=0表示比特状态未由L2变为Lj，j=0、1、3；
Figure 300211DEST_PATH_IMAGE009
表示目标页对应的第t1个双比特位所对应的L2j数值，t1的最大值为目标页对应的双比特位总数量（page比特总数）；
Figure 447158DEST_PATH_IMAGE003
为目标页对应的所有双比特位在比特状态Lj下的第一总数量。
作为一种可选的实施例，统计数据块对应的所有双比特位在目标比特状态下的第二总数量的过程，包括：
根据
Figure 943999DEST_PATH_IMAGE011
，统计数据块对应的所有双比特位在目标比特状态下的第二总数量；
其中，
Figure 594423DEST_PATH_IMAGE005
表示数据块的第t2个第一页或第二页所对应的第一总数量，t2的最大值为数据块的第一页总数量或第二页总数量；
Figure 515587DEST_PATH_IMAGE012
为数据块对应的所有双比特位在比特状态Lj下的第二总数量。
具体地，本申请统计数据块对应的所有双比特位在目标比特状态（指任一第二比特状态）下的第二总数量的关系式为：
Figure 884251DEST_PATH_IMAGE013
，其中，
Figure 919203DEST_PATH_IMAGE014
表示数据块的第t2个第一页或第二页所对应的第一总数量，t2的最大值为数据块的第一页总数量或第二页总数量（第一或第二page总数）；
Figure 830659DEST_PATH_IMAGE012
为数据块对应的所有双比特位在比特状态Lj下的第二总数量。
另外，本申请可基于MLC芯片的各数据块对应的所有双比特位在各比特状态下的总数量绘制一个表格，并基于数据块内各页对应的所有双比特位在各比特状态下的总数量绘制另一个表格，目的是能够清晰地对比特状态的转换规律进行统计。
比如，以L06B NAND（一种非易失闪存芯片）为例进行分析，该芯片有512个block，单个block有256个页。选择40个block进行测试，其中20个奇数块，20个偶数块，并保证选择的块是好块，进行1000次的擦写的压力测试，内容为L2 = 10（第二页写0，第一页写1）。
数据读取分析并统计，最后得到的结果如下表2（以page 17和page 20为例）：
表2
Figure 128916DEST_PATH_IMAGE016
可以很清楚的看到比特状态的变化规律，进行百分比的处理，即得到如下表3的结果：
表3
Figure 998258DEST_PATH_IMAGE017
请参照图3，图3为本发明实施例提供的一种MLC芯片的错误率分析系统的结构示意图。
该MLC芯片的错误率分析系统包括：
擦写模块1，用于从MLC芯片中选取预设数量的数据块，并将数据块进行预设次数的擦写操作；其中，数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储双比特位中低比特位的第二页；数据块中所有第一页所写入的数据相同、所有第二页所写入的数据相同；N为大于1的整数；
状态确定模块2，用于待擦写操作完成后，读取数据块的每个第一页和第二页对应的每组双比特位，并确定每组双比特位的比特状态；其中，比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态；
页统计模块3，用于统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将第一总数量除以目标页对应的双比特位总数量，得到目标页在目标比特状态下的第一错误率；其中，目标页为任一第一页或任一第二页；目标比特状态为任一第二比特状态；
数据块统计模块4，用于统计数据块对应的所有双比特位在目标比特状态下的第二总数量，并将第二总数量除以数据块对应的双比特位总数量，得到数据块在目标比特状态下的第二错误率，以基于第一错误率和第二错误率分析MLC芯片的性能；
将所述数据块进行预设次数的擦写操作的过程，包括：
将所述数据块进行数据擦除操作；其中，所述数据块内所有页在擦除后的状态均为11；
将所述数据块进行数据写入操作；其中，所述数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0；
待数据写入操作完成后，返回执行将所述数据块进行数据擦除操作的步骤，直至所述数据块的擦写操作总次数达到预设次数。
作为一种可选的实施例，页统计模块3还用于：
在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，统计目标页对应的所有双比特位在第一比特状态下的第三总数量，并将第三总数量除以目标页对应的双比特位总数量，得到目标页在第一比特状态下的第一正确率；
数据块统计模块4还用于：
在统计数据块对应的所有双比特位在目标比特状态下的第二总数量的同时，统计数据块对应的所有双比特位在第一比特状态下的第四总数量，并将第四总数量除以数据块对应的双比特位总数量，得到数据块在第一比特状态下的第二正确率。
本申请提供的错误率分析系统的介绍请参考上述错误率分析方法的实施例，本申请在此不再赘述。
本申请还提供了一种MLC芯片的错误率分析装置，包括：
存储器，用于存储计算机程序；
处理器，用于在执行计算机程序时实现上述任一种MLC芯片的错误率分析方法的步骤。
本申请提供的错误率分析装置的介绍请参考上述错误率分析方法的实施例，本申请在此不再赘述。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种MLC芯片的错误率分析方法，其特征在于，包括：
从MLC芯片中选取预设数量的数据块，并将所述数据块进行预设次数的擦写操作；其中，所述数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储所述双比特位中低比特位的第二页；所述数据块中所有所述第一页所写入的数据相同、所有所述第二页所写入的数据相同；N为大于1的整数；
待擦写操作完成后，读取所述数据块的每个第一页和第二页对应的每组双比特位，并确定所述每组双比特位的比特状态；其中，所述比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态；
统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将所述第一总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述目标比特状态下的第一错误率；其中，所述目标页为任一所述第一页或任一所述第二页；所述目标比特状态为任一所述第二比特状态；
统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量，并将所述第二总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述目标比特状态下的第二错误率，以基于所述第一错误率和所述第二错误率分析所述MLC芯片的性能；
将所述数据块进行预设次数的擦写操作的过程，包括：
将所述数据块进行数据擦除操作；其中，所述数据块内所有页在擦除后的状态均为11；
将所述数据块进行数据写入操作；其中，所述数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0；
待数据写入操作完成后，返回执行将所述数据块进行数据擦除操作的步骤，直至所述数据块的擦写操作总次数达到预设次数。
2.如权利要求1所述的MLC芯片的错误率分析方法，其特征在于，在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，所述MLC芯片的错误率分析方法还包括：
统计所述目标页对应的所有双比特位在所述第一比特状态下的第三总数量，并将所述第三总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述第一比特状态下的第一正确率。
3.如权利要求2所述的MLC芯片的错误率分析方法，其特征在于，在统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的同时，所述MLC芯片的错误率分析方法还包括：
统计所述数据块对应的所有双比特位在所述第一比特状态下的第四总数量，并将所述第四总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述第一比特状态下的第二正确率。
4.如权利要求1所述的MLC芯片的错误率分析方法，其特征在于，从MLC芯片中选取预设数量的数据块的过程，包括：
将所述MLC芯片的各数据块按照存储顺序依次进行编号；
从所述各数据块中选取无故障的数据块，并从所述无故障的数据块中选取同等数量的奇数编号的数据块和偶数编号的数据块作为分析错误率的数据块使用。
5.如权利要求1-4任一项所述的MLC芯片的错误率分析方法，其特征在于，统计目标页对应的所有双比特位在目标比特状态下的第一总数量的过程，包括：
根据
Figure DEST_PATH_IMAGE001
，统计所述目标页对应的所有双比特位在目标比特状态下的第一总数量；
其中，所述比特状态包括三个所述第二比特状态L0、L1、L3和所述第一比特状态L2四种；L2j=1表示比特状态由L2变为Lj，L2j=0表示比特状态未由L2变为Lj，j=0、1、3；
Figure 196355DEST_PATH_IMAGE002
表示所述目标页对应的第t1个双比特位所对应的L2j数值，t1的最大值为所述目标页对应的双比特位总数量；
Figure DEST_PATH_IMAGE003
为所述目标页对应的所有双比特位在比特状态Lj下的第一总数量。
6.如权利要求5所述的MLC芯片的错误率分析方法，其特征在于，统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的过程，包括：
根据
Figure 632016DEST_PATH_IMAGE004
'
统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量；
其中，
Figure DEST_PATH_IMAGE005
表示所述数据块的第t2个第一页或第二页所对应的第一总数量，t2的最大值为所述数据块的第一页总数量或第二页总数量；
Figure 341346DEST_PATH_IMAGE006
为所述数据块对应的所有双比特位在比特状态Lj下的第二总数量。
7.一种MLC芯片的错误率分析系统，其特征在于，包括：
擦写模块，用于从MLC芯片中选取预设数量的数据块，并将所述数据块进行预设次数的擦写操作；其中，所述数据块包含2*N页，2*N页分为N对页，每对页均包含用于存储双比特位中高比特位的第一页和用于存储所述双比特位中低比特位的第二页；所述数据块中所有所述第一页所写入的数据相同、所有所述第二页所写入的数据相同；N为大于1的整数；
状态确定模块，用于待擦写操作完成后，读取所述数据块的每个第一页和第二页对应的每组双比特位，并确定所述每组双比特位的比特状态；其中，所述比特状态包括一个表示数据写入正确的第一比特状态及三个表示数据写入错误的第二比特状态；
页统计模块，用于统计目标页对应的所有双比特位在目标比特状态下的第一总数量，并将所述第一总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述目标比特状态下的第一错误率；其中，所述目标页为任一所述第一页或任一所述第二页；所述目标比特状态为任一所述第二比特状态；
数据块统计模块，用于统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量，并将所述第二总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述目标比特状态下的第二错误率，以基于所述第一错误率和所述第二错误率分析所述MLC芯片的性能；
将所述数据块进行预设次数的擦写操作的过程，包括：
将所述数据块进行数据擦除操作；其中，所述数据块内所有页在擦除后的状态均为11；
将所述数据块进行数据写入操作；其中，所述数据块中第一页所写入的比特数据均为1、第二页所写入的比特数据均为0；
待数据写入操作完成后，返回执行将所述数据块进行数据擦除操作的步骤，直至所述数据块的擦写操作总次数达到预设次数。
8.如权利要求7所述的MLC芯片的错误率分析系统，其特征在于，所述页统计模块还用于：
在统计目标页对应的所有双比特位在目标比特状态下的第一总数量的同时，统计所述目标页对应的所有双比特位在所述第一比特状态下的第三总数量，并将所述第三总数量除以所述目标页对应的双比特位总数量，得到所述目标页在所述第一比特状态下的第一正确率；
所述数据块统计模块还用于：
在统计所述数据块对应的所有双比特位在所述目标比特状态下的第二总数量的同时，统计所述数据块对应的所有双比特位在所述第一比特状态下的第四总数量，并将所述第四总数量除以所述数据块对应的双比特位总数量，得到所述数据块在所述第一比特状态下的第二正确率。
9.一种MLC芯片的错误率分析装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于在执行所述计算机程序时实现如权利要求1-6任一项所述的MLC芯片的错误率分析方法的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023024383A1 (zh) * 2021-08-24 2023-03-02 苏州浪潮智能科技有限公司 一种mlc芯片的错误率分析方法、系统及装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159423B1 (en) * 2012-09-28 2015-10-13 Cadence Design Systems, Inc. Robust erase page detection logic for NAND flash memory devices
CN107395214A (zh) * 2017-07-12 2017-11-24 华中科技大学 一种基于闪存页错误特性降低ldpc译码延迟的方法
CN111276179A (zh) * 2020-02-14 2020-06-12 苏州浪潮智能科技有限公司 一种NAND Flash错误率的分组测试装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8464106B2 (en) * 2009-08-24 2013-06-11 Ocz Technology Group, Inc. Computer system with backup function and method therefor
US9298534B2 (en) * 2013-09-05 2016-03-29 Kabushiki Kaisha Toshiba Memory system and constructing method of logical block
US9411669B2 (en) * 2014-09-11 2016-08-09 Sandisk Technologies Llc Selective sampling of data stored in nonvolatile memory
CN105427886B (zh) * 2015-12-01 2019-10-29 清华大学 NAND Flash存储系统保存期间数据分步加重方法
CN113419688B (zh) * 2021-08-24 2021-11-09 苏州浪潮智能科技有限公司 一种mlc芯片的错误率分析方法、系统及装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159423B1 (en) * 2012-09-28 2015-10-13 Cadence Design Systems, Inc. Robust erase page detection logic for NAND flash memory devices
CN107395214A (zh) * 2017-07-12 2017-11-24 华中科技大学 一种基于闪存页错误特性降低ldpc译码延迟的方法
CN111276179A (zh) * 2020-02-14 2020-06-12 苏州浪潮智能科技有限公司 一种NAND Flash错误率的分组测试装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
阳小珊: "NAND闪存编程干扰错误研究", 《中国传媒大学学报(自然科学版)》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023024383A1 (zh) * 2021-08-24 2023-03-02 苏州浪潮智能科技有限公司 一种mlc芯片的错误率分析方法、系统及装置

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