CN113419618A - 服务器解码卡下电控制方法、系统、终端及存储介质 - Google Patents
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Abstract
本发明提供一种服务器解码卡下电控制方法、系统、终端及存储介质，包括：BMC芯片采集主板端PCIE供电接口的电压值；通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。本发明通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
Description
技术领域
本发明涉及服务器技术领域，具体涉及一种服务器解码卡下电控制方法、系统、终端及存储介质。
背景技术
随着多媒体云播放技术的不断发展，用户对音视频播放质量的要求也越来越高。尤其在服务器领域，这一需求的要求更加关键。在将音视频文件进行播放时，音视频硬解码芯片起了非常重要的作用，音视频硬解码芯片独立于主控CPU，通过专门的IC芯片单独完成音视频解码工作，譬如VCD/DVD音视频的解压以及音视频的压缩，基本都采取独立的音视频硬解码芯片。
通常会将解码芯片设计到PCIE卡上，用户根据需求会选配不同配置的解码芯片和PCIE卡。由于解码芯片的配置逐步提高，导致其功耗和数量也在增加，这就使得PCIE板卡的供电变为尤为关键。正常情况下，服务器会设计一张PCIE子卡，通过一颗金手指来实现主板到PCIE卡的供电。如果板卡不支持热插拔的话，板卡前端就不会设计EFUSE(电编程保险丝)，此时CPLD只能通过侦测主板端过来的P12V_PCIE来判定是否推后续的电，如果P12V_PCIE输出高电平，则进行正常上电时序。如果P12V_PCIE输出低电平，则进行正常的下电时序。
由于解码卡上不可避免的会有很多电容，会导致下电过程中，P12V_PCIE的电放电比较慢，而CPLD的控制策略就是通过侦测P12V_PCIE的电压值来判定是否需要执行正常的下电时序。如果P12V_PCIE放电过慢，可能会导致CPLD的误判，从而导致下电状态下CPLD还在执行正常上电的控制策略，会出现后级VR的输出、POWER GOOD等信号出现不单调等问题，进而影响系统的可靠性。
发明内容
针对现有技术的上述不足，本发明提供一种服务器解码卡下电控制方法、系统、终端及存储介质，以解决服务器下电过程中可能会出现误判的技术问题。
第一方面，本发明提供一种服务器解码卡下电控制方法，包括：
BMC芯片采集主板端PCIE供电接口的电压值；
通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
进一步的，BMC芯片采集主板端PCIE供电接口的电压值，包括：
BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
进一步的，通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态，包括：
预先设定下电参考阈值；
若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
进一步的，定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号，包括：
采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；
每隔100ms采集一次PCIE供电接口的电压值；
若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
第二方面，本发明提供一种服务器解码卡下电控制系统，包括：
电压采集单元，用于BMC芯片采集主板端PCIE供电接口的电压值；
状态确认单元，用于通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
下电控制单元，用于定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
进一步的，所述电压采集单元包括：
电压采集模块，用于BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
进一步的，所述状态确认单元包括：
参考设置模块，用于预先设定下电参考阈值；
状态判定模块，用于若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
进一步的，所述下电控制单元包括：
标准缓存模块，用于采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；
轮询采集模块，用于每隔100ms采集一次PCIE供电接口的电压值；
信号下发模块，用于若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
第三方面，提供一种终端，包括：
处理器、存储器，其中，
该存储器用于存储计算机程序，
该处理器用于从存储器中调用并运行该计算机程序，使得终端执行上述的终端的方法。
第四方面，提供了一种计算机存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。
本发明的有益效果在于，
本发明提供的服务器解码卡下电控制方法，通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
本发明提供的服务器解码卡下电控制系统，通过电压采集单元监测主板端PCIE供电接口的电压值，实现状态确认单元对服务器上下电状态的判定，并在下电状态时下电控制单元及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
本发明提供的终端，执行服务器解码卡下电控制方法，通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
本发明提供的存储介质，存储有执行服务器解码卡下电控制方法的程序，通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的方法的示意性流程图。
图2是本发明一个实施例的方法的示意性原理图。
图3是本发明一个实施例的方法的另一示意性流程图。
图4是本发明一个实施例的系统的示意性框图。
图5为本发明实施例提供的一种终端的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
下面对本发明中出现的关键术语进行解释。
P12V_PCIE主板端PCIE供电接口；
BMC芯片，执行伺服器远端管理控制器，英文全称为Baseboard ManagementController.为基板管理控制器。BMC属于IPMI的一部分，而IPMI是远程管理物理服务器用的，比如可以远程开机,关机，挂载iso镜像安装系统等。
视音频编解码常用的实现方案有三种：第一种就是采用专用的音频芯片对语音信号进行采集和处理，音频编解码算法集成在硬件内部，如MP3编解码芯片、语音合成分析芯片等。使用这种方案的优点就是处理速度块，设计周期短；缺点是局限性比较大，不灵活，难以进行系统升级。第二种方案就是利用A/D采集卡加上计算机组成硬件平台，音频编解码算法由计算机上的软件来实现。使用这种方案的优点是价格便宜，开发灵活并且利于系统的升级；缺点是处理速度较慢，开发难度较大。第三种方案是使用高精度、高速度的A/D采集芯片来完成语音信号的采集，使用可编程的数据处理能力强的芯片来实现语音信号处理的算法，然后用ARM进行控制。采用这种方案的优点是系统升级能力强，可以兼容多种音频压缩格式甚至未来的音频压缩格式，系统成本较低；缺点是开发难度较大，设计者需要移植音频的解码算法到相应的ARM芯片中去。
PCIE卡是一种具有PCIe接口的网卡，在主板级连接中用作扩展端口。具体来说，基于PCIe的扩展卡能插入主机、服务器和网络交换机等设备主板中的PCIe插槽。电脑主机板上都有专用的PCIe插槽与PCIe卡相对应，一般来说插槽的宽度都会和卡等宽甚至更宽。
CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。CPLD主要由逻辑块、可编程互连通道和I/O块三部分构成，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。
图1是本发明一个实施例的方法的示意性流程图。其中，图1执行主体可以为一种服务器解码卡下电控制系统。
如图1所示，该方法包括：
步骤110，BMC芯片采集主板端PCIE供电接口的电压值；
步骤120，通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
步骤130，定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
为了便于对本发明的理解，下面以本发明服务器解码卡下电控制方法的原理，结合实施例中对服务器解码卡下电进行控制的过程，对本发明提供的服务器解码卡下电控制方法做进一步的描述。
请参考图2，本实施例中在主板端PCIE供电接口与CPLD之间增加BMC芯片，即BMC芯片的输入引脚连接PCIE供电接口的分压电阻中间接入点，分压电阻为两个串联电阻，且串联支路接地，两个串联电阻的中间线路设有中间接入点。两个串联电阻的阻值相等。BMC芯片的输出引脚连接CPLD，CPLD的输出端连接电压调节器VR。
通过增加一颗BMC芯片来新增一级侦测和控制，BMC芯片通过实时监测P12V_PCIE的电压值来判定系统处于下电状态还是正常供电状态，并根据内部的控制策略及计算结果，输出PG1给到CPLD，从而输出EN信号来正常驱动后级的VR电源。
具体的，如图3所示，所述服务器解码卡下电控制方法包括：
S1、BMC芯片采集主板端PCIE供电接口的电压值。
BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
BMC芯片通过分压电阻实时采集PCIE供电接口的电压值。
S2、通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态。
预先设定下电参考阈值；若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
具体的，预先监控服务器PCIE供电接口在正常上电状态下的电压值，并统计电压值的波动情况，根据该正常上电状态下的电压值和波动情况设定下电参考阈值。如果检测到PCIE供电接口(P12V_PCIE)的输出电压小于下电参考阈值，此时系统判定进入了下电时序。
S3、定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；每隔100ms采集一次PCIE供电接口的电压值；若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
判定系统进入下电时序后，每隔100ms实时侦测一次输出电压，如果检测到P12V_PCIE这组电的电压仍然高于CPLD认为的高电平，此时不会直接判定为P12V_PCIE为高电平，而是延时100ms后，再次检测P12V_PCIE的电平状态，直到检测到P12V_PCIE的电压值低于CPLD认为的高电平。此时，BMC就会输出一个低电平的PG1信号，从而控制CPLD输出低电平，继而执行正常的下电时序，从而避免了CPLD的下电误触发现象的出现。
具体控制策略为：
如果检测到P12V_PCIE的输出电压小于了10V(正常值是12V)，此时系统判定可能进入了下电时序，然后延时100ms，再次检测P12V_PCIE的电压值，如果检测到小于9V，则认定系统仍然处于下电过程，再次延时100ms。
如果检测到电压小于8V，则判定系统下电完成，BMC就会输出一个下单标志的PG1信号，CPLD收到信号后，拉低EN，系统下电完成。
现有技术CPLD只能通过侦测前级MOS的输出电压来判定P12V_PCIE的供电状态，由于板上电容的存在，会导致P12V_PCIE的电放电速度较慢，从而无法准确的判定区分此时的电压是否是正常供电状态，还是下电状态，从而很有可能出现系统下电以后CPLD仍会输出高电平的EN给到后级VR电源的问题，从而引起后级VR的信号异常，影响系统的可靠性。
改进后，本实施例通过增加BMC芯片，使得系统可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，从而避免CPLD的误动作，增加系统的可靠性。
具体的，本实施例的执行方法如下：
1)、通过两颗分压电阻R5和R6，分出一个电压给到BMC芯片；
2)、新增一颗BMC芯片，通过实时侦测电阻分压过来的PG信号，来实时判定系统目前处于下电状态还是正常供电状态；
3)、BMC通过内部的控制策略分析和计算，输出PG1信号给到CPLD，CPLD以此信号为基准，来执行系统下一步的动作；
4)、如果BMC判定此时系统为下电状态，则PG1输出低电平状态，CPLD依次输出低电平的EN信号，后级VR下电，系统下电。反之则为正常的供电状态。
本实施例提供的服务器解码卡下电控制方法，通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。
如图4所示，该系统400包括：
电压采集单元410，用于BMC芯片采集主板端PCIE供电接口的电压值；
状态确认单元420，用于通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
下电控制单元430，用于定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
可选地，作为本发明一个实施例，，所述电压采集单元包括：
电压采集模块，用于BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
可选地，作为本发明一个实施例，所述状态确认单元包括：
参考设置模块，用于预先设定下电参考阈值；
状态判定模块，用于若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
可选地，作为本发明一个实施例，所述下电控制单元包括：
标准缓存模块，用于采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；
轮询采集模块，用于每隔100ms采集一次PCIE供电接口的电压值；
信号下发模块，用于若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
图5为本发明实施例提供的一种终端500的结构示意图，该终端500可以用于执行本发明实施例提供的服务器解码卡下电控制方法。
其中，该终端500可以包括：处理器510、存储器520及通信单元530。这些组件通过一条或多条总线进行通信，本领域技术人员可以理解，图中示出的服务器的结构并不构成对本发明的限定，它既可以是总线形结构，也可以是星型结构，还可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件布置。
其中，该存储器520可以用于存储处理器510的执行指令，存储器520可以由任何类型的易失性或非易失性存储终端或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。当存储器520中的执行指令由处理器510执行时，使得终端500能够执行以下上述方法实施例中的部分或全部步骤。
处理器510为存储终端的控制中心，利用各种接口和线路连接整个电子终端的各个部分，通过运行或执行存储在存储器520内的软件程序和/或模块，以及调用存储在存储器内的数据，以执行电子终端的各种功能和/或处理数据。所述处理器可以由集成电路(Integrated Circuit，简称IC)组成，例如可以由单颗封装的IC所组成，也可以由连接多颗相同功能或不同功能的封装IC而组成。举例来说，处理器510可以仅包括中央处理器(Central Processing Unit，简称CPU)。在本发明实施方式中，CPU可以是单运算核心，也可以包括多运算核心。
通信单元530，用于建立通信信道，从而使所述存储终端可以与其它终端进行通信。接收其他终端发送的用户数据或者向其他终端发送用户数据。
本发明还提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本发明提供的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体(英文：read-only memory，简称：ROM)或随机存储记忆体(英文：random access memory，简称：RAM)等。
因此，本发明通过利用BMC监测主板端PCIE供电接口的电压值，实现对服务器上下电状态的判定，并在下电状态时及时向复杂可编程逻辑器件发送下电信号，可以实时监控P12V_PCIE的电压变化，并能够根据内部的控制策略，实时的检测P12V_PCIE的电压实时变化状态，来判定此时系统处于下电还是正常的上电状态，通过增加可靠的电压侦测和控制策略，使得CPLD能够精准的判定系统当前的工作状态，从而避免出现系统下电过程中，因系统放电慢而出现的CPLD仍输出EN信号的问题，继而避免后级VR电源的异常工作状态，增加系统的可靠性。，本实施例所能达到的技术效果可以参见上文中的描述，此处不再赘述。
本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中如U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质，包括若干指令用以使得一台计算机终端(可以是个人计算机，服务器，或者第二终端、网络终端等)执行本发明各个实施例所述方法的全部或部分步骤。
本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于终端实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，系统或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种服务器解码卡下电控制方法，其特征在于，包括：
BMC芯片采集主板端PCIE供电接口的电压值；
通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
2.根据权利要求1所述的方法，其特征在于，BMC芯片采集主板端PCIE供电接口的电压值，包括：
BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
3.根据权利要求1所述的方法，其特征在于，通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态，包括：
预先设定下电参考阈值；
若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
4.根据权利要求1所述的方法，其特征在于，定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号，包括：
采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；
每隔100ms采集一次PCIE供电接口的电压值；
若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
5.一种服务器解码卡下电控制系统，其特征在于，包括：
电压采集单元，用于BMC芯片采集主板端PCIE供电接口的电压值；
状态确认单元，用于通过将所述电压值与下电参考阈值比对，确认PCIE供电接口处于下电状态；
下电控制单元，用于定期采集所述电压值，并将电压值与高电平值进行比对，若电压值低于所述高电平值则控制复杂可编程逻辑器件向电压调节器发送下电信号。
6.根据权利要求5所述的系统，其特征在于，所述电压采集单元包括：
电压采集模块，用于BMC芯片通过连接PCIE供电接口的分压电阻中间接入点，实时采集PCIE供电接口的电压值。
7.根据权利要求5所述的系统，其特征在于，所述状态确认单元包括：
参考设置模块，用于预先设定下电参考阈值；
状态判定模块，用于若PCIE供电接口的电压值低于下电参考阈值，则判定PCIE供电接口处于下电状态。
8.根据权利要求5所述的系统，其特征在于，所述下电控制单元包括：
标准缓存模块，用于采集复杂可编程逻辑器件认定的高电平值并将所述高电平值缓存至BMC本地；
轮询采集模块，用于每隔100ms采集一次PCIE供电接口的电压值；
信号下发模块，用于若电压值低于所述高电平值低于所述高电平值，则向复杂可编程逻辑器件发送低电平信号，所述低电平信号触发复杂可编程逻辑器件向电压调节器发送下电信号。
9.一种终端，其特征在于，包括：
处理器；
用于存储处理器的执行指令的存储器；
其中，所述处理器被配置为执行权利要求1-4任一项所述的方法。
10.一种存储有计算机程序的计算机可读存储介质，其特征在于，该程序被处理器执行时实现如权利要求1-4中任一项所述的方法。
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|---|---|---|---|
| CN202110678548.1A CN113419618A (zh) | 2021-06-18 | 2021-06-18 | 服务器解码卡下电控制方法、系统、终端及存储介质 |
Applications Claiming Priority (1)
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| Country | Link |
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| CN (1) | CN113419618A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115543907A (zh) * | 2022-11-24 | 2022-12-30 | 苏州浪潮智能科技有限公司 | 一种基于存储设备中PCIe芯片的控制方法和装置 |
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2021
- 2021-06-18 CN CN202110678548.1A patent/CN113419618A/zh not_active Withdrawn
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