CN113395133B

CN113395133B - 一种解速率匹配方法及装置

Info

Publication number: CN113395133B
Application number: CN202010177437.8A
Authority: CN
Inventors: 王俊
Original assignee: Datang Mobile Communications Equipment Co Ltd
Current assignee: Datang Mobile Communications Equipment Co Ltd
Priority date: 2020-03-13
Filing date: 2020-03-13
Publication date: 2022-08-02
Anticipated expiration: 2040-03-13
Also published as: CN113395133A

Abstract

本发明实施例提供了一种解速率匹配方法及装置。所述方法包括：获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列。本发明实施例解决了解速率匹配过程给系统带来系统延迟开销，或增加解速率匹配地址存储开销问题。

Description

一种解速率匹配方法及装置

技术领域

本发明涉及移动通信技术领域，尤其涉及一种解速率匹配方法及装置。

背景技术

在无线通信系统中，速率匹配(Rate Matching)是指传输信道上的比特(bit)被重发(Repeated)或者被打孔(Punctured)的过程，通过速率匹配以匹配物理信道的承载能力，使得信道映射时达到传输格式所要求的比特速率。其中，打孔即将当前的比特打掉，从比特序列中移除同时将后面的比特依次前移一位；如果输入比特数多于输出比特数，则用打孔处理。重发即在当前比特和后面的比特之间插入一次当前比特；如果输入比特数少于输出比特数，则用重发处理。解速率匹配的过车与速率匹配相反，实际上就是速率匹配的逆过程，包括恢复被打掉的比特，或者打掉重复的比特。

在长期演进(Long Term Evolution，LTE)的协议中，对速率匹配进行了定义，分为子块交织和比特选择2个进程处理；所以作为接收端，解速率匹配的过程通常是先进行速率匹配的过程，得到每个接收数据图样的地址，然后在按照该地址将数据还原成原始的发射序列，传输到后级处理单元。

现有技术中，解速率匹配的过程，按照协议需要对每个比特的地址逐一生成，每个码块(Code Blocks，CB)的处理延迟由该CB的大小决定，按照协议的定义最大的大小为6144，所以即使流水线处理最少也需要6144个时钟周期才能完成一个CB的解速率匹配地址计算，给系统带来系统延迟开销。

为了避免解速率匹配过程给系统带来系统延迟开销，大部分处理过程需要提前计算待处理的CB速率匹配地址，然后缓存到储存器当中，而此种方式会增加解速率匹配地址存储开销。

发明内容

本发明实施例提供一种解速率匹配方法及装置，以解决现有技术中，解决解速率匹配过程给系统带来系统延迟开销，或增加解速率匹配地址存储开销问题。

一方面，本发明实施例提供了一种解速率匹配方法，所述方法包括：

获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列；

根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；

根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；

根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列。

另一方面，本发明实施例还提供一种解速率匹配装置，应用于基站，所述装置包括：

比特获取模块，用于获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列；

序列构造模块，用于根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；

位置确定模块，用于根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；

序列输出模块，用于根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列。

又一方面，本发明实施例还提供一种电子设备，该电子设备包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的解速率匹配方法中的步骤。

再一方面，本发明实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的解速率匹配方法中的步骤。

在本发明实施例中，通过获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，按照该地址将数据还原成原始的发射序列传输到后级处理单元，实现解速率匹配；上述过程在得到起始位置序列后，可实现多路并形成处理，提高处理效率减小处理延迟，且不需要缓存待处理的CB速率匹配地址，避免增加解速率匹配地址存储开销。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的解速率匹配方法的步骤流程图；

图2为本发明实施例提供的解速率匹配装置的结构框图；

图3为本发明实施例提供的电子设备的结构框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

在本发明的各种实施例中，应理解，下述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

在本发明所提供的实施例中，应理解，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。

图1示出了本发明实施例提供的一种解速率匹配方法的流程示意图。

如图1所示，本发明实施例提供了一种解速率匹配方法，可选地，所述方法可应用于网络侧设备，网络侧设备可以是基站(Base Station，BS)，所述基站是一种部署在接入网中用以为UE提供无线通信功能的装置。所述基站可以包括各种形式的宏基站，微基站，中继站，接入点等等。在采用不同的无线接入技术的系统中，具备基站功能的设备的名称可能会有所不同，例如在5G NR系统中，称为gNodeB或者gNB。随着通信技术的演进，“基站”这一名称可能会变化。为方便描述，本发明实施例中，上述为UE提供无线通信功能的装置统称为网络侧设备。

所述方法包括：

步骤101，获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列。

其中，速率匹配的过程通过打孔或者重发，将原始上行数据离散化处理，而解速率匹配将离散的数据还原处理，并发送给译码器。空比特即在速率匹配过程中，被打孔掉的比特；针对速率匹配后的上行数据，首先进行比特分离，分离出系统数据(System Data，SYS)序列、第一校验码P1序列以及第二校验码P2序列，P1序列以及P2序列即冗余校验码比特序列。

具体地，获取空比特个数后，根据预设的交织序列数据表，确定SYS序列中的32个寄存器的值；其中，预设的交织序列数据表中记载有每个空比特个数下的32个寄存器的值，如以下表1所示：

表1：

其中，表1中，N表示空比特个数，每一行代表该空比特个数下的SYS序列的32个寄存器值。

步骤102，根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列。

其中，构造所述用户的构造SYS序列、构造P1P2累加序列，并根据预设的空比特个数与数据标志位序列之间的对应关系，确定构造P1P2累加序列的数据标志位序列；数据标志位序列用于在后续确定列起始位置列索引位置之后，确定行起始位置行索引。

步骤103，根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列。

其中，冗余版本(Redundancy Version，RV)用于实现增量冗余(Incrementalredundancy，IR)的混合自动重传请求(Hybrid Automatic Repeat reQuest，HARQ)传输，增量冗余即将编码器生成的冗余比特分成若干组，每个RV定义一个传输开始点，首次传送和各次HARQ重传分别使用不同的RV，以实现冗余比特的逐步积累，完成增量冗余HARQ操作。

在解速率匹配过程中，RV参数用于确定解速率匹配的起始位置，并进一步确定所述起始位置中的列起始位置。

步骤104，根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列。

确定起始位置序列后，进一步确定列起始位置和行索引位置，以该列起始位置、行索引位置对应的地址，作为数据的入口位置，按照该地址将数据还原成原始的发射序列传输到后级处理单元。

得到起始位置序列后，可实现多路CB并行处理，减少解速率匹配处理延迟。

本发明实施例中，通过获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，按照该地址将数据还原成原始的发射序列传输到后级处理单元，实现解速率匹配；上述过程在得到起始位置序列后，可实现多路并形成处理，提高处理效率减小处理延迟，且不需要缓存待处理的CB速率匹配地址，避免增加解速率匹配地址存储开销。本发明实施例解决了解速率匹配过程给系统带来系统延迟开销，或增加解速率匹配地址存储开销问题。

可选地，本发明实施例中，所述根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列的步骤，包括：

根据所述空比特个数以及预设的交织序列数据表，确定所述用户的系统数据SYS序列；

将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列，以及将所述SYS序列中所述空比特个数的2倍，得到所述第二校验码P2序列。

其中，根据交织序列数据表，确定所述用户的系统数据SYS序列后，将P1序列中每个数值取值为SYS序列加N，得到P1序列的32个寄存器值，以及将P2序列中每个数值取值为SYS序列加2N，得到P2序列的32个寄存器值。

具体地，所述将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列的步骤，包括：

将所述SYS序列中的数据加上所述空比特个数后，若所述SYS序列中的数据个数大于32，则对所述SYS序列与32进行取模操作，得到P1序列；

对于P1序列P1_SEQ(SEQ即sequence)的数据，取值为SYS序列数值加空比特个数N，相加后的数据如果大于32，则按照模32处理(最终得到P1的32个寄存器值。

和/或

所述将所述SYS序列中所述空比特个数的2倍，得到所述第二校验码P2序列的步骤，包括：

将所述SYS序列中的数据加上所述空比特个数的2倍后，若所述SYS序列中的数据个数大于32，则对所述SYS序列与32进行取模操作，得到中间P2序列；

根据第一公式，对所述中间P2序列进行高低位交换操作，得到P2序列，所述第一公式为：

P2＝P2_SEQ[17:32，9:16，5:8，3:4，2，1]

其中，P2为所述第二校验码P2序列，P2_SEQ为所述中间P2序列。

对于P2序列取值为SYS序列数值加2*比特个数N，相加后的数据若大于32，则按照模32处理，然后按照第一公式对所述中间P2序列进行高低位交换操作，得到P2序列最终的32个寄存器值；其中，高低位交换操作即进行高低位交换，比如上述第一公式中，对17至32个数据反序，第9至6个数据反序，第5至8个数据反序，第3至4个数据反序。

具体地，反序操作如下：

对于一个16位的无符号整数，称这个二进制数的前8位为“高位”，后8位为“低位”。例如，十进制数34520用二进制表示为：

10000110 11011000；

将它的高低位进行交换，得到了一个新的二进制数：

11011000 10000110；

即十进制的55430。

可选地，本发明实施例中，所述根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列的步骤，包括：第一步骤以及第二步骤；

第一步骤，根据所述空比特个数、所述SYS序列以及第二公式，得到构造SYS序列，所述第二公式为：

ACC_SYS＝(R-1)*ones(1，N)，R*ones(1，32-N)

其中，ACC_SYS为所述构造SYS序列；R＝Ceil[(K+4)/32]，Ceil代表取模操作，K为所述用户速率匹配后的样点个数；ones(x，y)代表了x*y的单位矩阵；

所构造的SYS序列中，有N个数据值是R-1，32-比特个数N个数据值是R，根据第二公式，可以列出不同的比特个数N值而获得累加的序列值。如果大于32，则按照模32处理；如果数据运算的结果超过32了，则对这个数据进行模32处理，最终得到SYS的序列ACC_SYS的32个寄存器值，且最终结果在0～32中间；

第二步骤，根据所述空比特个数、所述构造SYS序列以及第三公式，得到构造P1P2累加序列，所述第三公式为：

ACC_P1P2＝ACC_SYS[17:32，9:16，5:8，3:4，2，1]；

其中，ACC_P1P2为所述构造P1P2累加序列，ACC_SYS为所述构造SYS序列，对构造SYS序列进行高低位交换操作，得到构造P1P2累加序列。

可选地，本发明实施例中，所述确定所述构造P1P2累加序列的数据标志位序列的步骤，包括：

根据所述空比特个数、所述构造P1P2累加序列以及预设的标志位表，得到构造P1P2累加序列的数据标志位序列。

预设的标志位表为空比特个数与数据标志位之间的对应关系，数据标志位序列用于在后续确定列起始位置列索引位置之后，确定行起始位置行索引。

可选地，本发明实施例中，所述确定解速率匹配的起始位置序列的步骤，包括：

第三步骤，根据所述用户的冗余版本RV参数以及所述构造SYS序列或所述构造P1P2累加序列，确定解速率匹配的起始位置序列。

可选地，本发明实施例中，所述根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列的步骤，包括：

第四步骤，根据所述起始位置序列、所述构造SYS序列以及所述构造P1P2累加序列，得到列起始位置序列；所述列起始位置序列中包括每列数据的列起始位置的列索引。

第五步骤，根据所述列起始位置序列以及所述数据标志位序列，确定行索引位置，得到输出序列。

第三步骤首先确定起始位置序列，然后确第四步骤定其中的列起始位置序列，列起始位置序列中包括每列数据的列起始位置的列索引，然后根据列起始位置序列以及所述数据标志位序列，确定行索引位置，得到输出序列。

进一步地，本发明实施例中，所述第三步骤包括：

根据所述RV参数，确定与所述RV参数对应的第一目标构造序列以及目标数据位数，所述第一目标构造序列为所述构造SYS序列或所述构造P1P2累加序列，所述目标数据为所述第一目标构造序列中的数据位数；

对所述第一目标构造序列中的目标数据位数个数据加1处理，得到解速率匹配的起始位置序列。

根据比特个数N和RV版本计算得到需要使用的解速率匹配的起始位置E_start，具体地，起始位置E_start＝ACC_SYS[m]+1，m表示目标数据位数；

比如，若RV＝0，对应起始位置E_start＝ACC_SYS[2]+1，目标数据为目标数据位数2，即起始位置为ACC_SYS序列的2个数据加1；

RV＝1，对应起始位置E_start＝ACC_SYS[26]+1；

RV＝2，对应起始位置E_start＝ACC_P1P2[8]+1；

RV＝3，对应位置ACC_P1P2[20]+1。

进一步地，本发明实施例中，所述第四步骤包括：

根据所述RV参数，确定与所述RV参数对应的第二目标构造序列，所述第二目标构造序列为所述构造SYS序列或所述构造P1P2累加序列；

将所述起始位置序列与所述第二目标构造序列逐位进行比较，生成比较序列；其中，若所述起始位置序列中第i位数据大于所述第二目标构造序列中的第i位数据，则所述比较序列中第i位数据为0，否则为1；

将所述比较序列与所述第二目标构造序列进行按位加运算，得到列起始位置序列。

其中，对于RV＝0、1时，第二目标构造序列为ACC_SYS序列，列的起始位置比较与ACC_SYS序列进行比较；

对于RV＝2、3时，第二目标构造序列为ACC_P1P2序列，列的起始位置比较与ACC_P1P2进行比较。

在比较的过程中，若所述起始位置序列中第i位数据大于所述第二目标构造序列中的第i位数据，则所述比较序列中第i位数据为0，否则为1；ACC_SYS和ACC_P1P2都是递增排列，将生成的32bit数据进行按位加操作，得到的数值为0～31，对应的就是该RV版本的列起始值col_start。

进一步地，本发明实施例中，第五步骤包括：

根据并行处理路数，确定索引值序列；其中，若并行处理路数为n，则索引值序列表包括：E_index、E_index+1、E_index+2、……、E_index+(n-1)；E_index+n、E_index+(n+1)、E_index+(n+2))、……、E_index+(2n-1)；……；每个序列包括n个索引值，实现多路并形成处理，提高处理效率减小处理延迟，且不需要缓存待处理的CB速率匹配地址，避免增加解速率匹配地址存储开销。

情况一：若所述并行处理路数小于K-4，则按照第一预设规则流水生成所述输出序列中每个数据，其中，K为所述用户速率匹配后的样点个数；

情况二：若所述并行处理路数大于或等于K-4，则按照第二预设规则流水生成所述输出序列中每个数据。

可选地，本发明实施例中，上述情况一中，所述按照第一预设规则流水生成所述输出序列中每个数据的步骤，可参照以下程序处理：

ifcolumn_index＝＝0

layer_index＝E_index；

else

layer_index＝E_index–ACC_SYS(column_index)；

end

de_rate_matching_pre(E_index)＝SYS_SEQ(column_index)+(layer_index+1)+*32；

其中，column_index为列起始位置，layer_index+1为行索引；

若列索引为0，则该列数据的行索引为所述索引值序列中该列所在位置的值；

若列索引为1，则将所述索引值序列减去所述构造SYS序列中第1列数据，得到行索引位置；将所述行索引位置加1并乘以32，并与所述SYS序列的第1列数据相加，所得结果为所述输出序列中第索引值序列个数据；

可选地，本发明实施例中，上述情况二中，所述按照第二预设规则流水生成所述输出序列中每个数据的步骤，可参照以下程序处理：

E_1_2_index＝E_index–D；

ifcolumn_index＝＝1

layer_index＝E_1_2_index；

else

layer_index＝E_1_2_index–ACC_P1P2(column_index)；

end

if ACC_FLAG(column_index)＝＝1

ifmod(layer_index，2)＝＝0

de_rate_matching_pre(E_index+1)＝P1_SEQ(column_index)+32*floor(layer_index/2)；

else

de_rate_matching_pre(E_index+1)＝P2_SEQ(column_index)+32*floor(layer_index/2)；

end

其中，D＝K-4，若所述数据标志位序列中的第列索引个数据为1，且行索引为2的整数倍，则将所述输出序列中第列索引个数据赋值为所述第一校验码P1序列中第列索引个数与第一行索引参数的和；所述第一行索引参数为行索引除以2向下取整，并乘以32的结果；

else

ifmod(layer_index，2)＝＝1

else

end

若所述数据标志位序列中的第列索引个数据为1，且行索引不为2的整数倍时，则将所述输出序列中第列索引个数据赋值为所述第二校验码P2序列中第列索引个数与第一行索引参数的和；所述第一行索引参数为行索引除以2向下取整，并乘以32的结果；

若所述数据标志位序列中的第列索引个数据为0，且行索引为2的整数倍，则将所述输出序列中第列索引个数据赋值为所述第一校验码P1序列中第列索引个数与第一行索引参数的和；所述第一行索引参数为行索引除以2向下取整，并乘以32的结果；

可选地，本发明实施例中，所述获取用户上行数据中每个码块的空比特个数的步骤，包括：

获取所述用户的上行数据中每个码块的样点个数；

根据所述样点个数以及第四公式，确定空比特个数，所述第四公式为：

N＝Ceil[(K+4)/32]*32-(K+4)

其中，N为所述空比特个数，K为所述样点个数，即交织后每路输出的bit数，用于指示后端译码的数据个数，Ceil为向上取整操作。

本发明实施例中，通过获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，按照该地址将数据还原成原始的发射序列传输到后级处理单元，实现解速率匹配；上述过程在得到起始位置序列后，可实现多路并形成处理，提高处理效率减小处理延迟，且不需要缓存待处理的CB速率匹配地址，避免增加解速率匹配地址存储开销。

以上介绍了本发明实施例提供的解速率匹配方法，下面将结合附图介绍本发明实施例提供的解速率匹配装置。

参见图2，本发明实施例还提供了一种解速率匹配装置，可选地，所述装置可应用于网络侧设备，网络侧设备可以是基站，所述基站是一种部署在接入网中用以为UE提供无线通信功能的装置。所述基站可以包括各种形式的宏基站，微基站，中继站，接入点等等。在采用不同的无线接入技术的系统中，具备基站功能的设备的名称可能会有所不同，例如在5G NR系统中，称为gNodeB或者gNB。随着通信技术的演进，“基站”这一名称可能会变化。为方便描述，本发明实施例中，上述为UE提供无线通信功能的装置统称为网络侧设备。

所述装置包括：

比特获取模块201，用于获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列。

速率匹配的过程通过打孔或者重发，将原始上行数据离散化处理，而解速率匹配将离散的数据还原处理，并发送给译码器。空比特即在速率匹配过程中，被打孔掉的比特；针对速率匹配后的上行数据，首先进行比特分离，分离出系统数据(System Data，SYS)序列、第一校验码P1序列以及第二校验码P2序列，P1序列以及P2序列即冗余校验码比特序列。

具体地，获取空比特个数后，根据预设的交织序列数据表，确定SYS序列中的32个寄存器的值；其中，预设的交织序列数据表中记载有每个空比特个数下的32个寄存器的值。

序列构造模块202，用于根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列。

构造所述用户的构造SYS序列、构造P1P2累加序列，并根据预设的空比特个数与数据标志位序列之间的对应关系，确定构造P1P2累加序列的数据标志位序列；数据标志位序列用于在后续确定列起始位置列索引位置之后，确定行起始位置行索引。

位置确定模块203，用于根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列。

RV用于实现增量冗余的混合自动重传请求传输，增量冗余即将编码器生成的冗余比特分成若干组，每个RV定义一个传输开始点，首次传送和各次HARQ重传分别使用不同的RV，以实现冗余比特的逐步积累，完成增量冗余HARQ操作。

序列输出模块204，用于根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，得到输出序列。

可选地，本发明实施例中，所述比特获取模块201包括：

序列确定子模块，用于根据所述空比特个数以及预设的交织序列数据表，确定所述用户的系统数据SYS序列；

序列生成子模块，用于将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列，以及将所述SYS序列中所述空比特个数的2倍，得到所述第二校验码P2序列。

可选地，本发明实施例中，所述序列生成子模块用于：

和/或

P2＝P2_SEQ[17:32，9:16，5:8，3:4，2，1]

其中，P2为所述第二校验码P2序列，P2_SEQ为所述中间P2序列。

可选地，本发明实施例中，所述序列构造模块202包括：

第一构造子模块，用于根据所述空比特个数、所述SYS序列以及第二公式，得到构造SYS序列，所述第二公式为：

ACC_SYS＝(R-1)*ones(1，N)，R*ones(1，32-N)

其中，ACC_SYS为所述构造SYS序列；R＝Ceil[(K+4)/32]，K为所述用户速率匹配后的样点个数；ones(x，y)代表了x*y的单位矩阵；

以及

第二构造子模块，用于根据所述空比特个数、所述构造SYS序列以及第三公式，得到构造P1P2累加序列，所述第三公式为：

ACC_P1P2＝ACC_SYS[17:32，9:16，5:8，3:4，2，1]；

其中，ACC_P1P2为所述构造P1P2累加序列，ACC_SYS为所述构造SYS序列。

可选地，本发明实施例中，所述序列构造模块202包括：

标志位确定子模块，用于根据所述空比特个数、所述构造P1P2累加序列以及预设的标志位表，得到构造P1P2累加序列的数据标志位序列。

可选地，本发明实施例中，所述位置确定模块203包括：

起始确定子模块，用于根据所述用户的冗余版本RV参数以及所述构造SYS序列或所述构造P1P2累加序列，确定解速率匹配的起始位置序列。

可选地，本发明实施例中，所述序列输出模块204包括：

列确定子模块，用于根据所述起始位置序列、所述构造SYS序列以及所述构造P1P2累加序列，得到列起始位置序列；所述列起始位置序列中包括每列数据的列起始位置的列索引；

行列确定子模块，用于根据所述列起始位置序列以及所述数据标志位序列，确定行索引位置，得到输出序列。

可选地，本发明实施例中，所述起始确定子模块用于：

可选地，本发明实施例中，所述行列确定子模块包括：

确定单元，用于根据并行处理路数，确定索引值序列；

第一输出单元，用于若所述并行处理路数小于K-4，则按照第一预设规则流水生成所述输出序列中每个数据，其中，K为所述用户速率匹配后的样点个数；

第二输出单元，用于若所述并行处理路数大于或等于K-4，则按照第二预设规则流水生成所述输出序列中每个数据。

可选地，本发明实施例中，所述第一输出单元用于：

可选地，本发明实施例中，所述第二输出单元用于：

若所述数据标志位序列中的第列索引个数据为1，且行索引为2的整数倍，则将所述输出序列中第列索引个数据赋值为所述第一校验码P1序列中第列索引个数与第一行索引参数的和；所述第一行索引参数为行索引除以2向下取整，并乘以32的结果；

可选地，本发明实施例中，所述比特获取模块201用于：

获取所述用户的上行数据中每个码块的样点个数；

N＝Ceil[(K+4)/32]*32-(K+4)

其中，N为所述空比特个数，K为所述样点个数，Ceil为向上取整操作。

本发明实施例提供的解速率匹配装置能够实现图1至图2的方法实施例中基站侧实现的各个过程，为避免重复，这里不再赘述。

本发明的实施例中，通过比特获取模块201获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；序列构造模块202根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列，并确定所述构造P1P2累加序列的数据标志位序列；位置确定模块203根据所述空比特个数、所述数据标志位序列以及所述用户的冗余版本RV参数，确定解速率匹配的起始位置序列；序列输出模块204根据所述起始位置序列，确实所述用户的列起始位置以及行索引位置，按照该地址将数据还原成原始的发射序列传输到后级处理单元，实现解速率匹配；上述过程在得到起始位置序列后，可实现多路并形成处理，提高处理效率减小处理延迟，且不需要缓存待处理的CB速率匹配地址，避免增加解速率匹配地址存储开销。

另一方面，本发明实施例还提供了一种电子设备，包括存储器、处理器、总线以及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现上述解速率匹配方法中的步骤。

举个例子如下，图3示出了一种电子设备的实体结构示意图。

如图3所示，该电子设备可以包括：处理器(processor)310、通信接口(Communications Interface)340、存储器(memory)330和通信总线320，其中，处理器310，通信接口340，存储器330通过通信总线320完成相互间的通信。处理器310可以调用存储器330中的逻辑指令，以执行如下方法：

此外，上述的存储器330中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

再一方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各实施例提供的解速率匹配方法，例如包括：

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种解速率匹配方法，其特征在于，所述方法包括：

获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列，其中，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的系统数据SYS序列；将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列，以及将所述SYS序列中所述空比特个数的2倍，得到所述第二校验码P2序列；

2.根据权利要求1所述的解速率匹配方法，其特征在于，所述将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列的步骤，包括：

和/或

P2＝P2_SEQ[17:32，9:16，5:8，3:4，2，1]

其中，P2为所述第二校验码P2序列，P2_SEQ为所述中间P2序列。

3.根据权利要求1所述的解速率匹配方法，其特征在于，所述根据所述空比特个数以及所述码流序列，构造所述用户的构造SYS序列、构造P1P2累加序列的步骤，包括：

根据所述空比特个数、所述SYS序列以及第二公式，得到构造SYS序列，所述第二公式为：

ACC_SYS＝(R-1)*ones(1，N) ，R*ones(1，32-N)

其中，ACC_SYS为所述构造SYS序列；R＝Ceil[ (K+4)/32] ，K为所述用户速率匹配后的样点个数；N为所述空比特个数；ones(x，y)代表了x*y的单位矩阵；

以及

根据所述空比特个数、所述构造SYS序列以及第三公式，得到构造P1P2累加序列，所述第三公式为：

ACC_P1P2＝ACC_SYS[17:32，9:16，5:8，3:4，2，1]；

4.根据权利要求1所述的解速率匹配方法，其特征在于，所述确定所述构造P1P2累加序列的数据标志位序列的步骤，包括：

5.根据权利要求1所述的解速率匹配方法，其特征在于，所述确定解速率匹配的起始位置序列的步骤，包括：

根据所述用户的冗余版本RV参数以及所述构造SYS序列或所述构造P1P2累加序列，确定解速率匹配的起始位置序列。

6.根据权利要求5所述的解速率匹配方法，其特征在于，所述根据所述起始位置序列，确定所述用户的列起始位置以及行索引位置，得到输出序列的步骤，包括：

根据所述起始位置序列、所述构造SYS序列以及所述构造P1P2累加序列，得到列起始位置序列；所述列起始位置序列中包括每列数据的列起始位置的列索引；

根据所述列起始位置序列以及所述数据标志位序列，确定行索引位置，得到输出序列。

7.根据权利要求6所述的解速率匹配方法，其特征在于，所述根据所述用户的冗余版本RV参数以及所述构造SYS序列或所述构造P1P2累加序列，确定解速率匹配的起始位置序列的步骤，包括：

8.根据权利要求6所述的解速率匹配方法，其特征在于，所述根据所述起始位置序列、所述构造SYS序列以及所述构造P1P2累加序列，得到列起始位置序列的步骤，包括：

9.根据权利要求6所述的解速率匹配方法，其特征在于，所述根据所述列起始位置序列以及所述数据标志位序列，确定行索引位置，得到输出序列的步骤，包括：

根据并行处理路数，确定索引值序列；

若所述并行处理路数小于K-4，则按照第一预设规则流水生成所述输出序列中每个数据，其中，K为所述用户速率匹配后的样点个数；

若所述并行处理路数大于或等于K-4，则按照第二预设规则流水生成所述输出序列中每个数据。

10.根据权利要求9所述的解速率匹配方法，其特征在于，所述按照第一预设规则流水生成所述输出序列中每个数据的步骤，包括：

若列索引为1，则将所述索引值序列减去所述构造SYS序列中第1列数据，得到行索引位置；将所述行索引位置加1并乘以32，并与所述SYS序列的第1列数据相加，所得结果为所述输出序列中第索引值序列个数据。

11.根据权利要求9所述的解速率匹配方法，其特征在于，所述按照第二预设规则流水生成所述输出序列中每个数据的步骤，包括：

若所述数据标志位序列中的第列索引个数据为0，且行索引为2的整数倍，则将所述输出序列中第列索引个数据赋值为所述第一校验码P1序列中第列索引个数与第一行索引参数的和；所述第一行索引参数为行索引除以2向下取整，并乘以32的结果。

12.根据权利要求1所述的解速率匹配方法，其特征在于，所述获取用户上行数据中每个码块的空比特个数的步骤，包括：

获取所述用户的上行数据中每个码块的样点个数；

N＝Ceil[(K+4)/32]*32-(K+4)

13.一种解速率匹配装置，其特征在于，所述装置包括：

比特获取模块，用于获取用户上行数据中每个码块的空比特个数，根据所述空比特个数以及预设的交织序列数据表，确定所述用户的码流序列；其中，所述码流序列包括：系统数据SYS序列、第一校验码P1序列以及第二校验码P2序列，其中，所述比特获取模块包括：

序列生成子模块，用于将所述SYS序列加上所述空比特个数，得到所述第一校验码P1序列，以及将所述SYS序列中所述空比特个数的2倍，得到所述第二校验码P2序列；

14.根据权利要求13所述的解速率匹配装置，其特征在于，所述序列生成子模块用于：

和/或

P2＝P2_SEQ[17:32，9:16，5:8，3:4，2，1]

其中，P2为所述第二校验码P2序列，P2_SEQ为所述中间P2序列。

15.根据权利要求13所述的解速率匹配装置，其特征在于，所述序列构造模块包括：

ACC_SYS＝(R-1)*ones(1，N)，R*ones(1，32-N)

其中，ACC_SYS为所述构造SYS序列；R＝Ceil[(K+4)/32]，K为所述用户速率匹配后的样点个数；N为所述空比特个数；ones(x，y)代表了x*y的单位矩阵；

以及

ACC_P1P2＝ACC_SYS[17:32，9:16，5:8，3:4，2，1]；

16.根据权利要求13所述的解速率匹配装置，其特征在于，所述序列构造模块包括：

17.根据权利要求13所述的解速率匹配装置，其特征在于，所述位置确定模块包括：

18.根据权利要求13所述的解速率匹配装置，其特征在于，所述序列输出模块包括：

19.根据权利要求17所述的解速率匹配装置，其特征在于，所述起始确定子模块用于：

20.根据权利要求17所述的解速率匹配装置，其特征在于，所述起始确定子模块用于：

21.根据权利要求18所述的解速率匹配装置，其特征在于，所述行列确定子模块包括：

确定单元，用于根据并行处理路数，确定索引值序列；

22.根据权利要求21所述的解速率匹配装置，其特征在于，所述第一输出单元用于：

23.根据权利要求21所述的解速率匹配装置，其特征在于，所述第二输出单元用于：

24.根据权利要求13所述的解速率匹配装置，其特征在于，所述比特获取模块用于：

获取所述用户的上行数据中每个码块的样点个数；

N＝Ceil[(K+4)/32]*32-(K+4)

25.一种电子设备，包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述计算机程序被所述处理器执行时实现如权利要求1至12中任一项所述的解速率匹配方法的步骤。

26.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如权利要求1至12中任一项所述的解速率匹配方法的步骤。