CN113380843B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了具有图像传感器的半导体器件及其制造方法。该方法包括：在衬底上沉积介电层；在介电层和衬底内形成沟槽；在沟槽内形成外延结构；以及形成具有第一层部分和第二层部分的势垒层。第一层部分形成在沟槽的未被外延结构覆盖的侧壁部分上。该方法还包括：在外延结构上并与势垒层相邻地形成覆盖层；选择性地掺杂外延结构和覆盖层的区域；在掺杂区域上选择性地形成硅化物层；在硅化物层上沉积蚀刻停止层；以及通过蚀刻停止层在硅化物层上形成导电塞。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体图像传感器用于感测入射的可见光或不可见光辐射，例如可见光和红外光。互补金属氧化物半导体(CMOS)图像传感器(CIS)和电荷耦合器件(CCD)传感器用于各种应用中，例如数码相机、移动电话、平板电脑和护目镜。这些图像传感器利用吸收(例如，感测)入射辐射并将其转换成电信号的像素阵列。图像传感器的一个示例是背照式(BSI)图像传感器，其检测来自BSI图像传感器的衬底的“背面”的辐射。
发明内容
根据本发明实施例的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成介电层；在介电层和衬底内形成沟槽；在沟槽内形成外延结构；形成具有第一层部分和第二层部分的势垒层，其中，第一层部分形成在沟槽的未被外延结构覆盖的侧壁部分上；在外延结构上并与势垒层相邻地形成覆盖层；选择性地掺杂外延结构和覆盖层的区域；在掺杂区域上选择性地形成硅化物层；在硅化物层上形成蚀刻停止层；以及通过蚀刻停止层在硅化物层上形成导电塞。
根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成介电层；在衬底内形成外延结构；在介电层、外延结构以及介电层与外延结构之间的衬底区域上形成半导体层；从介电层和外延结构蚀刻半导体层的各部分，以在衬底区域上形成包括半导体层的一部分的势垒层；在外延结构上并与势垒层相邻地形成覆盖层；选择性地掺杂外延结构和覆盖层的区域；以及在掺杂区域上形成接触结构。
根据本发明实施例的又一个方面，提供了一种半导体器件，包括：衬底；介电层，设置在衬底上；像素区域，具有像素结构，其中，像素结构包括：外延结构，设置在衬底内；覆盖层，设置在外延结构上；以及势垒层，设置在衬底的与外延结构相邻并围绕外延结构的衬底区域上，其中，势垒层包括衬底的材料的氧化物；隔离区域，具有与像素区域相邻地设置的隔离结构；以及接触焊盘区域，具有与隔离区域相邻地设置的焊盘结构。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本发明的各方面。
图1A示出了根据一些实施例的具有BSI图像传感器的半导体器件的横截面图。
图1B-图1F示出了根据一些实施例的BSI图像传感器的像素结构的横截面图。
图2是根据一些实施例的用于制造具有BSI图像传感器的半导体器件的方法的流程图。
图3-图37示出了根据一些实施例的处于制造过程的各个阶段的具有BSI图像传感器的半导体器件的横截面图。
现在将参考附图描述说明性实施例。在附图中，相同的附图标记通常表示相同的、功能上类似的和/或结构上类似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供的主题的不同特征的不同的实施例或示例。以下将描述部件和布置的具体示例以简化本发明。当然，这些仅仅是实例，而不旨在限制本公开。例如，在下面的描述中，用于在第二部件上方形成第一部件的工艺可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件被形成为与第二部件直接接触。另外，本发明可以在各个示例中重复附图标记和/或字母。该重复本身并不指示所讨论的各种实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了在附图中描述的方位之外，空间相对术语还意图涵盖器件在使用或操作中的不同方位。可以以其它方式对装置进行取向(旋转90度或处于其它取向)，而且可以相应地解释其中所使用的空间相关描述语。
应注意，说明书中对“一个实施例”、“一实施例”、“示例实施例”、“示例性”等的引用表示所描述的实施例可以包括特定的部件、结构或特性，但是每个实施例可以不必包括特定部件、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其它实施例来实现这种部件、结构或特性都在本领域技术人员的认知范围内。
应当理解，本文的词组或术语是出于描述的目的而不是限制，相关领域的技术人员将根据本文的教导来理解本说明书的术语或词组。
在一些实施例中，术语“约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％之内变化(例如，±1％、±2％、±3％、±4％、±5％的值)。这些值仅是示例，并不旨在进行限制。术语“约”和“基本上”可以指相关领域的技术人员根据本文的教导理解的值的百分比。
BSI图像传感器(例如，飞行时间传感器)包括像素区域(也称为辐射感测区域)，该像素区域具有在衬底(例如，半导体衬底)上形成的像素结构的阵列。像素结构被配置为接收从物体反射的辐射(例如，红外辐射)，并将来自所接收的辐射的光子转换为电信号。电信号用于通过测量接收的辐射的相位延迟来生成深度图像。随后将电信号分配给附接到BSI图像传感器的处理部件。因此，像素结构覆盖多层金属化层，该多层金属化层被配置为将在像素结构内生成的电信号分配给适当的处理部件。
多层金属化层耦合到衬底的第一表面，该第一表面也称为衬底的“前侧”表面。像素结构形成在衬底的前侧表面上，并且像素结构通过与衬底的前侧表面相对的第二表面接收辐射。衬底的第二表面也称为衬底的“后侧”表面。像素结构中的每一个包括设置在衬底内的锗(Ge)或硅锗(SiGe)外延结构、设置在Ge或SiGe外延结构上的硅覆盖层以及设置在Ge或SiGe外延结构的硅覆盖层内的掺杂区域。硅覆盖层使Ge或SiGe外延结构钝化，并提供硅原子用于在掺杂区域上形成硅化物结构。
BSI图像传感器可以通过附接到形成在衬底的后侧表面上的焊盘结构的接线器电耦合到外部器件(例如，外部电路)。为此，BSI图像传感器的焊盘结构从衬底的后侧表面延伸至衬底的前侧表面，并电连接至多层金属化层。因此，提供电信号连接到BSI图像传感器的多层金属化层可以通过焊盘结构电连接到外部器件或电路。焊盘结构可以设置在BSI图像传感器的围绕像素区域的外围。
BSI图像传感器面临的挑战是减少或消除暗电流，该暗电流是由在衬底前侧表面上形成的Ge或SiGe外延结构的表面不均匀性引起的。暗电流是即使当BSI图像传感器未接收到任何光子时也流过Ge或SiGe外延结构的电流。暗电流产生源是Ge或SiGe外延结构与硅覆盖层之间的非均匀界面，其导致电荷载流子(例如，空穴)积聚在非均匀界面上。这种暗电流会导致Ge或SiGe外延结构生成与BSI图像传感器接收的实际辐射量不符的电信号。结果，暗电流降低了BSI图像传感器在准确确定物体与BSI图像传感器之间的距离方面的性能。
由于上层(例如，硅覆盖层)的高温(例如，温度高于500℃)处理导致的Ge或SiGe外延结构的表面变形，在Ge或SiGe外延结构的边缘附近会形成诸如凹部的表面不均匀性。高温可能会导致Ge或SiGe外延结构边缘附近的Ge或SiGe材料延展并横向流动，从而在形成Ge或SiGe外延结构的沟槽边缘上方形成Ge或SiGe层。这些沟槽边缘可以是衬底的前侧表面上的衬底边缘。非均匀表面还会导致在Ge或SiGe外延结构上形成的上覆盖层中形成间隙。这些间隙会在上覆盖层的处理期间将处理化学品(例如，蚀刻溶液)引入Ge或SiGe外延结构中，并损坏Ge或SiGe外延结构。
本发明提供了在像素结构中制造具有改善的Ge或SiGe外延结构的表面均匀性的BSI图像传感器的示例方法。在一些实施例中，示例方法在形成Ge或SiGe外延结构的沟槽的边缘处形成势垒层。势垒层可以防止在沟槽边缘处形成Ge或SiGe层，因为势垒层包括不利于Ge或SiGe层的生长的介电材料，例如氧化硅(SiOx)。势垒层的材料可抑制势垒层上的Ge或SiGe层的生长，结果，抑制了沟槽边缘处的Ge或SiGe层的生长。防止Ge或SiGe外延结构的材料的横向膨胀可以防止在Ge或SiGe外延结构的表面上形成凹部。
因此，在沟槽边缘处的势垒层可以最小化或消除表面不均匀性，并因此减少或消除在Ge或SiGe外延结构与硅覆盖层之间的非均匀界面的形成。在一些实施例中，与没有势垒层的BSI图像传感器中的外延结构相比，Ge或SiGe外延结构中的表面不均匀性减少了约50％至约100％。结果，与在沟槽边缘处没有势垒层的BSI图像传感器相比，具有势垒层的BSI图像传感器的传感器性能提高了约40％至约60％。
根据一些实施例，参考图1A-图1F描述了具有BSI图像传感器102、第一多层金属化层104、第二多层金属化层105和专用集成电路(ASIC)106的半导体器件100。图1A示出了根据一些实施例的半导体器件100的横截面图。图1B-图1F示出了根据各种实施例的图1A中的BSI图像传感器102的区域102A1的放大横截面图。除非另有说明，否则图1A-图1D中具有相同注释的元件的讨论彼此适用。
参考图1A，BSI图像传感器102可以设置在第一多层金属化层104上并且电耦合到第一多层金属化层104。第一多层金属化层104可以设置在第二多层金属化层105上，第二多层金属化层105可以设置在ASIC 106上并且电耦合到ASIC 106。第一多层金属化层104可以包括嵌入在金属间电介质(IMD)层104B中的多层互连结构104A，金属间介电(IMD)层104B与金属线104D一起设置在接合层104C上。类似地，第二多层金属化层105可以包括嵌入在IMD层105B中的多层互连结构105A和具有金属线105D的接合层105C，其中金属线105D设置在IMD层105B上。接合层104C-105C可以通过合适的焊接方法彼此焊接，例如直接焊接、共晶焊接、混合焊接和光学熔融焊接，并且可以通过金属线104D-105D彼此电连接。结果，BSI图像传感器102可以通过第一和第二多层金属化层104-105电连接到ASIC106。ASIC 106可以包括有源器件106A(例如，晶体管结构)以形成逻辑和存储电路。在一些实施例中，有源器件106A可以被配置为处理从BSI图像传感器102接收的电信号。
BSI图像传感器102可以形成在具有前侧表面108a和后侧表面108b的衬底108上。在一些实施例中，衬底108可以包括单晶硅衬底。在一些实施例中，衬底108可以包括半导体材料，例如Si、Ge、SiGe、碳化硅(SiC)、磷化铟(InP)、砷化镓(GaAs)、砷化硅(SiAs)、磷化镓(GaP)、磷化铟(InP)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锗锡(SiGeSn)、磷化镓砷(GaAsP)、磷化镓铟(GaInP)、砷化镓(GaInAs)、磷化镓铟砷(GaInAsP)和任何其它合适的半导体材料。在一些实施例中，衬底108可以包括绝缘体上硅(SOI)结构或绝缘体上锗(GOI)结构。用于衬底108的其它合适的材料在本发明的范围内。
参考图1A，BSI图像传感器102可以包括设置在前侧表面108a与第一多层金属化层104之间的叠层110。在一些实施例中，叠层110可包括：(i)设置在多层金属化层104上的钝化层112、(ii)设置在钝化层112上的层间介电(ILD)层114、(iii)设置在ILD层114上的蚀刻停止层(ESL)116以及(iv)设置在ESL 116上的介电层118。根据一些实施例，BSI图像传感器102还可以包括像素区域102A、隔离区域102B和接触焊盘区域102C。
在一些实施例中，像素区域102A可以包括像素结构122A-122B的阵列。尽管示出了两个像素结构122A-122B的阵列，但是BSI图像传感器102可以具有以一维阵列或二维阵列布置的任意数量的像素结构。像素结构122A-122B被配置为通过后侧表面108b上的微透镜125接收入射辐射束123，并将辐射束123转换为电信号。电信号由焊盘结构120以及第一和第二多层金属化层104-105分配到ASIC 106和/或其它外部电路。
在一些实施例中，BSI图像传感器102可以是飞行时间传感器，该飞行时间传感器被配置为基于已知的光速来确定物体与BSI图像传感器102的距离。例如，设置在BSI图像传感器上或附近的光脉冲发生器(未示出)可以在物体上投射光脉冲(例如，近红外辐射)，并且由物体反射的光脉冲可以被像素结构122A-122B检测。基于光脉冲的投影时间与反射的光脉冲的检测时间之间的时间差，可以确定物体距BSI图像传感器102的距离。
像素结构122A-122B通过介电层118彼此电隔离，并且在BSI图像传感器102的制造期间受到钝化层112、ILD层114和ESL 116的保护。在一些实施例中，介电层118可以包括氮化物层、氧化物层、氮氧化物层或合适的介电材料。在一些实施例中，介电层118可以包括衬底108的材料的氧化物，例如氧化硅(SiOx)。在一些实施例中，ESL 116可以包括氮化物层、氧化物层、氮氧化物层、碳化物层或合适的介电材料。在一些实施例中，ESL 116可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮化硅硼(SiBN)、碳化硅氮化硼(SiCBN)或其组合。在一些实施例中，ILD层114可以包括低k介电层(例如，介电常数小于约3.9的电介质)、超低k介电层(例如，介电常数小于约2.5的电介质)或氧化物层(例如，氧化硅(SiOx))。在一些实施例中，钝化层112可以包括氮化物层、氧化物层、氮氧化物层、聚合物层(例如，聚酰亚胺或聚苯并噁唑)或其组合。
在一些实施例中，像素结构122A-122B在结构和组成上彼此类似。除非另有说明，否则像素结构122A的讨论适用于像素122B。根据一些实施例，参考图1A-图1F描述像素结构122A。根据各种实施例，像素结构122A可以具有如图1B-图1F所示的不同横截面图。图1B和图1D-图1E示出了根据各种实施例的在图1A的区域102A1内的像素结构122A的放大横截面图。图1C示出了沿着图1B的线A-A和XY平面的剖视图，并且图1F示出了沿着图1D-图1E的线B-B和XY平面的横截面图。图1C和图1F的横截面图被称为像素结构122A的“前侧视图”。
参考图1A-图1F，在一些实施例中，像素结构122A可以包括：(i)设置在衬底108内的外延结构124；(ii)设置在外延结构124上的覆盖层126；(iii)设置在衬底108的邻近并围绕外延结构124和覆盖层126的边缘(在图1A-图1C中不可见；下面进一步详细讨论)上的势垒层128；(iv)设置在外延结构124和覆盖层126内的p型掺杂区域130；(v)设置在外延结构124和覆盖层126内的n型掺杂区域132；(vi)设置在p型和n型掺杂区域130-132上的接触结构134；以及(vii)设置在接触结构134上的通孔结构136。
外延结构124可以形成在前侧表面108a上，并且可以包括元素周期表的IV族元素(例如，Si、Ge等)。在一些实施例中，外延结构124可以包括与衬底108的IV族元素不同的IV族元素。在一些实施例中，外延结构124可以包括未掺杂的Ge或SiGe。在一些实施例中，外延结构124的前侧表面124f可以沿着Z轴与衬底108的前侧表面108a间隔开距离D1。距离D1可以在约50nm至约100nm的范围内，或者可以是其它合适的尺寸。
覆盖层126可以包括元素周期表的IV族元素(例如，Si)，该元素不同于外延结构124中包括的元素。覆盖层126中包括的元素可以具有与外延结构124中包括的元素的带隙不同的带隙，这会导致外延结构124与覆盖层126之间的带不连续性(例如，外延结构124和覆盖层126的最小导电带能量和/或最大价带能量之间的差异)。在一些实施例中，覆盖层126的前侧表面126f与衬底108的前侧表面108a基本共面，如图1B和图1D所示，可以位于高于前侧表面108a(未示出)的XY平面处，或者可以位于低于前侧表面108a的XY平面处，如图1E所示。在一些实施例中，覆盖层126可在势垒层128上方沿Z轴延伸距离D2，如图1E所示。距离D2可以在约5nm至约10nm的范围内，或者可以是其它合适的尺寸。
覆盖层126的侧壁126s的轮廓可以取决于形成覆盖层126的方法。在一些实施例中，当通过外延工艺在外延结构124上生长覆盖层126时，侧壁126s可具有如图1B所示的轮廓。外延生长的覆盖层126的侧壁126s和势垒层128的侧壁128s在前侧表面124f处或附近物理接触。但是当侧壁126s和128s向前侧表面126f延伸时，侧壁126s和128s可以通过间隙127(也称为介电材料填充间隙127)彼此间隔开，间隙127填充有介电层118的一部分，如图1B-图1C所示。因为势垒层128的材料抑制了势垒层128上的覆盖层126的外延生长，所以可以形成间隙127。在一些实施例中，当通过沉积工艺在外延结构124上形成覆盖层126时，侧壁126s可以具有如图1D-图1E所示的轮廓。沉积的覆盖层126的侧壁126s的轮廓可以遵循侧壁128s的轮廓，如图1D-图1E所示。
势垒层128可以包括衬底108的材料的氧化物(例如，SiOx)或合适的介电材料。在一些实施例中，可以在围绕覆盖层126的前侧表面108a的边缘处形成势垒层128。势垒层128的一部分可以沿着前侧表面108a的一部分以及沿着衬底108的侧壁108s的一部分延伸。当势垒层128通过氧化工艺在衬底108上生长时，势垒层128的表面128b可以部分地设置在外延结构124的顶部边缘上，如图1B和图1D-图1E所示。另一方面，当通过沉积工艺形成势垒层128时，势垒层128的表面128b可以完全设置在外延结构124的顶部边缘上，如图29和图33所示。在一些实施例中，势垒层128沿X轴的厚度可以在约0.5nm至约5nm的范围内。势垒层128的低于0.5nm的厚度可能不足以防止在随后的高温工艺期间外延结构124的变形。另一方面，如果厚度大于5nm，则势垒层的处理时间(例如，沉积时间或氧化时间)增加，并且因此增加了器件制造成本。
接触结构134可以被配置为通过通孔结构136将外延结构124电连接到第一多层金属化层104。每个接触结构134可以包括硅化物层134A和接触塞134B。硅化物层134A设置在p型和n型掺杂区域130-132上并且在覆盖层126内。硅化物层134A的表面134A可以与覆盖层126的前侧表面126f基本共面(未示出)，或者可以在前侧表面126f的下方延伸，如图1A-图1B和图1D-图1E所示。在一些实施例中，硅化物层134A可以包括硅化镍(NiSi)、硅化钨(WSi2)、硅化钛(TiSi2)、硅化钴(CoSi2)或合适的金属硅化物。接触塞134B设置在硅化物层134A上并且在ILD层114内。在一些实施例中，接触塞134B可以包括导电材料，例如钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、钨(W)、钴(Co)、铜(Cu)和任何合适的金属材料。通孔结构136设置在接触塞134B上并且在钝化层112内。在一些实施例中，通孔结构136可以包括导电材料，例如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu、Pt以及任何其它合适的金属材料。
参考图1A，隔离区102B可以包括n型掺杂区域140和p型掺杂区域141，n型掺杂区域140和p型掺杂区域141被配置为形成基于PN结的隔离结构。隔离结构可以通过接触结构134和通孔结构136电连接到第一多层金属化层104和/或其它电路。接触焊盘区域102C可以包括焊盘结构120和在焊盘结构120上的一个或多个导电焊盘或焊料凸块(未示出)，通过这两者可以在BSI图像传感器102和外部电路之间建立电连接。焊盘结构120是BSI图像传感器102的输入/输出(I/O)端口，并且包括电耦合到多层互连结构104A的导电层。
图2是根据一些实施例的用于制造半导体器件100的示例方法200的流程图。为了说明的目的，将参考如图3-图33所示的半导体器件100的示例制造工艺来描述图2所示的操作。图3-图33是根据一些实施例的处于各个制造阶段的半导体器件100的横截面图。根据特定的应用程序，操作可以以不同的顺序执行或不执行。应当注意，方法200可能无法生产出完整的半导体器件100。因此，应当理解，可以在方法200之前、之中和之后提供附加的关于，并且这里仅可以简要地描述一些其它工艺。上面描述了图3-图33中的元件，其具有与图1A-图1F中的元件相同的注释。
在操作205中，隔离结构形成在衬底的前侧表面上。例如，如图3所示，隔离结构140的n型掺杂区域140A和p型掺杂区域140B形成在衬底108的前侧表面108a上。N型和P型掺杂区域140A-140B可以通过将掺杂剂通过前侧表面108a离子注入到衬底108中而形成。如图3所示，在形成掺杂区域140A-140B之后，可以在前侧表面108a上沉积介电层318。介电层318可以包括介电层118的材料。介电层318的形成可包括使用CVD工艺、ALD工艺、热氧化工艺或用于介电材料的合适沉积工艺。
参考图2，在操作210中，外延结构形成在衬底的前侧表面上。例如，如参考图4-图9所述，外延结构124可以同时形成在衬底108的前侧表面108a上。外延结构124的形成可以包括以下顺序的操作：(i)通过介电层318在衬底108中同时形成沟槽424，如图4所示；(ii)在图4的沟槽424内同时外延生长结构524，如图5所示；(iii)对图5的结构执行CMP工艺，如图6所示，以在图4的沟槽424内形成外延结构724，如图7所示；(iv)蚀刻图7的外延结构724以形成具有高度H1-H2的外延结构124，如图8所示；以及(v)在图8的结构上执行清洁工艺，这可以产生图9所示的结构。
沟槽424的形成可以包括利用诸如氯基气体、氦气、氟基气体、氩气及其组合物的蚀刻剂的干法蚀刻工艺。结构524的外延生长可以包括半导体材料的外延生长的单晶或多晶结构，例如元素周期表的IV族元素(例如，Si、Ge等)。CMP工艺可以包括使用对结构524的材料具有比对介电层318的材料更高的去除选择性的CMP浆料。术语“去除选择性”是指在相同的去除条件下两种不同材料的去除率之比。在一些实施例中，CMP浆料对于结构524的材料的去除选择性可以比对介电层318的材料的去除选择性大约20倍至约200倍。CMP浆料可以包括过氧化氢、过氧二硫酸钾、氮氧化物基化合物、聚乙二醇、诸如胶体二氧化硅、气相二氧化硅、氧化铝的磨料颗粒及其组合。
在一些实施例中，CMP工艺可以形成外延结构724的前侧表面724f的基本平坦的表面轮廓(实线)或前侧表面724f的弯曲的表面轮廓(虚线)，如图7所示。在一些实施例中，前侧表面724f可以与介电层318的前侧表面基本共面(未示出)或不共面(如图7所示)。
外延结构724的蚀刻可包括使用基于卤素的蚀刻剂的湿法蚀刻工艺、干法蚀刻工艺或气相蚀刻工艺。蚀刻剂对外延结构724的材料的蚀刻选择性比对介电层318和衬底108的材料的蚀刻选择性高(例如，高约20至约50倍)蚀刻外延结构724以形成外延结构124可以通过使前侧表面124f从衬底108的前侧表面108a沿着Z轴降低距离D1来暴露沟槽424的侧壁部分424s(图4)。距离D1的范围可以从约50nm至约100nm，或者可以是任何其它合适的尺寸。外延结构124的高度H1-H2可以彼此相同或不同。
清洁工艺可以包括清洁图8的结构，以利用基于酸的清洁溶液(例如，稀释的氢氟酸(DHF))在约20秒至约60秒的时间段内，从CMP工艺和/或蚀刻工艺中去除污染物和/或残留物。在一些实施例中，DHF溶液的水与HF之比可以为约50：1至约100：1。在一些实施例中，清洁溶液可以蚀刻介电层318的部分以暴露前侧表面108s的表面部分108s，并且可以蚀刻衬底108的暴露部分以使衬底边缘(也称为沟槽边缘108e)变圆，如图9所示。因此，蚀刻工艺和清洁工艺形成暴露的衬底区域108r，其包括暴露的侧壁部分424s、表面部分108s和圆形的衬底边缘108e，如图9所示。
参考图2，在操作215中，在与外延结构相邻的衬底边缘处形成势垒层。例如，如图10所示，在图10的暴露的衬底区域108r上形成势垒层128。在暴露的衬底区域108r上形成势垒层128可以防止在随后的高温工艺期间外延结构124的材料横向扩展并与衬底区域108r的材料发生反应。外延结构124的横向膨胀可以使外延结构124的表面轮廓变形。
势垒层128的形成可以包括在图9的结构上执行氧化工艺。氧化工艺可包括用氧化溶液氧化图9的暴露的衬底区域108r约60秒至约120秒的时间段。氧化溶液可以包括去离子水和臭氧或过氧化氢(H2O2)。在一些实施例中，去离子水和臭氧的氧化溶液可包含约百万分之十(ppm)至约100ppm的臭氧。在一些实施例中，H2O2的氧化溶液可包括的水与H2O2的比为约50：1至约100：1。在一些实施例中，氧化溶液可氧化外延结构124的顶部部分以在外延结构124上形成氧化物层1024，如图10所示。因此，氧化物层1024包括外延结构124的材料的氧化物。
在形成势垒层128之后，可以在氢气环境中在约500℃至约800℃的温度下对图10的结构执行退火工艺。退火工艺可以将氧化物层1024还原为外延结构124的材料，如图11所示。例如，当外延结构124包括Ge并且氧化物层1024包括氧化锗(GeOx)时，退火工艺可以将GeOx还原为Ge。
参考图2，在操作220中，在外延结构上形成覆盖层。例如，如图12所示，可以在外延结构124上形成覆盖层126。在一些实施例中，覆盖层126的形成可以包括在外延结构124上外延生长Si、Ge或SiGe层。图12的覆盖层126的轮廓和尺寸可以类似于上面参考图1B-图1C描述的轮廓和尺寸。
在一些实施例中，代替外延生长覆盖层126，覆盖层126的形成可以包括以下顺序的操作：(i)在图11的结构上沉积Si、Ge或SiGe层1326以形成图13的结构；(ii)在层1326上形成图案化掩模层(未示出)以保护外延结构124上的层1326的部分；以及(iii)选择性地蚀刻层1326的未受到图案化掩模层保护的部分以形成图14的结构。Si、Ge或SiGe层的沉积可包括使用硅前体(例如，硅烷(SiH4)或二氯硅烷(DCS))和/或锗前体(例如，锗烷(GeH4))的化学气相沉积(CVD)或原子层沉积(ALD)工艺。图14的覆盖层126的轮廓和尺寸可以类似于上面参考图1F和图1D所描述的轮廓和尺寸。
在一些实施例中，在形成覆盖层126之后，可以将材料与介电层318的材料类似的介电层818沉积在图12的结构上，以形成图15的结构。介电层818的形成可包括使用CVD工艺、ALD工艺或热氧化工艺。
参考图2，在操作225中，在外延结构和覆盖层内形成掺杂区域。例如，如参考图16-图18所述，p型掺杂区域130和n型掺杂区域132可以形成在覆盖层126和外延结构124内。p型掺杂区域130和n型掺杂区域132的形成可以包括以下顺序的操作：(i)在图15的结构上形成具有开口1644的图案化掩模层1642，如图16所示，(ii)通过开口1644将n型掺杂剂1646离子注入到覆盖层126和外延结构124中以形成掺杂区域132，如图16所示；(iii)去除图案化层1642(未示出)；(iv)形成具有开口1750的图案化掩模层1748，如图17所示；(v)通过开口1750将p型掺杂剂1752离子注入到覆盖层126和外延结构124中，以形成p型掺杂区域130，如图17所示；(vii)在去除图案化层1748以激活掺杂区域130-132中的掺杂剂之后，对图18的结构执行退火工艺。
参考图2，在操作230中，在掺杂区域和隔离结构上形成接触结构和通孔结构。例如，如参考图19-图23所述，具有硅化物层134A和接触塞134B的接触结构134形成在掺杂区域130-132和140A-140B上，并且通孔结构136形成在接触结构134上。接触结构134的形成可以包括以下顺序的操作：(i)在掺杂区域130-132和140A-140B上形成硅化物开口1954，如图19所示；(ii)在掺杂区域130-132和140A-140B上形成硅化物层134A，如图20所示；(iii)在图20的结构上沉积ESL 116，以形成图21的结构；(iv)在图21的结构上沉积ILD层114，如图22所示；(v)在ILD层114和ESL 116内形成接触开口2256以暴露硅化物层134A的部分，如图22所示；以及(vi)在接触开口2256内形成接触塞134B，如图23所示。
硅化物层134A的形成可以包括以下顺序的操作：(i)在图19的结构上沉积金属层(未示出)；(ii)在具有金属层的结构上执行退火工艺；以及(iii)去除介电层118上的金属层的未反应部分形成图20的结构。形成通孔结构136可以包括：在形成接触塞134B之后在该结构上沉积金属层(未示出)，并且图案化沉积的金属层以形成图23的结构。在形成通孔结构136之后，可以在图23的结构上沉积钝化层112，如图24所示。
参考图2，在操作235中，在通孔结构上形成多层金属化层并焊接到集成电路。例如，如图25所示，在通孔结构136和钝化层112上形成具有嵌入在IMD层104B内的多层互连结构104A的第一多层金属化层104。在形成多层金属化层104之后，可以将第二多层金属化层105和ASIC 106焊接到多层金属化层104上，如图25所示。
参考图2，在操作240中，焊盘结构通过衬底的后侧表面形成在多层金属化层上。例如，如图26所示，焊盘结构120通过后侧表面108b形成在多层互连结构104A上。焊盘结构120的形成可包括以下顺序的操作：(i)在衬底108、介电层118、ESL 116、ILD层114、钝化层112和IMD层104B的一部分内形成焊盘开口(未示出)；(ii)在焊盘开口内沉积导电层(未示出)；以及(iii)图案化并蚀刻导电层以在焊盘开口内形成焊盘结构120，如图26所示。在形成焊盘结构120之后，可以在后侧表面108b上形成微透镜125阵列。
在一些实施例中，在图2的操作215中，代替参考图10描述的形成势垒层128的氧化工艺，势垒层128可以如参考图27-图29描述的那样形成。势垒层128的形成可以包括以下顺序的操作：(i)在图9的结构上沉积氧化物层2728，如图27所示；(ii)在氧化物层2728上形成具有开口2760的图案化掩模层2758，如图27所示；(iii)蚀刻通过开口2760暴露的氧化物层2728的部分，以形成蚀刻的氧化物层2828，如图28所示；(iv)去除图案化掩模层2758以形成图28的结构；以及(v)蚀刻介电层318上的氧化层2828的部分以形成图29的结构，在该结构上可以执行操作220-240。在一些实施例中，氧化物层2728可以包括绝缘材料，并且可以用CVD工艺、ALD工艺或用于沉积介电材料的合适沉积工艺来沉积。在一些实施例中，可以使用湿法蚀刻工艺(例如，使用DHF)或干法蚀刻工艺来执行氧化物层2728和2828的蚀刻。在形成势垒层128之后，可以在氢气环境中在约500℃至约800℃的温度下对图29的结构执行退火工艺。
在一些实施例中，不执行对介电层318上的氧化物层2828的各部分的蚀刻，结果，未形成图29的结构，并且对图28的结构执行操作220-240。在图28的结构上执行操作220-240可能会导致具有氧化物层2828作为势垒层的区域102A1，该势垒层如图34所示，而不是如图1B所示的势垒层128。在一些实施例中，在操作220中形成的介电层818可以形成有与介电层2828的前侧表面2828f基本共面的前侧表面818f，如图34所示，或者可以形成在前侧表面2828f上，如图35所示。
在一些实施例中，在图2的操作215中，代替参考图10描述的形成势垒层128的氧化工艺，势垒层128可以如参考图30-图33描述的那样形成。势垒层128的形成可以包括以下顺序的操作：(i)在图9的结构上形成具有开口3062的图案化掩模层3060，以形成图30的结构；(ii)在图30的结构上沉积氧化物层3128以形成图31的结构；(iii)执行剥离工艺以去除图案化掩模层3060和图案化掩模层3060上的氧化物层3128的一部分，以形成图32的氧化物层3228；以及(iv)在介电层318的侧壁上蚀刻氧化物层3228的部分，以形成图33的结构，在该结构上可以执行操作220-240。在一些实施例中，氧化物层3128可以包括绝缘材料，并且可以通过CVD工艺、ALD工艺或用于沉积介电材料的合适的沉积工艺来沉积。在一些实施例中，可以使用湿法蚀刻工艺(例如，使用DHF)或干法蚀刻工艺来执行氧化物层3228的蚀刻。在形成势垒层128之后，可以在氢气环境中在约500℃至约800℃的温度下对图33的结构执行退火工艺。
在一些实施例中，不执行对介电层318的侧壁上的氧化物层3228的部分的蚀刻，结果，未形成图33的结构，并且对图32的结构执行操作220-240。在图32的结构上执行操作220-240可能会导致具有氧化物层3228作为势垒层的区域102A1，该势垒层如图36所示，而不是如图1B所示的势垒层128。在一些实施例中，在操作220中形成的介电层818可以形成有与介电层3228的前侧表面3228f和介电层318的前侧表面318f基本共面的前侧表面818f，如图36所示，或者可以形成在前侧表面3228f和318f上，如图37所示。
本发明提供了在像素结构(例如，像素结构122A-122)中制造具有改善的Ge或SiGe外延结构(例如，外延结构124)的表面均匀性的BSI图像传感器(例如，BSI图像传感器102)的示例方法。在一些实施例中，示例方法(例如，方法200)在其中形成Ge或SiGe外延结构的沟槽的边缘(例如，沟槽边缘108e)处形成势垒层(例如，势垒层128)。势垒层可以防止在沟槽边缘处形成Ge或SiGe层，因为势垒层包括不利于Ge或SiGe层的生长的介电材料，例如氧化硅(SiOx)。势垒层的材料可抑制势垒层上的Ge或SiGe层的生长，结果，抑制了沟槽边缘处的Ge或SiGe层的生长。防止Ge或SiGe外延结构的材料的横向膨胀可以防止在Ge或SiGe外延结构的表面上形成凹部。
因此，在沟槽边缘处的势垒层可以最小化或消除表面不均匀性，并因此减少或消除在Ge或SiGe外延结构与硅覆盖层(例如，覆盖层126)之间的非均匀界面的形成。在一些实施例中，与没有势垒层的BSI图像传感器中的外延结构相比，Ge或SiGe外延结构中的表面不均匀性减少了约50％至约100％。结果，与在沟槽边缘处没有势垒层的BSI图像传感器相比，具有势垒层的BSI图像传感器的传感器性能提高了约40％至约60％。
在一些实施例中，方法包括：在衬底上沉积介电层；在介电层和衬底内形成沟槽；在沟槽内形成外延结构；以及形成具有第一层部分和第二层部分的势垒层。第一层部分形成在沟槽的未被外延结构覆盖的侧壁部分上。该方法还包括：在外延结构上并与势垒层相邻地形成覆盖层；选择性地掺杂外延结构和覆盖层的区域；在掺杂区域上选择性地形成硅化物层；在硅化物层上沉积蚀刻停止层；以及通过蚀刻停止层在硅化物层上形成导电塞。
在上述方法中，形成外延结构包括：在沟槽内生长外延结构；以及蚀刻外延结构，其中，在蚀刻之后暴露沟槽的侧壁部分。
在上述方法中，形成外延结构包括：抛光外延结构；蚀刻外延结构；以及在蚀刻之后清洁外延结构，其中，在清洁之后暴露衬底的表面部分，并且其中，第二层部分形成在表面部分上。
在上述方法中，第二层部分形成在衬底的与沟槽的侧壁部分相邻的前侧表面部分上，并且其中，形成势垒层包括：氧化沟槽的侧壁部分和衬底的前侧表面部分。
在上述方法中，形成势垒层包括：使用基于臭氧的氧化溶液执行氧化工艺。
在上述方法中，形成势垒层包括：使用基于过氧化氢的溶液执行氧化工艺。
在上述方法中，形成覆盖层包括：在外延结构上外延生长覆盖层。
在上述方法中，形成覆盖层包括：在介电层、势垒层和外延层上沉积半导体层；以及从介电层和势垒层选择性地蚀刻半导体层的部分。
在上述方法中，还包括：在形成势垒层期间，在外延结构上形成氧化物层；以及执行退火工艺以去除氧化物层。
在一些实施例中，方法包括：在衬底上沉积介电层；在衬底内形成外延结构；在介电层、外延结构以及介电层与外延结构之间的衬底区域上沉积半导体层；从介电层和外延结构蚀刻半导体层的部分，以在衬底区域上形成包括半导体层的部分的势垒层；在外延结构上并与势垒层相邻地形成覆盖层；选择性掺杂外延结构和覆盖层的区域；以及在掺杂区域上形成接触结构。
在上述方法中，形成外延结构包括：在介电层和衬底内形成沟槽；在沟槽内生长外延结构；以及蚀刻外延结构以暴露沟槽的侧壁部分。
在上述方法中，形成外延结构包括：蚀刻外延结构；以及在蚀刻外延结构之后，清洁外延结构，其中，在清洁之后暴露衬底的表面部分。
在一些实施例中，半导体器件包括衬底、设置在衬底上的介电层以及具有像素结构的像素区域。像素结构包括设置在衬底内的外延结构、设置在外延结构上的覆盖层以及设置在衬底的与外延结构相邻并围绕外延结构的衬底区域上的势垒层。势垒层包括衬底的材料的氧化物。半导体器件还包括：隔离区域，其具有与像素区域相邻设置的隔离结构；以及接触焊盘区域，其具有与隔离区域相邻设置的焊盘结构。
在上述半导体器件中，覆盖层的前侧表面在势垒层上方沿垂直方向延伸一定距离。
在上述半导体器件中，覆盖层的侧壁通过介电材料与势垒层的侧壁间隔开。
在上述半导体器件中，衬底区域包括衬底的与覆盖层相邻的侧壁部分。
在上述半导体器件中，衬底区域包括衬底的与介电层相邻的表面部分。
在上述半导体器件中，像素结构包括设置在覆盖层和外延结构内的掺杂区域。
在上述半导体器件中，势垒层的第一部分沿着衬底区域的侧壁延伸，并且势垒层的第二部分沿着衬底区域的前侧表面延伸。
在上述半导体器件中，还包括设置在覆盖层上的介电层，其中，介电层的一部分在势垒层的前侧表面上方延伸。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底上形成介电层；
在所述介电层和所述衬底内形成沟槽；
在所述沟槽内形成外延结构；
形成具有第一层部分和第二层部分的势垒层，其中，所述第一层部分形成在所述沟槽的未被所述外延结构覆盖的侧壁部分上；
在所述外延结构上并与所述势垒层相邻地形成覆盖层；
选择性地掺杂所述外延结构和所述覆盖层的区域；
在所述掺杂区域上选择性地形成硅化物层；
在所述硅化物层上形成蚀刻停止层；以及
通过所述蚀刻停止层在所述硅化物层上形成导电塞。
2.根据权利要求1所述的方法，其中，所述形成所述外延结构包括：
在所述沟槽内生长所述外延结构；以及
蚀刻所述外延结构，其中，在所述蚀刻之后暴露所述沟槽的所述侧壁部分。
3.根据权利要求1所述的方法，其中，所述形成所述外延结构包括：
抛光所述外延结构；
蚀刻所述外延结构；以及
在所述蚀刻之后清洁所述外延结构，其中，在所述清洁之后暴露所述衬底的表面部分，并且其中，所述第二层部分形成在所述表面部分上。
4.根据权利要求1所述的方法，其中，所述第二层部分形成在所述衬底的与所述沟槽的所述侧壁部分相邻的前侧表面部分上，并且
其中，所述形成所述势垒层包括：氧化所述沟槽的所述侧壁部分和所述衬底的所述前侧表面部分。
5.根据权利要求1所述的方法，其中，所述形成所述势垒层包括：使用基于臭氧的氧化溶液执行氧化工艺。
6.根据权利要求1所述的方法，其中，所述形成所述势垒层包括：使用基于过氧化氢的溶液执行氧化工艺。
7.根据权利要求1所述的方法，其中，所述形成所述覆盖层包括：在所述外延结构上外延生长所述覆盖层。
8.根据权利要求1所述的方法，其中，所述形成所述覆盖层包括：
在所述介电层、所述势垒层和所述外延层上沉积半导体层；以及
从所述介电层和所述势垒层选择性地蚀刻所述半导体层的部分。
9.根据权利要求1所述的方法，还包括：
在所述形成所述势垒层期间，在所述外延结构上形成氧化物层；以及
执行退火工艺以去除所述氧化物层。
10.一种制造半导体器件的方法，包括：
在衬底上形成介电层；
在所述衬底内形成外延结构；
在所述介电层、所述外延结构以及所述介电层与所述外延结构之间的衬底区域上形成半导体层；
从所述介电层和所述外延结构蚀刻所述半导体层的各部分，以在所述衬底区域上形成包括所述半导体层的一部分的势垒层；
在所述外延结构上并与所述势垒层相邻地形成覆盖层；
选择性地掺杂所述外延结构和所述覆盖层的区域；以及
在所述掺杂区域上形成接触结构。
11.根据权利要求10所述的方法，其中，所述形成所述外延结构包括：
在所述介电层和所述衬底内形成沟槽；
在所述沟槽内生长所述外延结构；以及
蚀刻所述外延结构以暴露所述沟槽的侧壁部分。
12.根据权利要求10所述的方法，其中，所述形成所述外延结构包括：
蚀刻所述外延结构；以及
在所述蚀刻所述外延结构之后，清洁所述外延结构，其中，在所述清洁之后暴露所述衬底的表面部分。
13.一种半导体器件，包括：
衬底；
介电层，设置在所述衬底上；
像素区域，具有像素结构，其中，所述像素结构包括：
外延结构，设置在所述衬底内；
覆盖层，设置在所述外延结构上；以及
势垒层，设置在所述衬底的与所述外延结构相邻并围绕所述外延结构的衬底区域上，其中，所述势垒层包括所述衬底的材料的氧化物；
隔离区域，具有与所述像素区域相邻地设置的隔离结构；以及
接触焊盘区域，具有与所述隔离区域相邻地设置的焊盘结构。
14.根据权利要求13所述的半导体器件，其中，所述覆盖层的前侧表面在所述势垒层上方沿垂直方向延伸一定距离。
15.根据权利要求13所述的半导体器件，其中，所述覆盖层的侧壁通过介电材料与所述势垒层的侧壁间隔开。
16.根据权利要求13所述的半导体器件，其中，所述衬底区域包括所述衬底的与所述覆盖层相邻的侧壁部分。
17.根据权利要求13所述的半导体器件，其中，所述衬底区域包括所述衬底的与所述介电层相邻的表面部分。
18.根据权利要求13所述的半导体器件，其中，所述像素结构包括设置在所述覆盖层和所述外延结构内的掺杂区域。
19.根据权利要求13所述的半导体器件，其中，所述势垒层的第一部分沿着所述衬底区域的侧壁延伸，并且所述势垒层的第二部分沿着所述衬底区域的前侧表面延伸。
20.根据权利要求13所述的半导体器件，还包括设置在所述覆盖层上的介电层，其中，所述介电层的一部分在所述势垒层的前侧表面上方延伸。
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