CN113364440A - 具有晶体管器件和偏置电路的电子电路 - Google Patents

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Abstract

本申请公开了具有晶体管器件和偏置电路的电子电路。该电子电路包括：晶体管器件(1)，其包括负载路径(D‑S)和驱动输入端(G，S)；第一驱动电路(2)，其被配置成接收电源电压(Vsup)并基于电源电压(Vsup)生成用于晶体管器件(1)的驱动信号(Vgs1)；以及偏置电路(3)，其与晶体管器件(1)的负载路径(D‑S)并联连接。其中，偏置电路(3)包括偏置电压电路(4)，该偏置电压电路(4)被配置成接收电源电压(Vsup)并基于电源电压生成比电源电压(Vsup)高的偏置电压(Vbias)。

Description

具有晶体管器件和偏置电路的电子电路
技术领域
本公开内容总体上涉及一种具有晶体管器件和偏置电路的电子电路，特别地，晶体管器件包括内部二极管。
背景技术
诸如MOSFET(金属氧化物半导体场效应晶体管)的一些类型的晶体管器件包括在晶体管的第一负载节点(漏极节点)与第二负载节点(源极节点)之间的内部二极管，其通常被称为体二极管。在许多类型的电子电路中，MOSFET以如下方式操作，该方式使得相应的体二极管在一定时间段内被正向偏置，以传导电流。
对体二极管进行正向偏置与电荷载流子等离子体的生成相关联，该电荷载流子等离子体包括在体二极管内部的第一类型和第二类型(p和n)的电荷载流子。当体二极管被反向偏置时，使得体二极管阻塞，该电荷载流子等离子体被去除并且晶体管器件的输出电容被充电。去除电荷载流子等离子体并对输出电容进行充电与电流相关联，该电流也可以被称为充电电流。该充电电流与损耗相关联，所述损耗有时被称为反向恢复损耗。基本上，充电电流流动的电流路径两端的电压越高，与从体二极管中去除电荷载流子等离子体并对输出电容进行充电相关联的损耗就越高。
需要减少包括晶体管器件(特别地包括超结晶体管器件)的电子电路中的损耗。
发明内容
一个示例涉及一种电子电路。该电子电路包括具有负载路径和驱动输入端的晶体管器件、被配置成接收电源电压并基于电源电压生成用于晶体管器件的驱动信号的第一驱动电路、以及与晶体管器件的负载路径并联连接的偏置电路。偏置电路包括被配置成接收电源电压并基于电源电压生成比电源电压高的偏置电压的偏置电压电路。
另一示例涉及一种电子电路。该电子电路包括具有负载路径和驱动输入端的晶体管器件、以及与晶体管器件的负载路径并联连接的偏置电路。偏置电路被配置成将提供偏置电压的偏置电压电路连接至晶体管器件的负载路径，并且该偏置电路包括至少一个电感器。
附图说明
下面参照附图说明示例。附图用来示出某些原理，使得仅示出了理解这些原理所必需的方面。附图未按比例绘制。在附图中，相同的附图标记表示相似的特征。
图1示出了电子电路的电路图，该电子电路具有晶体管器件、被配置成接收电源电压的驱动电路以及被配置成向超结晶体管器件的负载路径施加偏置电压的偏置电路；
图2和图3示出了图1中所示类型的包括一个或更多个电感器的电子电路；
图4示出了其中偏置电压等于电源电压的偏置电路的一个示例；
图5示出了被配置成基于电源电压生成比电源电压高的偏置电压的偏置电压源的一个示例；
图6示出了电子电路的示例，其中偏置电路中的电子开关被实现为另一晶体管器件，并且其中另一晶体管器件的驱动电路接收与晶体管器件的驱动电路相同的电源电压；
图7更详细地示出了驱动电路和另一驱动电路的一个示例；
图8示出了电子电路的电路图，该电子电路包括具有晶体管器件的半桥以及与该晶体管器件串联连接的另一晶体管器件；
图9示出了说明操作根据图8的电子电路的信号图；
图10更详细地示出了图8中所示类型的电子电路的一个示例；
图11示出了说明操作根据图10的电子电路的信号图；
图12示出了根据一个示例的超结晶体管器件的竖直截面图；
图13示出了根据图12的晶体管器件的控制构件的一个示例；
图14示出了根据图12的晶体管器件的控制构件的另一示例；
图15示出了根据一个示例的图13中所示类型的超结晶体管器件的水平截面图；
图16示出了根据另一示例的超结晶体管器件的一个部分的透视图；以及
图17示出了超结晶体管器件的输出电容对超结晶体管器件的负载路径电压(漏极-源极电压)的依赖性。
具体实施方式
在下面的详细描述中，参照附图。附图形成说明书的一部分，并且出于说明的目的，示出了可以如何使用和实现本发明的示例。应理解，除非另外特别指出，否则本文中所述的各种实施方式的特征可以彼此组合。
图1示出了电子电路的一个示例，该电子电路包括晶体管器件1、被配置成驱动晶体管器件1的驱动电路2以及偏置电路3。晶体管器件1包括被配置成接收驱动电压Vgs1的驱动输入端和在第一负载节点D与第二负载节点S之间的负载路径D-S。在图1中示出的示例中，被配置成接收驱动电压Vgs1的驱动输入端包括控制节点G和第二负载节点S。然而，这仅是示例。根据另一示例(未示出)，驱动输入端可以包括控制节点G和另一控制节点(其有时被称为开尔文源)。
根据一个示例，该晶体管器件是MOSFET。在这种情况下，第一负载节点D是漏极节点，第二负载节点S是源极节点，并且控制节点G是MOSFET的栅极节点。驱动输入端可以由栅极节点G和源极节点S形成。在下文中，尽管晶体管器件1不限于实现为MOSFET，但是术语漏极节点D、源极节点S和栅极节点G将分别用于表示晶体管器件1的第一负载节点和第二负载节点以及控制节点。
晶体管器件包括在晶体管器件的漏极节点D与源极节点S之间的内部二极管(在下文中也被称为体二极管)。出于在图1中说明的目的，该内部二极管由连接在晶体管器件1的漏极节点D与源极节点S之间的二极管的电路符号表示。此外，晶体管器件包括内部输出电容，其包括漏极节点D与源极节点S之间的电容(通常被称为漏极-源极电容)和栅极节点G与漏极节点D之间的电容(通常被称为栅极-漏极电容)。该输出电容由连接在晶体管器件1的漏极节点D与源极节点S之间的电容器的电路符号表示(为了便于说明，在附图的其余附图中省略了该电容器符号)。
晶体管器件1可以在不同的操作状态下操作，其中这些操作状态取决于驱动电压Vgs1的电压水平和作为漏极节点D与源极节点S之间的电压的负载路径电压(漏极-源极电压)Vds的极性。
(a)当驱动电压Vgs1具有导通水平时，晶体管器件处于导通状态。例如，当驱动电压Vgs1为正且高于阈值电压时，n型MOSFET处于导通状态。在导通状态下，晶体管器件1被配置成在漏极节点D与源极节点S之间传导电流，而与负载路径电压Vds的极性无关。在导通状态下，当负载路径电压Vds具有第一极性时，负载电流Ids在第一方向上流动，而当负载路径电压Vds具有与第一极性相反的第二极性时，负载电流Ids在与第一方向相反的第二方向上流动。
(b)当驱动电压Vgs1具有关断水平时，晶体管器件处于关断状态。例如，当驱动电压Vgs1低于晶体管器件的相应阈值电压时，n型晶体管器件处于关断状态。在关断状态下，当负载路径电压Vds具有第一极性时，晶体管器件1阻塞，第一极性是对内部体二极管进行反向偏置的极性。
(c)当驱动电压Vgs1具有关断水平时并且当负载路径电压Vds具有第二极性时，晶体管器件1传导电流，第二极性是对内部体二极管进行正向偏置的极性。在下文中，该操作状态也被称为晶体管器件1的反向传导状态。
其中漏极-源极电压具有对体二极管进行反向偏置的极性的晶体管器件的操作状态被称为晶体管器件1的正向偏置状态。在正向偏置状态下，晶体管器件1(i)在晶体管器件处于导通状态时传导电流，其中该操作状态也被称为正向传导状态；或者(ii)在晶体管器件处于关断状态时阻塞，其中在下文中该操作状态被称为正向阻塞状态。当晶体管器件处于正向阻塞状态并且漏极-源极电压Vds增加时，晶体管1的输出电容被充电。
在图1中示出的电子电路中，驱动电路2基于驱动电路2接收的电源电压Vsup并取决于输入信号Sin1生成驱动电压Vgs1。根据一个示例，驱动电路2被配置成生成驱动电压Vgs1，使得驱动电压Vgs1基本上等于电源电压Vsup，使得在输入信号Sin1指示期望导通晶体管器件1时晶体管器件1导通。此外，驱动电路被配置成生成驱动电压Vgs1，使得驱动电压Vgs1基本上为零，使得在输入信号Sin1指示期望关断晶体管器件1时晶体管器件1关断。
根据一个示例，驱动电路2接收在第一电源节点21与第二电源节点23之间的电源电压Vsup，其中在下文中第二电源节点23也被称为驱动电路接地节点(或简称为接地节点)。此外，驱动电路2在输出节点22处提供驱动电压Vgs1。根据一个示例，电源电压Vsup和驱动电压Vgs1均参考接地节点23，使得在驱动电路2的输出节点22与接地节点23之间可得到驱动电压Vgs1。
根据一个示例，电源电压Vsup在10V至15V之间，特别地在11V至14V之间。
偏置电路3与晶体管器件1的负载路径D-S并联连接并且被配置成向晶体管器件1的负载路径D-S施加偏置电压Vbias。在图1中示出的示例中，偏置电路3包括提供偏置电压Vbias的偏置电压电路4、电子开关31和整流器元件32。偏置电压电路4在输出端42、44处提供偏置电压Vbias。偏置电压电路4的输出端42、44、电子开关31和整流器元件32串联连接，其中当电子开关31被导通时偏置电压Vbias被施加至晶体管器件1的负载路径D-S。电子开关31根据在电子开关31的输入端处接收到的驱动信号S31而导通或关断。下面在本文中进一步详细说明了用于驱动电子开关31的示例。
根据一个示例，整流器元件32是二极管。根据一个示例，该二极管是基于碳化硅(SiC)的二极管。例如，晶体管器件是基于硅的晶体管器件。
偏置电压Vbias的极性使得偏置电压Vbias对晶体管器件1的体二极管进行反向偏置并且在晶体管器件1处于关断状态时对输出电容进行充电。将偏置电压Vbias施加至晶体管器件1的负载路径D-S具有如下效果：当在施加偏置电压Vbias之前体二极管被正向偏置时，从晶体管器件1去除电荷载流子等离子体。此外，施加偏置电压Vbias具有对晶体管器件1的在漏极节点D与源极节点S之间的输出电容进行充电的效果。下面在本文中进一步对此进行详细说明。
根据一个示例，如图1中所示，偏置电压Vbias基于电源电压Vsup。也就是说，偏置电压电路4在输入端41、43处接收电源电压Vsup，并且基于电源电压Vsup在输出端42、44处生成偏置电压Vbias。下面在本文中进一步说明偏置电压电路4的示例。
通过使用电源电压Vsup来生成偏置电压Vbias，仅需要一个外部电压源来既驱动晶体管器件1又对晶体管器件1的负载路径D-S进行偏置。
参照图2和图3，包括晶体管器件1的负载路径D-S和偏置电路3的电路路径包括与晶体管器件1的负载路径D-S、整流器元件32和电子开关31串联连接的至少一个电感器。如图2中所示，至少一个电感器可以包括偏置电路3中的一个电感器5。根据另一示例，至少一个电感器包括在包括偏置电路3和晶体管器件1的负载路径D-S的电路路径的不同位置处的几个电感器51至56。至少一个电感器5、51至56可以被实现为添加至电路路径的分立器件。可替选地，至少一个电感器可以由连接偏置电路3中的各个器件以及/或者将偏置电路3连接至晶体管器件1的漏极节点D和源极节点S的导线形成。可以以使得偏置电路3和晶体管器件1的电路路径包括期望的电感的方式实现导线。根据一个示例，由至少一个电感器5、51至56提供的电感在5纳亨(nH)至30nH之间，特别地在10nH至20nH之间。
至少一个电感器5、51至56以如下方式具有升压效果，该方式使得在导通电子开关31之后，晶体管器件1的负载路径电压Vds可以增加至比偏置电压Vbias的电压水平高的电压水平。下面对此进行说明。
当电子开关31导通并且在晶体管器件1的漏极节点D与源极节点S之间施加偏置电压Vbias时，晶体管器件1的输出电容被充电到一定程度。对输出电容进行充电与充电电流相关联，其中，随着输出电容充电并且晶体管器件1的负载路径电压Vds增加，该充电电流减小。然而，至少一个电感器5、51至56通过将负载路径电压Vds增加至高于偏置电压Vbias的电压水平来抵消充电电流的这种减小。这具有对晶体管器件1的输出电容进一步充电的效果。
根据一个示例，选择至少一个电感器5、51至56的电感，使得在导通电子开关31之后，负载路径电压Vds达到的电压水平是偏置电压Vbias的电压水平的至少1.2倍、至少1.5倍、至少2倍或至少3倍。在偏置电压Vbias等于电源电压Vsup的示例中，至少一个电感器5、51至56具有如下效果：施加至负载路径D-S的电压Vds是偏置电压Vbias的电压水平的至少1.2倍、至少1.5倍、至少2倍或至少3倍。
应当注意，在诸如超结MOSFET的MOSFET中，输出电容是高度非线性的，并且取决于当晶体管器件1处于关断状态时施加至晶体管器件1的负载路径D-S的负载路径电压Vds的电压水平。在这方面，“非线性”意指：随着负载路径电压Vds增加，输出电容减小。在超结MOSFET中，存在一定范围的负载路径电压Vds，在该范围内，随着负载路径电压Vds增加，输出电容减小几个数量级。该电压范围可能跨越几伏。在下文中将该电压范围的上端的电压水平称为耗尽电压。当负载路径电压Vds达到耗尽电压时，已经存储了可以在输出电容中存储的总体电荷中的大部分电荷，例如80％至90％之间的电荷。因此，可能期望将偏置电路3设计成使得由偏置电路3生成的漏极-源极电压Vds的电压水平基本上等于晶体管器件1的耗尽电压。下面在本文中进一步对晶体管器件1的耗尽电压进行详细说明。
参考上文，由偏置电路3生成的漏极-源极电压Vds由偏置电压Vbias和可选的至少一个电感器5、51至56定义。参考上文，当使用至少一个电感器5、51至56时，偏置电压Vbias可以低于期望被施加至负载路径D-S的漏极-源极电压。特别地，当使用至少一个电感器5、51至56时，偏置电压Vbias可以低于晶体管器件1的耗尽电压。
根据一个示例，偏置电压Vbias选自12V至25V之间。
根据一个示例，如图4中所示，偏置电压Vbias等于电源电压Vsup。在这种情况下，偏置电压电路4仅包括将电源电压Vsup连接至偏置电路3的两个连接器。根据一个示例，当生成偏置电压Vbias使其基本上等于电源电压Vsup时，具有偏置电路3和负载路径D-S的电路路径包括参照图2和图3说明的至少一个电感器5、51至56。
根据另一示例，偏置电压电路4被配置成基于电源电压Vsup生成偏置电压Vbias，使得偏置电压Vbias高于电源电压Vsup。在图5中示出了偏置电压电路4的一个示例，该偏置电压电路被配置成生成偏置电压Vbias使得其高于电源电压Vsup。
图5中示出的偏置电压电路4是电荷泵电路，其被配置成在连接在偏置电压电路4的输出节点42、44之间的输出电容器46处提供偏置电压Vbias。在图5中示出的电荷泵电路包括接收第一电源输入端VCC与第二电源输入端GND之间的电源电压Vsup的集成驱动电路456。根据一个示例，该驱动电路456是可从慕尼黑的英飞凌技术公司获得的类型1EDN8511B的集成驱动电路。
驱动电路456还包括输出端OUT，并且被配置成将第一电源输入端VCC或第二电源输入端GND连接至输出端OUT，使得输出端OUT与第二电源节点GN之间的电压等于电源电压Vsup或为零。连接在第一电源输入端VCC与第二电源输入端GND之间的电容器454是可选的，并且用于稳定驱动电路456接收的电源电压。偏置电压电路的第二输入节点43和第二输出节点44连接并连接至集成电路456的第二电源节点。因此，电源电压Vsup和偏置电压Vbias被参考到同一电路节点。
驱动电路456的输出端OUT连接至电荷泵电容器453的第一电路节点。电荷泵电容器453的第二电路节点经由第一整流器元件451连接至第一输入节点41。例如，第一整流器元件是二极管。第一整流器元件451连接在第一输入节点41与电荷泵电容器453的第二电路节点之间，使得在电荷泵电容器453的第一电路节点经由驱动电路456连接至第二电源节点GND时，第一电荷泵电容器453可以经由第一整流器元件451被充电至电源电压Vsup。
当第一电荷泵电容器453已被充电并且驱动电路456将输出端OUT以及因此电荷泵电容器453的第一电路节点连接至第一电源输入端VCC时，第一电荷泵电容器453经由连接在电荷泵电容器453的第二电路节点与输出电容器46之间的第二整流器元件452进行放电。驱动电路456被配置成周期性地将输出端OUT(i)连接至第二电源节点GND，使得电荷泵电容器453被充电，以及(ii)连接至第一电源输入端VCC，使得电荷泵电容器453被放电并且输出电容器46被充电。在该电荷泵电路中，对输出电容器46(在电荷泵送过程的几个周期中)进行充电，使得偏置电压Vbias基本上等于电源电压Vsup的两倍。
驱动电路456还包括连接至偏置电压电路4的第一输入节点41的第一驱动输入端IN+以及经由反馈电路455、457连接至集成驱动电路456的输出端OUT的第二驱动输入端IN-。反馈电路455、457包括具有电阻器455和电容器457的RC电路，其中，电容器连接在第二驱动输入端IN-与第二电源输入端GND之间。在该配置中，驱动电路456被配置成每当第二驱动输入端IN-与第二电源输入端GND之间的电压高于预定义的第一电压阈值时，就将输出端OUT连接至第二电源输入端GND，以便对电荷泵电容器453进行充电。此外，驱动电路456被配置成每当第二驱动输入端IN-处的电压低于预定义的第二电压阈值时，就将第一电源输入端VCC连接至输出端OUT，以便对电荷泵电容器453进行放电。当驱动电路456的输出端OUT连接至第一电源输入端VCC时，第二驱动输入端IN-处的电压增加，因为电容器457被充电直到电压达到预定义的第一阈值为止。当电压达到预定义阈值时，输出端OUT处的电压变低，使得电容器457再次被放电。以这种方式，输出端OUT处的电压在电源电压Vsup与零之间周期性地改变，其中一个周期的持续时间由RC电路限定。限定开关操作的滞后的第一阈值与第二阈值之间的差例如在0.5V至2V之间，例如在1V至1.5V之间。
图6更详细地示出了电子电路的一个示例。应当注意，可以根据本文中之前说明的示例中的任一个来实现偏置电压电路4。此外，偏置电路3可以包括至少一个电感器。然而，图6中未示出这种电感器。
在图6所示的示例中，偏置电路3的电子开关31被实现为晶体管器件。更具体地，在该示例中，电子开关31被实现为MOSFET，特别是n型增强MOSFET。该MOSFET包括集成体二极管(未示出)。电子开关31与整流器元件32串联连接，使得MOSFET的体二极管和整流器元件32以背对背的配置串联连接。
根据一个示例，形成电子开关31的MOSFET是具有比晶体管器件1的电压阻断能力低的电压阻断能力的低电压MOSFET。根据一个示例，低电压MOSFET具有小于120V或者甚至小于100V的电压阻断。低电压MOSFET可以被实现为基于硅的非超结器件。
参照图6，电子电路还包括被配置成通过生成由电子开关31接收的驱动信号S31来驱动电子开关31的驱动电路7。在该示例中，驱动信号S31是在形成电子开关31的MOSFET的栅极节点G与源极节点S之间接收的驱动电压Vgs2。在下文中，被配置成驱动电子开关31的驱动电路7也被称为第二驱动电路，并且被配置成驱动晶体管器件1的驱动电路2也被称为第一驱动电路2。
根据一个示例，第二驱动电路7具有连接至第一驱动电路2的第一电源输入端21的第一电源输入端71和连接至形成电子开关31的MOSFET的源极节点的第二电源输入端73。源极节点S经由二极管32和晶体管器件1的负载路径连接至第一驱动电路2的第二电源极节点23。这样，每当晶体管器件1处于导通状态时，第二驱动电路7接收第一电源极节点71与第二电源极节点73之间的电源电压Vsup。驱动电路7可以包括具有在第一电源极节点71与第二电源极节点72之间连接的电容器74和二极管75的自举电路(bootstrap circuit)。在该自举电路中，当晶体管器件1处于导通状态时，电容器74被充电到基本上等于电源电压Vsup的电压水平。
根据一个示例，第二驱动电路7被配置成生成第二驱动电压Vgs2，使得在第二输入信号Sin2具有指示期望导通电子开关31的信号水平时，第二驱动电压Vgs2基本上等于由自举电容器74提供的电压，并且第二驱动电路7被配置成生成第二驱动电压Vgs2，使得在第二输入信号Sin2具有指示期望关断电子开关31的信号水平时，第二驱动电压Vgs2基本上为零。根据一个示例，第二驱动电压Vgs2在第二驱动电路7的输出节点72与第二电源节点73之间可用。
根据图7所示的一个示例，第一驱动电路2和第二驱动电路7包括公共集成驱动电路27，该公共集成驱动电路27接收第一输入信号Sin1和第二输入信号Sin2两者并且被配置成生成由晶体管器件1接收的第一驱动电压Vgs1和由电子电路31接收的第二驱动电压Vgs2。在下文中，驱动晶体管器件1和电子开关31两者的驱动电路被称为下文中的公共驱动电路2、7。根据一个示例，包括在公共驱动电路中的该集成驱动电路27是类型2EDF7275F的集成电路，可从慕尼黑的英飞凌技术公司获得。在这种类型的集成驱动电路27中，接收第一输入信号Sin1、第二输入信号Sin2的输入节点INB、INA以及输出节点OUTB、OUTA彼此电流地隔离，在输出节点OUTB、OUTA处，第一驱动电压Vgs1、第二驱动电压Vgs2可用。
参照图7，集成驱动电路27包括第一电源输入端VDDB和第二电源输入端GNDB，其中在这两个电源输入端VDDB、GNDB之间接收电源电压Vsup。可选地，使在这些电源输入端VDDB、GNDB之间接收的电源电压稳定的电容器24连接在这些电源输入端VDDB、GNDB之间。第一驱动电压Vgs1在第一输出节点OUTB和第二电源极节点GNDB之间可用。可选地，电阻器25连接在第二输出节点OUTB与晶体管器件1的栅极节点G之间，其中该电阻器25用于限制晶体管器件1的栅极电流。
集成驱动电路27被配置成生成第一驱动电压Vgs1，使得在第一输入信号Sin1指示期望导通晶体管器件1时，第一驱动电压Vgs1基本上等于电源电压Vsup。此外，集成驱动电路27被配置成生成第一驱动电压Vgs1，使得在第二输入信号Sin1指示期望关断晶体管器件1时，第一驱动电压Vgs1基本为零。根据一个示例，第一输入信号Sin1是第一输入节点INB和输入参考节点GNDI之间的电压。
参照图7，集成驱动电路27还包括第三电源输入端VDDA和第四电源输入端GNDA，其中，自举电容器75连接在第三电源输入端VDDA与第四电源输入端VDDB之间，并且自举二极管75连接在第三电源输入VDDA与电路节点21、71之间，在该电路节点21、71处电源电压Vsup可用。
集成驱动电路27被配置成生成第二驱动电压Vgs2，使得在第二输入信号Sin2指示期望导通电子开关31时，第二驱动电压Vgs2的电压水平基本上等于由自举电容器提供的电压。此外，驱动电路27被配置成生成第二驱动电压Vgs2，使得在第二输入信号Sin2指示期望关断电子开关31时，第二驱动电压Vgs2的电压水平基本上为零。根据一个示例，第二输入信号Sin2是第二输入节点INA与参考节点GNDI之间的电压。
在图7中未详细示出偏置电压电路4。可以根据本文中之前说明的示例中的任一个来实现偏置电压电路4。应当注意，在这点上，提供偏置电压Vbias的输出电容器46也可以用在图4所示类型的偏置电压电路4中，该偏置电压电路4生成偏置电压Vbias，使得其基本上等于电源电压Vsup。如图7所示，输出电容器46可以包括并联连接的若干子电容器。
根据图8所示的示例，电子电路还包括具有与晶体管器件1串联连接的负载路径D-S的又一晶体管器件1a。在下文中，晶体管器件1也被称为第一晶体管器件1，并且又一晶体管器件1a也被称为第二晶体管器件1a。第二晶体管器件1a可以是与第一晶体管器件1相同类型的晶体管器件，或者可以是与第一晶体管器件1不同类型的晶体管器件。仅出于说明的目的，图8所示的第二晶体管器件1a的电路符号是n型MOSFET的电路符号。然而，这仅是示例。第二晶体管器件1a不限于被实现为n型MOSFET。
具有串联连接的负载路径D-S的第一晶体管器件1和第二晶体管器件形成半桥。在下文中说明操作该半桥的一种方式。
出于说明的目的，假设半桥连接至提供负载电源电压Vsupz的电压源，使得由包括第一晶体管器件1和第二晶体管器件1a的负载路径的串联电路接收负载电源电压Vsupz。此外，出于说明的目的，假设电感负载Z与第一晶体管器件1的负载路径D-S并联连接并且由半桥驱动。电感负载Z可以是任何类型的电感负载，例如电动机绕组、磁阀、开关模式电源(SMPS)中的电感器等。电感负载Z包括至少一个电感器。除电感器之外，电感负载可以包括任何种类的附加的电子装置。
根据一个示例，以PWM(脉宽调制)方式操作第二晶体管器件1a。即，第二晶体管器件1a交替地导通和关断。这在图9中示出，图9示意性地示出了由第二晶体管器件1a接收的驱动电压Vgs1a。仅出于说明的目的，在图9中，驱动电压Vgs1a的高信号水平表示导通第二晶体管器件1a的信号水平，并且驱动电压Vgs1a的低信号水平表示关断第二晶体管器件1a的信号水平。在第二晶体管器件1a导通(处于导通状态)时，作为电感负载Z两端的电压的负载电压Vz基本上等于负载电源电压Vsupz。出于说明的目的，假设在第二晶体管器件1a导通时，负载电流Iz流过电感负载Z。
在第二晶体管器件1a关断时，负载电流Iz在电感负载Z的作用下继续流动。在这种操作状态下，第一晶体管器件1用作接管负载电流Iz的续流元件(freewheeling element)。为了减少传导损耗，可以在第二晶体管器件1a被关断的那些时间段期间导通第一晶体管器件1。在图9中还示意性地示出了由第一晶体管器件1接收的驱动电压Vgs1，其中，驱动电压Vgs1的高信号水平表示第一晶体管器件1的导通状态，而驱动电压Vgs1的低信号水平表示第一晶体管器件1的关断状态。
为了避免交叉电流，在第二晶体管器件Vgs1a关断的时刻与第一晶体管器件Vgs1导通的时刻之间可能存在第一死区时间Td1。此外，在第一晶体管器件1关断的时刻与第二晶体管器件1a导通的时刻之间可能存在第二死区时间Td2。在那些死区时间Td1、Td2期间，负载电流Iz流过第一晶体管器件1的体二极管。
在常规的半桥电路中，即在其中第一晶体管器件1没有与之连接的偏置电路3的半桥电路中，在第二死区时间Td2结束时，将负载电源电压Vsupz施加至第一晶体管器件1的负载路径D-S，其中，负载电源电压Vsupz反向偏置体二极管并且对第一晶体管器件1的输出电容充电。参照以上，对输出电容充电与充电电流相关联，并由此与损耗相关联。这些损耗取决于充电电流流过的电流路径两端的电压。在常规的半桥电路中，该电流路径包括第一晶体管器件1和第二晶体管器件1a的负载路径，并且该电流路径两端的电压是负载电源电压Vsupz。取决于特定的应用类型，该负载路径电压Vsupz在100V与数个100V之间，例如在200V与800V之间。
偏置电路3有助于显著减少这些损耗。根据一个示例，偏置电路3中的电子开关31被操作成使得电子开关31在第二死区时间Td2期间导通。当电子开关31被导通时，偏置电压Vbias被施加至第一晶体管器件1的负载路径D-S，其中，偏置电压Vbias从第一晶体管器件1去除电荷载流子等离子体并且对输出电容充电。根据一个示例，偏置电压Vbias(或基于偏置电压Vbias生成的电压)明显低于负载电源电压Vsupz，使得与常规的半桥电路相比，使用偏置电路3去除电荷载流子等离子体并对结电容充电与显著降低损耗相关联。根据一个示例，偏置电压Vbias小于10％的负载电源电压Vsupz。
第一晶体管器件1和第二晶体管器件1a的电压阻断能力适于负载电源电压Vsupz，其中，第一晶体管器件1和第二晶体管器件1a中的每一个的电压阻断能力至少相当于负载电源电压Vsupz。因此，根据一个示例，偏置电压Vbias小于10％的第一晶体管器件1的电压阻断能力，或者甚至小于7％的第一晶体管器件1的电压阻断能力。
图10示出了图8中所示类型的半桥电路的一个示例，其中，第一晶体管器件1和第二晶体管器件1a均具有与之连接的相应的偏置电路3、3a。在下文中，连接至第一晶体管器件1的偏置电路3被称为第一偏置电路，并且在下文中，连接至第二晶体管器件1a的偏置电路3a被称为第二偏置电路。根据图6和图7所示的示例实现图10所示的第一偏置电路3和第二偏置电路3a中的每一个。此外，根据图7所示的示例实现用于驱动第一偏置电路3中的第一晶体管器件1和电子开关31的第一公共驱动电路2、7以及用于驱动第二偏置电路3a中的第二晶体管器件1a和电子开关31a的第二公共驱动电路2a、7a。在图10中，对应的部分具有相似的附图标记，其中小写字母“a”已经被添加至与第二晶体管器件1a和第二偏置电路3a相关联的那些电路部件的附图标记中。
参照图10，两个偏置电路3、3a接收相同的偏置电压Vbias。可以根据本文中之前说明的示例中的任一个来生成偏置电压Vbias，其中，在图10中未示出偏置电压电路4。参照图10，第二偏置电路3a可以包括具有自举二极管82和至少一个电容器46a的自举电路(bootstrap circuit)。每当第二晶体管器件1a被关断时，至少一个电容器46a经由自举二极管82被充电到偏置电压Vbias。这样，即使在第一晶体管器件处于关断状态的那些时间段中，偏置电压Vbias也可以用于第二偏置电路3a。
同样，驱动第二偏置电路3a中的第二晶体管器件1a和电子开关31a两者的第二公共驱动电路2a、7a经由自举二极管81接收电源电压Vsup。
在图10所示的电子电路中，第一晶体管器件1根据由第一公共驱动电路2、7中的集成驱动电路27接收到的第一输入信号Sinl导通和关断，并且第一偏置电路3的电子开关31根据由集成驱动电路27接收到的第二驱动信号Sin2导通和关断。在下文中，该集成驱动电路27也被称为第一集成驱动电路。
同样，第二晶体管器件1a根据由第二公共驱动电路2a、7a中的集成驱动电路27a接收到的第三输入信号Sin1a导通或关断，并且第二偏置电路3a的电子开关31a根据由第二公共驱动电路2a、7a中的集成驱动电路27a接收到的第四输入信号Sin2a导通或关断。在下文中，该集成驱动电路27a也被称为第二集成驱动电路。
由第一集成驱动电路27和第二集成驱动电路27a接收到的输入信号Sin1、Sin2、Sin1a、Sin2a取决于另外的驱动信号Sin、Sina。这些信号Sin、Sina可以是管理半桥的操作的PWM信号。因此，在下文中，这些信号被称为第一半桥信号和第二半桥信号。第一半桥信号Sin管理第一晶体管器件1和第二偏置电路3a中的电子开关31a的导通或关断。即，基于第一半桥信号Sin生成第一输入信号Sin1和第四输入信号Sin2a。第二半桥信号Sina管理第二晶体管器件1a和第一偏置电路3中的电子开关31的导通或关断。即，基于第二半桥输入信号Sina生成第三输入信号Sin1a和第二输入信号Sin2。根据一个示例，第一半桥输入信号Sin和第二半桥输入信号Sina是互补信号，使得这些信号Sin、Sina中的至多一个同时具有导通水平。
这在图11中示出，其示意性地示出了半桥信号Sin、Sina的信号图。仅出于说明的目的，假设图11所示的高信号水平表示各个输入信号的导通水平，而低信号水平表示各个输入信号的关断水平。
根据一个示例，在第一半桥信号Sin变为导通水平的时刻(图11中的t1)与第一晶体管器件1导通的时刻之间存在延迟时间。根据一个示例，图10所示，该延迟时间是通过包括电阻器85和电容器86的RC元件实现，该RC元件接收第一半桥输入信号Sin并且生成第一输入信号Sin1。在该示例中，第一输入信号Sin1是电容器86两端的电压。在该延迟时间期间，第二偏置电路3a的电子开关31a被导通一定时间段，其中由包括又一电容器83a和又一电阻器84a的又一RC元件限定该时间段，其中，该RC元件接收第一半桥信号Sin并且生成管理第二偏置电路3a中的电子开关31a的导通或关断的第四输入信号Sin2a。
同样，在第二半桥输入信号Sina变为导通水平的时刻(图11中的t2)与第二晶体管器件1a导通的时刻之间存在延迟时间。该延迟时间由包括电阻器85a和电容器86a的RC元件定义，其中，该RC元件接收第二半桥输入信号Sina并且生成管理第二晶体管器件1a导通或关断的第三输入信号Sin1a。此外，在该延迟时间期间，第一偏置电路3的电子开关31被导通一定的时间段，其中，由具有电容器83和电阻器84的另一RC元件限定该时间段，其中，该RC元件接收第二半桥输入信号Sina并且生成第二输入信号Sin2。
综上所述，在图11所示的半桥电路中，在第二晶体管器件1a导通之前，第一偏置电路3中的电子开关31被导通一定时间段，并且在第一晶体管器件1导通之前，第二偏置电路3中的电子开关31a被导通一定时间段。应当注意，图11中仅示意性地示出了管理第一晶体管器件1和第二晶体管器件1a的导通或关断的驱动信号Sin1、Sin1a以及管理电子开关31、31a的导通或关断的驱动信号Sin2、Sin2a。由于RC元件的性质，这些信号的实际波形不同于图11所示的理想矩形波形。
图12示意性地示出了第一晶体管器件1的一个示例。更具体地，图12示出了其中集成有第一晶体管器件1的半导体本体100的一个部段的竖直截面图。半导体本体100可以包括常规的半导体材料，诸如例如，硅(Si)或碳化硅(SiC)。
图12所示的第一晶体管器件是超结晶体管器件。应当注意，不限于根据图12所示的示例来实现第一晶体管器件。但是，图12可以有助于更好地理解第一晶体管器件的操作原理，并且特别是当晶体管器件处于关断状态并且被正向偏置时对第一晶体管器件1的输出电容充电，使得输出电容被充电。
参照图12，在半导体本体100中，第一晶体管器件1包括漂移区20，该漂移区20具有第一掺杂类型(导电类型)的多个第一区域210和与第一掺杂类型互补的第二掺杂类型(导电类型)的多个第二区域220。沿半导体本体100的至少一个水平方向x交替地布置第一区域210和第二区域220，并且在每个第一区域210和对应的邻接的第二区域220之间形成pn结。由两个相邻的第一半导体区域210之间的中心距离或两个相邻的第二半导体区域220之间的中心距离给出具有第一半导体区域210和第二半导体区域220的半导体构件的间距p。
参照图12，第一区域210连接至晶体管器件1的漏极节点D，并且第二区域220连接至晶体管器件1的源极节点S。图12中仅示意性地示出了第二区域220与源极节点S之间的连接，下面将进一步参照本文中的示例来说明如何实现这些连接的示例。第一区域210经由第一掺杂类型的漏极区110连接至漏极节点D。漏极区110可以邻接第一区域210。然而，这在图12中未示出。可选地，如图12所示，第一掺杂类型的缓冲区120布置在漏极区110与第一区域210之间。缓冲区120具有作为漂移区210和漏极区110的掺杂类型的第一掺杂类型。根据一个示例，缓冲区120的掺杂浓度低于漏极区110的掺杂浓度。漏极区110的掺杂浓度选自例如1E17(＝1017)cm-3与1E20cm-3之间的范围，并且缓冲区120的掺杂浓度选自例如1E14 cm-3与1E17 cm-3之间的范围。
参照图12，第一晶体管器件1还包括连接在源极节点S与第一区域210之间的控制构件30。控制构件30至少部分地集成在半导体本体100中。下面进一步参照本文中的示例来说明如何实现控制构件1的示例。控制构件30还包括栅极节点G并且被配置成根据在栅极节点G与源极节点S之间接收到的第一驱动电压Vgs1来控制源极节点S与第一区域210之间的导电沟道。在图12所示的示例中，控制构件1的该功能由连接在源极节点S与第一区域210之间的开关表示。此外，控制构件30包括在第一区域210与源极节点S之间的pn结。在图12所示的示例中，该pn结由连接在第一区域210与源极节点S之间的双极二极管表示。该二极管表示体二极管或者是晶体管器件1的体二极管的一部分。
晶体管器件具有电流流动方向，该电流流动方向是电流可以在半导体本体内部的源极节点S与漏极节点D之间流动的方向。在图12所示的示例中，电流流动方向是半导体本体100的竖直方向z。竖直方向z是垂直于半导体本体100的第一表面(图12中未示出)和第二表面102的方向，第二表面102由漏极区110形成。图12示出了漂移区20、漏极区110和可选的缓冲区120的竖直截面图。“竖直截面图”为在垂直于第一表面和第二表面102并且平行于竖直方向z的截面中的截面图。在下文中，垂直于图12所示的竖直截面的截面称为水平截面。
图13更详细地示出了控制构件30的一个示例。除了控制构件30之外，图13还示出了漂移区20的邻接控制构件30的部分。在图13所示的示例中，控制构件30包括多个控制单元30，控制单元30也可以被称为晶体管单元。这些控制单元30中的每个控制单元30包括第二掺杂类型的体区310、第一掺杂类型的源极区320、栅电极330以及栅极电介质340。栅极电介质340将栅电极330与体区310介电绝缘。每个控制单元30的体区310将控制单元30的相应源极区320与多个第一区210中的至少一个分开。多个控制单元30中的每个控制单元的源极区320和体区310电连接至源极节点S。在该上下文中，“电连接”意指欧姆连接。即，在源极节点S与源极区320和体区310之间不存在整流结。图13中仅示意性地示出了各个控制单元30的源极节点S与源极区320和体区310之间的电连接。每个控制单元30的栅电极330电连接至栅极节点G。
参照上文，每个控制单元30的体区310邻接至少一个第一区210。由于体区310具有第二掺杂类型并且第一区210具有第一掺杂类型，因此在每个控制单元30的体区310与至少一个第一区210之间存在pn结。这些pn结形成控制构件30的pn结，在图12所示的控制构件30的等效电路图中控制构件30的pn结由双极二极管表示。
在图13所示的示例中，每个控制构件300的栅电极330是布置在半导体本体100的第一表面101的顶部并且通过栅极电介质340与半导体本体100介电绝缘的平面电极。在该示例中，第一区210的邻接各个体区310的部分延伸至第一表面101。
图14示出了根据另一示例的控制构件30。图14中示出的控制构件30与图13中示出的控制构件30的不同之处在于：每个控制单元30的栅电极330是沟槽电极。该栅电极330布置在从第一表面101延伸到半导体本体100的沟槽中。与图13中示出的示例类似，栅极电介质340将栅电极330与相应的体区310介电绝缘。每个控制单元30的体区310和源极区320电连接到源极节点S。此外，体区310邻接至少一个第一区210并与相应的第一区210形成pn结。
在图13和图14所示的示例中，控制构件30每个均包括一个栅电极330，其中，每个控制单元30的栅电极330被配置成控制相应控制单元30的源极区320与一个第一区210之间的导电沟道，使得每个控制单元30与一个第一区210相关联。此外，如图13和图14所示，每个控制单元30的体区310邻接至少一个第二区220，使得至少一个第二区220经由控制单元30的体区310电连接至源极节点S。仅出于说明的目的，在图2和图3所示的示例中，每个控制单元30的体区310邻接一个第二区220使得每个控制单元30与一个第二区相关联。此外，在图2和图3所示的示例中，两个(或更多个)相邻控制单元30的源极区320由第一掺杂类型的一个掺杂区形成，两个(或更多个)相邻控制单元30的体区310由第二掺杂类型的一个掺杂区形成，并且两个(或更多个)控制单元30的栅电极330由一个电极形成。栅电极330可以包括掺杂的多晶硅、金属等。根据一个示例，源极区320的掺杂浓度从1E18 cm-3至1E210 cm-3的范围中选择，并且体区310的掺杂浓度从1E16 cm-3至5E18 cm-3的范围中选择。
图16示出了根据一个示例的漂移区20的立体截面图。在该示例中，第一区210和第二区220沿半导体本体100的一个横向方向伸长。仅出于说明的目的，该横向方向是垂直于第一横向方向x的第二横向方向y。“伸长的”意指第一区210和第二区220的长度明显大于宽度。“长度”是在可以被称为纵向方向的一个方向上的尺寸，并且“宽度”是在垂直于纵向方向的方向上的尺寸。在图15所示的示例中，长度是在半导体本体100第二横向方向y上的尺寸，并且宽度是在半导体本体100的第一横向方向x上的尺寸。根据一个示例，“明显大于”意指长度与宽度之间的比率大于10、大于100或者甚至大于1000。
如图2和图3所示，将多个控制单元中的一个控制单元30与一个第一区210和一个第二区220相关联仅是示例。控制构件30的控制单元30的实现和布置在很大程度上与第一区210及第二区220的具体实现和布置无关。
图16中示出了一个示例，该示例说明了控制构件30的实现和布置在很大程度上与第一区210及第二区220的实现和布置无关。在该示例中，第一区210和第二区220沿半导体本体100的第二横向方向y伸长，而控制构件30的各个控制单元30的源极区320、体区310和栅电极330沿垂直于第二横向方向y的第一横向方向x伸长。在该示例中，一个控制单元30的体区310邻接多个第一区210和第二区220。
下面对本文在上面说明的晶体管器件的功能进行说明。晶体管器件可以在正向偏置状态和反向偏置状态下操作。器件处于正向偏置状态还是反向偏置状态取决于负载路径电压(漏极-源极电压)Vds的极性。在反向偏置状态下，漏极-源极电压Vds的极性使得体区310与漂移区20的第一区210之间的pn结被正向偏置，使得在该操作状态下晶体管器件传导电流而与控制构件30的操作状态无关。在该操作状态下，即，在晶体管器件被反向偏置的情况下，体二极管被正向偏置。
在晶体管器件的正向偏置状态下，漏极-源极电压Vds的极性使得体区310与第一区210之间的pn结被反向偏置。在该正向偏置状态下，晶体管器件可以通过控制构件30在导通状态或关断状态下操作。在导通状态下，控制构件30在源极节点S与第一区210之间产生导电沟道，并且在关断状态下，该导电沟道被中断。更具体地，参照图13和图14，在导通状态下，在源极区320与由栅电极330控制的第一区210之间的体区310中存在导电沟道。在关断状态下，这些导电沟道被中断。栅电极330由栅极-源极电压VGS，栅极-源极电压VGS是栅极节点G与源极节点S之间的电压。
晶体管器件可以被实现为n型晶体管器件或者被实现为p型晶体管器件。在n型晶体管器件中，作为第一区210、源极区320、漏极区110以及可选的缓冲区120的掺杂类型的第一掺杂类型为n型，并且作为第二区220和体区310的掺杂类型的第二掺杂类型为p型。在p型晶体管器件中，前面提及的器件区的掺杂类型与n型晶体管器件中各个器件区的掺杂类型互补。例如，当漏极-源极电压Vds为正电压时，n型晶体管器件处于正向偏置状态。此外，当驱动电压(栅极-源极电压)Vgs1为正且高于晶体管器件1的阈值电压时，n型增强型(常关型)晶体管器件处于导通状态。
参照图12至图14以及图16，在晶体管器件1中，第二区220耦接至源极节点S。这些第二区220(有时被称为补偿区)可以直接连接至源极节点S(未示出)或者可以如所示出的经由体区310连接至源极节点S。在这种情况下，每个第二区220邻接至少一个体区310，其中，体区310连接至源极节点S(如图12至图14以及图16示意性示出的)。第一区210与第二区220之间形成pn结。因此，第一区210和第二区220形成结电容，其中，该结电容形成晶体管器件1的输出电容的重要部分。
当晶体管器件处于关断状态并且被正向偏置时，第一区210与第二区220之间的pn结被反向偏置，使得耗尽区(空间电荷区)在第一区和第二区中扩展。这等效于对由第一区210和第二区220形成的结电容充电。
图17以对数尺度示出超结晶体管器件的输出电容Coss的一个示例。如可以从图17看到的，输出电容以如下方式高度依赖于漏极-源极电压Vds(其也以对数尺度示出)：输出电容Coss随着漏极-源极电压Vds的增加而减小。更具体地，当漏极-源极电压Vds达到某一电压水平Vdep时，输出电容Coss迅速减小，Vdep在下文中被称为耗尽电压。当漏极-源极电压Vds达到耗尽电压Vdep时，输出电容Coss可能减小约2个数量级或更多。
在超结晶体管器件中，第一区210和第二区220被实现为使得当第一区210与第二区220之间的pn结被反向偏置时它们可以完全耗尽载流子。第一区210和第二区220的掺杂浓度在1E15 cm-3至1E17 cm-3之间，例如，间距p使得当第一区210和第二区220完全耗尽时，这些pn结两端的电压低于击穿电压。耗尽电压Vdep是完全耗尽第一区210和第二区220所需的漏极-源极电压Vds的电压水平。该耗尽电压Vdep远低于晶体管器件的电压阻断能力。超结晶体管1可以被实现为使得耗尽电压Vdep小于30V或者甚至小于25V，同时电压阻断能力是几百伏(V)例如600V或800V。
当漏极-源极电压Vds达到耗尽电压Vdep时，输出电容Coss已进行了大部分充电。即，例如，当漏极-源极电压Vds达到耗尽电压Vdep时，已经存储了可以存储在输出电容Coss中的总电荷的80％至90％。因此，根据一个示例，在前面说明的电子电路中，由偏置电路3施加至晶体管器件1的负载路径的电压为耗尽电压Vdep的至少50％、至少80％或至少90％。该“施加至晶体管器件1的负载路径的电压”是偏置电压Vbias偏置或升高的偏置电压(在使用至少一个电感器的情况下)。根据一个示例，偏置电压在耗尽电压Vdep的50％至100％之间。
在超结晶体管器件中，耗尽电压Vdep随着间距p的减小而减小，其中，耗尽电压Vdep越低，所需的偏置电压就越低。根据一个示例，超结晶体管器件1被实现为使得间距p低于7.5微米(μm)、低于5.5μm或者甚至低于4.5μm。晶体管器件的间距可以变化。因此，根据一个示例，如本文所使用的间距p表示平均间距。
尽管本公开内容不限于此，但是以下编号的示例展示了本公开内容的一个或更多个方面。
示例1一种电子电路，包括：晶体管器件，其包括负载路径和驱动输入端；第一驱动电路，其被配置成接收电源电压并且基于电源电压生成用于晶体管器件的驱动信号；以及偏置电路，其与晶体管器件的负载路径并联连接，其中，偏置电路包括偏置电压电路，该偏置电压电路被配置成接收电源电压并且基于电源电压生成高于电源电压的偏置电压。
示例2根据示例1所述的电子电路，其中，偏置电压在电源电压的1.2倍至2.5倍之间，特别地，在电源电压的1.5倍至2倍之间。
示例3根据示例1或2所述的电子电路，其中，偏置电压在20V至25V之间。
示例4根据前述示例中任一示例所述的电子电路，其中，电源电压在10V至15V之间，特别地，在11V至13V之间。
示例5根据前述示例中任一示例所述的电子电路，其中，偏置电压电路包括倍压器电路。
示例6根据前述示例中任一示例所述的电子电路，还在偏置电路中包括至少一个电感器。
示例7根据示例6所述的电子电路，其中，由所述至少一个电感器提供的电感在5纳亨至30纳亨之间，特别地，在10纳亨至20纳亨之间。
示例8根据前述示例中任一示例所述的电子电路，其中，偏置电路还包括：电子开关；以及整流器元件，其中，偏置电路、电子开关和整流器元件串联连接。
示例9根据示例8所述的电子电路，其中，晶体管器件是基于硅的晶体管器件，并且其中，整流器元件包括基于碳化硅的二极管。
示例10根据示例8或9所述的电子电路，其中，电子开关包括另一晶体管器件。
示例11根据示例10所述的电子电路，其中，所述另一晶体管器件是MOSFET。
示例12根据示例11所述的电子电路，其中，MOSFET具有小于120V或小于100V的电压阻断能力。
示例13根据示例10至12中任一示例所述的电子电路，还包括：第二驱动电路，其被配置成接收电源电压并且基于电源电压生成用于所述另一晶体管器件的驱动信号。
示例14根据前述示例中任一示例所述的电子电路，其中，晶体管器件是超结晶体管器件。
示例15根据示例14所述的电子电路，其中，晶体管器件具有耗尽电压，并且其中，偏置电压为耗尽电压的至少80％。
示例16根据前述示例中任一示例所述的电子电路，其中，晶体管器件是第一晶体管器件，并且其中，偏置电路是第一偏置电路，并且其中，电子电路还包括：第二晶体管器件，其具有与第一晶体管器件串联连接的负载路径；第二偏置电路，其与第二晶体管器件的负载路径并联连接，其中，第二偏置电路被配置成从第一偏置电路接收偏置电压。
示例17一种电子电路，包括：晶体管器件，其包括负载路径和驱动输入；偏置电路，其与晶体管器件的负载路径并联连接，其中，偏置电路被配置成将提供偏置电压的偏置电压电路连接至晶体管器件的负载路径，并且其中，偏置电路包括至少一个电感器。
示例18根据示例17所述的电子电路，其中，由所述至少一个电感器提供的电感在5纳亨至30纳亨之间，特别地，在10纳亨至20纳亨之间。
示例19根据示例17或18所述的电子电路，其中，所述至少一个电感器包括偏置电路中的至少一个分立电感器。
示例20根据示例17至19中任一示例所述的电子电路，其中，所述至少一个电感器被配置成具有升压效果使得由偏置电路施加至负载路径的电压达到以下电压水平：所述电压水平为偏置电压的电压水平的至少1.2倍、至少1.5倍、至少2倍或至少3倍。
示例21根据示例17至20中任一示例所述的电子电路，其中，电子电路还包括：驱动电路，其被配置成接收电源电压并且基于电源电压生成用于晶体管器件的驱动信号，并且其中，偏置电压等于电源电压。
示例22根据示例17至20中任一示例所述的电子电路，其中，偏置电压电路被配置成接收电源电压并且生成偏置电压使得该偏置电压高于电源电压。
示例23根据示例22所述的电子电路，其中，偏置电压在电源电压的1.2倍至2.5倍之间，特别地，在电源电压的1.5倍至2倍之间。
示例24根据示例17至23中任一示例所述的电子电路，还包括：电子开关和整流器元件，其与偏置电压电路串联连接。
示例25根据示例17至24中任一示例所述的电子电路，其中，晶体管器件是超结晶体管器件。
示例26一种电子电路，包括：超结晶体管器件，其包括漏极节点和源极节点；以及偏置电路，其连接在晶体管器件的漏极节点与源极节点之间，并且被配置成将偏置电压电路连接在漏极节点和源极节点之间，其中，超结晶体管器件还包括具有第一掺杂类型的多个第一区和与第一掺杂类型互补的第二掺杂类型的多个第二区的漂移区，其中，第一区连接至漏极节点并且第二区连接至源极节点，其中，第一区与第二区之间形成pn结，并且其中，漂移区的间距小于7.5μm。
示例27根据示例26所述的电子电路，其中，电子电路还包括驱动电路，该驱动电路被配置成接收电源电压并且基于该电源电压生成用于晶体管器件的驱动信号。
示例28根据示例27所述的电子电路，其中，偏置电压等于电源电压。
示例29根据示例27所述的电子电路，其中，偏置电压电路被配置成接收电源电压并且生成偏置电压，使得偏置电压高于电源电压。
示例30根据示例26至28中任一示例所述的电子电路，其中，偏置电路包括至少一个电感器。

Claims (15)

1.一种电子电路，包括：
晶体管器件，其包括负载路径和驱动输入端；
第一驱动电路，其被配置成接收电源电压并基于所述电源电压生成用于所述晶体管器件的驱动信号；以及
偏置电路，其与所述晶体管器件的所述负载路径并联连接，
其中，所述偏置电路包括偏置电压电路，所述偏置电压电路被配置成接收所述电源电压并基于所述电源电压生成比所述电源电压高的偏置电压。
2.根据权利要求1所述的电子电路，其中，所述偏置电压在20V至25V之间。
3.根据权利要求1所述的电子电路，
其中，所述偏置电压在所述电源电压的1.2倍至2.5倍之间，特别地在所述电源电压的1.5倍至2倍之间。
4.根据前述权利要求中任一项所述的电子电路，还包括：
所述偏置电路中的至少一个电感器。
5.一种电子电路，包括：
晶体管器件，其包括负载路径和驱动输入端；
偏置电路，其与所述晶体管器件的所述负载路径并联连接，
其中，所述偏置电路被配置成将提供偏置电压的偏置电压电路连接至所述晶体管器件的所述负载路径，以及
其中，所述偏置电路包括至少一个电感器。
6.根据权利要求5所述的电子电路，
其中，所述电子电路还包括驱动电路，所述驱动电路被配置成接收电源电压并基于所述电源电压生成用于所述晶体管器件的驱动信号，以及
其中，所述偏置电压等于所述电源电压。
7.根据权利要求4至6中任一项所述的电子电路，
其中，由所述至少一个电感器提供的电感在5纳亨至30纳亨之间，特别地在10纳亨至20纳亨之间。
8.根据权利要求4至7中任一项所述的电子电路，其中，所述至少一个电感器被配置成具有升压效果，使得由所述偏置电路施加至所述负载路径的电压达到的电压水平是所述偏置电压的电压水平的至少1.2倍、至少1.5倍、至少2倍或至少3倍。
9.根据权利要求4至8中任一项所述的电子电路，
其中，所述至少一个电感器包括所述偏置电路中的至少一个分立电感器。
10.根据前述权利要求中任一项所述的电子电路，其中，所述偏置电路还包括：
电子开关；以及
整流器元件，
其中，所述偏置电压电路、所述电子开关和所述整流器元件串联连接。
11.根据权利要求10所述的电子电路，还包括：
第二驱动电路，其被配置成接收所述电源电压并基于所述电源电压生成用于所述电子开关的驱动信号。
12.根据前述权利要求中任一项所述的电子电路，
其中，所述晶体管器件是超结晶体管器件。
13.根据权利要求12所述的电子电路，
其中，所述晶体管器件具有耗尽电压，以及
其中，所述偏置电压是所述耗尽电压的至少80％。
14.根据前述权利要求中任一项所述的电子电路，
其中，所述晶体管器件是第一晶体管器件，并且其中，所述偏置电路是第一偏置电路，以及
其中，所述电子电路还包括：
第二晶体管器件，其具有与所述第一晶体管器件串联连接的负载路径；
第二偏置电路，其与所述第二晶体管器件的负载路径并联连接，
其中，所述第二偏置电路被配置成从所述第一偏置电路接收所述偏置电压。
15.根据前述权利要求中任一项所述的电子电路，
其中，所述电源电压在10V至15V之间，特别地在11V至13V之间。
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* Cited by examiner, † Cited by third party
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Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856177B1 (en) * 2003-07-22 2005-02-15 International Rectifier Corporation High side power switch with charge pump and bootstrap capacitor
US7466185B2 (en) * 2006-10-23 2008-12-16 Infineon Technologies Ag IGBT-Driver circuit for desaturated turn-off with high desaturation level
US8674727B2 (en) * 2010-08-31 2014-03-18 Infineon Technologies Austria Ag Circuit and method for driving a transistor component based on a load condition
US20140063882A1 (en) 2012-08-30 2014-03-06 Infineon Technologies Austria Ag Circuit Arrangement with Two Transistor Devices
US9112501B2 (en) * 2012-09-29 2015-08-18 Infineon Technologies Ag Electronic circuit with an electronic switch and a monitoring circuit
GB2509987B (en) * 2013-01-22 2020-01-22 Nidec Control Techniques Ltd A desaturation detection circuit for use between the desaturation detection input of an optocoupler and the output of a power switching device
US9231565B2 (en) * 2013-05-14 2016-01-05 Infineon Technologies Austria Ag Circuit with a plurality of bipolar transistors and method for controlling such a circuit
US9318483B2 (en) 2013-12-23 2016-04-19 Infineon Technologies Austria Ag Reverse blocking transistor device
US10126353B2 (en) * 2015-03-23 2018-11-13 Infineon Technologies Ag Verification of gate driver protection logic
DE102015105192A1 (de) * 2015-04-04 2016-10-06 Sma Solar Technology Ag Treiberschaltung, Schaltungsanordnung umfassend eine Treiberschaltung und Wechselrichter umfassend eine Schaltungsanordnung
CN105827101B (zh) * 2016-05-06 2019-02-05 成都芯源系统有限公司 电压转换集成电路、自举电路以及开关驱动方法
EP3876423A1 (en) * 2020-03-06 2021-09-08 Infineon Technologies Austria AG Electronic circuit with a transistor device and a biasing circuit

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