CN103681666A - 具有第一半导体器件并具有多个第二半导体器件的电路装置 - Google Patents

具有第一半导体器件并具有多个第二半导体器件的电路装置 Download PDF

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Abstract

本发明涉及具有第一半导体器件并具有多个第二半导体器件的电路装置。一种电路装置包括具有负载通路的第一半导体器件和多个第二半导体器件。每个第二半导体器件具有控制端子以及处于第一负载端子和第二负载端子之间的负载通路。所述第二半导体器件使其负载通路串联连接，并且与所述第一半导体器件的负载通路串联连接。每个所述第二半导体器件具有所述第一半导体器件和与其关联的所述第二半导体器件之一中的一个的负载端子，以及被耦合在所述第二半导体器件之一的控制端子和与所述第二半导体器件之一相关联的负载端子之间的电压限制元件。

Description

具有第一半导体器件并具有多个第二半导体器件的电路装置
技术领域
本发明的实施例涉及具有诸如晶体管或二极管的第一半导体器件并具有诸如晶体管，尤其是低压晶体管的可被用作功率半导体器件的多个第二半导体器件的电路装置。
背景技术
在诸如功率晶体管或功率二极管的功率半导体器件的开发方面，一个重要的目标是生产具有高电压阻塞能力，但是却具有低接通电阻（RON）（晶体管的情况下）以及低正向压降（二极管的情况下）的器件。此外，所期望的是当功率半导体器件在接通状态（阻塞状态）和断路状态（导通状态）之间改变时具有低损耗。
功率晶体管通常包括布置在主体区和漏极区之间并相比漏极区掺杂较低的漂移区。常规功率晶体管的接通电阻取决于所述漂移区在电流流动方向上的长度以及取决于所述漂移区的掺杂浓度，其中，在降低漂移区的长度时或者在增加漂移区中的掺杂浓度时，接通电阻减少。然而，降低所述区域的长度或者增加掺杂浓度降低了电压阻塞能力。
降低具有给定电压阻塞能力的功率晶体管的接通电阻的一种可能方式是在漂移区中提供补偿区域，其中，与所述漂移区互补来对所述补偿区域进行掺杂。另一种可能的方式是在漂移区中提供场板，所述场板与所述漂移区介电绝缘，并且所述场板例如被连接至所述晶体管的栅极或源极端子。在这些类型的功率晶体管中，在部件处于其断路状态时，补偿区带或场板部分“补偿”漂移区中的电荷。这允许在不降低电压阻塞能力的情况下，提供漂移区的更高度的掺杂（其降低了接通电阻）。
功率二极管（pin二极管）通常包括处于具有第一掺杂类型的第一发射区和具有第二掺杂类型的第二发射区之间的低掺杂的漂移区或基极区。当在第一和第二发射区之间施加具有第一极性的电压（阻塞电压）时，功率二极管阻塞，以及当在第一和第二发射区之间施加具有第二极性的电压时，功率二极管导通。然而，在导通状态下，在基极区中生成具有第一类型和第二类型的电荷载流子（p型和n型电荷载流子）的电荷载流子等离子体。存储在基极区中的电荷载流子等离子体的量取决于基极区的长度，并因此取决于电压阻塞能力，其中电荷载流子等离子体的量在电压阻塞能力增加时增加。必须在二极管可能在施加阻塞电压时阻塞之前去除此电荷载流子等离子体。
最近已经提出了一种被称为ADR（有效漂移区）器件或ADZ（有效漂移区带）器件的新型功率半导体器件。诸如ADRFET（有效漂移区场效应晶体管）或ADR二极管的ADR器件包括诸如晶体管或二极管的第一半导体器件以及诸如晶体管的与所述第一半导体器件串联连接的多个第二半导体器件。所述第二半导体器件形成了所述器件的有效漂移区，并且所述第二半导体器件被互连，使得所述第二半导体器件的操作状态遵循第一半导体器件的操作状态。也就是说，在第一半导体器件导通时，第二半导体器件导通，以及在第一半导体器件阻塞时，第二半导体器件阻塞。所述功率半导体器件的总体电压阻塞能力对应于各个第二半导体器件的电压阻塞能力的总和。也就是说，各个第二晶体管共享施加到所述功率半导体器件的总阻塞电压。
根据一种方法，将ADR器件中的第二半导体器件实现为常通晶体管，例如，耗尽MOSFET（金属氧化物场效应晶体管）或JFET（结型场效应晶体管）。这些常通晶体管中的每个都具有连接至其他第二晶体管之一的负载端子（漏极或源极端子）的控制端子（栅极端子）。耗尽MOSFET或JFET是能够通过在所述控制端子和所述负载端子之一之间施加的控制电压而被接通或断开的电压控制的器件。在如上文所解释的将所述第二晶体管进行互连时，一个第二半导体器件的控制电压对应于至少一个其他半导体器件的负载通路电压。在将第二半导体器件被实现具有低电压阻塞能力（例如，处于5V和20V之间的电压阻塞能力）时，这一点通常无关紧要。在这些器件中，能够被施加为控制电压的最大电压处于相同的电压范围中。
然而，可能期望使用具有更高的阻塞电压的第二半导体器件，该更高的阻塞电压例如是达到几十伏乃至达到几百伏的阻塞电压，以便提供具有几千伏（kV）的电压阻塞能力的功率半导体器件。通常，这些半导体器件无法经受高达几十伏乃至几百伏的控制电压。
因此，需要提供一种利用具有高阻塞电压的第二半导体器件实现的具有第一半导体器件以及具有多个第二半导体器件的半导体器件装置。
发明内容
一个实施例涉及电路装置。所述电路装置包括具有负载通路的第一半导体器件以及多个第二半导体器件。每个第二半导体器件具有处于第一负载端子和第二负载端子之间的负载通路以及控制端子。所述第二半导体器件使它们的负载通路串联连接，并且与所述第一半导体器件的负载通路串联连接，以及每个第二半导体器件具有所述第一半导体器件和与其关联的所述第二半导体器件之一中的一个的负载端子。此外，将电压限制元件耦合在至少一个第二半导体器件的控制端子和与所述至少一个第二半导体器件相关联的负载端子之间。
附图说明
现在将参考附图解释示例。附图用于对基本原理进行说明，以便说明对于理解基本原理所必要的方面。附图不是按比例的。在附图中，相同的参考字符表示同样的特征。
图1说明了具有第一半导体器件以及具有多个第二半导体器件的电路装置；
图2说明了被实现为n型增强MOSFET的第一半导体器件；
图3说明了被实现为n型耗尽MOSFET的第一半导体器件；
图4说明了被实现为p型增强MOSFET的第一半导体器件；
图5说明了被实现为二极管的第一半导体器件；
图6说明了具有被实现为电容器的电压限制元件的半导体器件装置；
图7说明了具有被实现为二极管的电压限制元件的半导体器件装置；
图8说明了具有被实现为常通晶体管的电压限制元件的半导体器件装置；
图9说明了一个第二半导体器件的一个实施例；以及
图10说明了被实现为FET的二极管的实施例。
具体实施方式
在下文的详细描述中，对形成其一部分的附图进行参考，并且在附图中以说明的方式示出了其中可以实践本发明的具体实施例。
本发明的实施例涉及电路装置（半导体器件装置），尤其是具有诸如功率晶体管或功率二极管的功率半导体器件的功能的电路装置。所述电路装置包括第一半导体器件和多个第二半导体器件。所述第一半导体器件例如被实现为晶体管和二极管之一，并且其限定了所述电路装置的功能，而第二半导体器件主要限定了所述电路装置的电压阻塞能力。
在详细解释本发明的实施例之前，参考图1解释具有第一半导体器件以及具有多个第二半导体器件的电路装置的基本原理。在图1中，参考字符1表示电路装置。电路装置1包括第一负载端子12、第二负载端子13、可选的控制端子11、第一半导体器件2以及多个第二半导体器件31-3n。第一半导体器件2具有耦合至所述电路装置的控制端子11的可选控制端子21，以及处于第一负载端子22和第二负载端子23之间的负载通路。将第一半导体器件2的第一负载端子22耦合至所述电路装置的第一负载端子12。所述第一半导体器件2可操作成采取两种不同的操作状态之一，即接通状态（导通状态)，其中负载通路22-23导通电流，以及断路状态（阻塞状态），其中负载通路22-23阻塞。
在图1中仅示意性地说明了第一半导体器件2。可以按照很多种不同方式中的一种来实现限定电路装置1的电性能的第一半导体器件2。根据一个实施例，能够将第一半导体器件2实现为晶体管器件，例如MOSFET（金属氧化物半导体场效应晶体管）、FINFET或纳米管、IGBT（绝缘栅双极晶体管）、BJT（双极结型晶体管）或JFET（结型场效应晶体管）。这些不同类型的晶体管中的每种都具有形成负载通路22-23的漏极－源极通路或者集电极－发射极通路，并且具有形成控制端子21的栅极端子或基极端子。仅出于说明的目的，在图2到图4中说明了可以用于实现第一半导体器件2的三种不同类型的晶体管。
参照图2，可以将第一半导体器件2实现为n型增强MOSFET，其中，源极端子形成第一负载端子22，漏极端子形成第二负载端子23，以及栅极端子形成控制端子21。参照图3，可以将第一半导体器件2实现为n型耗尽MOSFET，其中，源极端子形成第一负载端子22，漏极端子形成第二负载端子23，以及栅极端子形成控制端子21。参照图4，可以将第一半导体器件2实现为p型增强MOSFET，其中，漏极端子形成第一负载端子22，源极端子形成第二负载端子23，以及栅极端子形成控制端子21。根据进一步的实施例，其在图5中被说明，将第一半导体器件实现为二极管，其中，阳极端子形成第一负载端子22，以及阴极端子形成第二负载端子23，而没有控制端子。
在图1以及下面的图中，后面有下标的参考数字3表示各个第二半导体器件。各个第二半导体器件的相同部分，例如，控制端子和负载端子，具有后面有下标的相同的参考字符。例如，31表示具有控制端子311以及第一和第二负载端子321、331的第二半导体器件中的第一个。在下文中，在对第二半导体器件中的任意一个或者对多个第二半导体器件进行参考时，以及在不要求各个第二半导体器件之间有区别时，将使用不带标引的参考数字3、31、32、33来表示第二半导体器件及其各个部分。
在图1中所说明的实施例中将第二半导体器件3实现为晶体管器件（晶体管），并且在下文中将第二半导体器件3称为第二晶体管。第二晶体管3中的每个都具有控制端子31以及处于第一负载端子32和第二负载端子33之间的负载通路。使第二半导体器件的负载通路32-33相互串联连接，以便将一个第二晶体管的第一负载端子连接至在所述串联电路中相邻的第二晶体管的第二负载端子。此外，使第二晶体管3的负载通路与第一半导体器件2的负载通路22-23串联连接，以便使第一半导体器件1和多个第二晶体管3形成级联（cascode）状电路。
参照图1，存在n个第二晶体管3，其中n≥2。根据这n个第二晶体管3，将第一个第二晶体管31布置为在具有n个第二晶体管3的串联电路中最靠近第一半导体器件2，并且所述第一个第二晶体管31使其负载通路321-331直接连接至所述第一半导体器件2的负载通路22-23。将第n个第二晶体管3n布置为在具有n个第二晶体管3的串联电路中离所述第一半导体器件2最远。在图1中所说明的实施例中，存在n=4个第二晶体管3。然而，这只是一个示例，可以任意选择第二晶体管3的数量n，即，该数量n取决于第一和第二负载端子之间的电路装置1的期望电压阻塞能力。下文将对此更为详细地解释。
第二晶体管3中的每个使其控制端子31连接至另一个第二晶体管3的负载端子之一或者连接至第一晶体管2的负载端子之一。在图1中所说明的实施例中，第一个第二晶体管31使其控制端子311连接至第一晶体管2的第一负载端子22。其他第二晶体管32-3n中的每个使其控制端子312-31n连接至在所述串联电路中在第一半导体器件2的方向上相邻的第二晶体管的第一负载端子321-32n-1。出于解释的目的，假定3i是除了第一个第二晶体管31之外的第二晶体管32-3n之一。在这种情况下，将这一第二晶体管（上面的第二晶体管）3i的控制端子31i连接至相邻第二晶体管（下面的第二晶体管）3i-1的第一负载端子32i-1。上面的第二晶体管3i的控制端子所连接至的下面的第二晶体管3i-1的第一负载端子32i-1并未直接被连接至这个上面的第二晶体管3i的负载端子32i、33i之一。根据进一步的实施例（未说明），一个第二晶体管3i的控制端子31i不被连接至与第二晶体管3i直接连接的第二晶体管3i-1的第一负载端子31i-1，而是被连接至离该晶体管更远的第二晶体管3i-k（其中k>1）的负载端子32i-k。例如，如果k=2，那么将所述第二晶体管3i的控制端子31i连接至第二晶体管3i-2的第一负载端子32i-2，该第二晶体管3i-2是在所述串联电路中在所述第一晶体管2的方向上远离所述第二晶体管3i的两个晶体管。
在图1中所说明的实施例中，第二晶体管3是常通（耗尽）晶体管。然而，这只是一个示例。可以将第一半导体器件2和第二晶体管3中的每个实现为常通晶体管或常断晶体管。可以将各个晶体管实现为n型晶体管或者p型晶体管。将第二晶体管3实现为MOSFET只是一个示例。可以使用任何类型的晶体管来实现第一半导体器件2和第二晶体管3，例如，MOSFET、MISFET、MESFET、IGBT、JFET、FINFET、纳米管器件、HEMT等。与被用于实现第一半导体器件2和第二半导体器件3的器件的类型无关，可以将这些器件如此连接，使得第二半导体器件3中的每个都被至少一个其他第二半导体器件3的负载通路电压所控制或者被第一半导体器件2的负载通路电压所控制。
仅出于说明的目的，将各个第二晶体管3实现为图1的实施例中的耗尽MOSFET。MOSFET 3中的每个都具有作为控制端子21、31的栅极端子、作为第一负载端子22、32的源极端子以及作为第二负载端子23、33的漏极端子。MOSFET是能够被施加在栅极和源极端子（控制端子和第一负载端子）之间的电压所控制的电压控制的器件。因而，在图1中所说明的装置中，通过与第一半导体器件2的负载通路电压V2相对应的电压来控制第一个第二晶体管31，并且通过至少一个第二晶体管3i-1或3i-2的负载通路电压来控制其他晶体管3i。一个MOSFET的“负载通路”电压是这个MOSFET的第一和第二负载端子（漏极和源极端子）之间的电压。
将在下文中解释图1的电路装置1的操作原理。仅出于说明的目的，假设将第一半导体器件2实现为晶体管，将第二晶体管3实现为n型耗尽MOSFET或者n型JFET，以及将各个器件2、3如图1中所说明的进行互连。然而，该基本操作原理还适用于利用其他类型的第一和第二半导体器件所实现的半导体器件装置。此外，假设将电路装置1与负载Z串联连接，并且将具有负载Z的串联电路和该电路装置连接于可获得电源电压Vi的电源端子之间。
耗尽MOSFET和JFET在其电性能方面类似。在施加超过预定义阈值电压的驱动电压（栅极－源极电压）时，耗尽MOSFET导通。在n型耗尽MOSFET中，阈值电压为负，使得在施加大约为零的驱动电压时，该MOSFET导通。在驱动电压减少至负阈值电压以下时，即在驱动电压比阈值电压更负向时，该MOSFET阻塞。“驱动电压”是处于器件的栅极端子和源极端子之间的电压。
在施加比负夹断电压更正向的驱动电压时，n型JFET导通。因而，在施加大约为零的驱动电压时，n型JFET导通。在驱动电压减少至夹断电压以下时，即在驱动电压比夹断电压更负向时，该JFET阻塞。虽然在n型耗尽MOSFET或者n型JFET中，阈值电压和夹断电压分别是负电压，但在p型耗尽MOSFET 或JFET中，阈值电压（夹断电压）为正电压。
在图1的电路装置中，由第一半导体器件2的负的负载通路电压来控制第一个第二晶体管31，由第一个第二晶体管器件31的负的负载通路电压V31来控制第二个第二晶体管，等等。也就是说：VG31=-V2，VG32=-V31，等等，其中，VG31、VG32是第二晶体管31、32的栅极－源极电压。出于解释的目的，假设第一半导体器件2处于断路状态，并且第一半导体器件2的负载通路电压V2的幅度足够高来断开第一个半导体器件31（保持在断路状态中）。然后，使所述第一个第二晶体管器件31断开第二个第二晶体管器件32（保持在断路状态中），等等。断开的第二晶体管的数量取决于施加至所述串联电路的电源电压V1。在跨越所述电路装置的电压达到所述电源电压时，跨越负载Z的电压变为零。
在通过向控制端子11施加适当的驱动电势来接通第一半导体器件2时，第一半导体器件2的负载通路电压V2减少。在这一负载通路电压V2（更确切地说：在负的负载通路电压-V2）达到第一个第二晶体管31的阈值电压时，所述第一个第二晶体管31开始导通，使得所述第一个第二晶体管31的负载通路电压V31减少。因此，由所述第一个第二晶体管31的负载通路电压V31所控制的第二晶体管32也开始导通，等等。换言之，所述第一半导体器件2和每个第二晶体管3最终导通，使得电路装置1处于接通状态。
在电路装置1处于接通状态时，以及在第一半导体器件2被断开时，跨越第一半导体器件2的负载通路的电压降增加，使得在负的负载通路电压-V2变得比第一个第二晶体管31的阈值电压更负向时，第一个第二晶体管31开始断开。在第一个第二晶体管31被断开时，跨越其负载通路的电压降增加，使得第二个第二晶体管32被断开，该第二个第二晶体管32转而断开第三个第二晶体管断路，等等，直到每个第二晶体管3都被断开，并且使所述半导体器件装置1最终处于稳定的断路状态。施加在第二和第一端子13和12之间的外部电压将如使所述外部电压分布于所述第一半导体器件2和第二晶体管3上所需的那样多的第二晶体管从接通状态切换至断路状态。在施加低外部电压时，一些第二晶体管仍然处于接通状态，而其他第二晶体管处于断路状态。在外部电压增加时，处于断路状态的第二晶体管的数量增加。因而，在施加高外部电压时，即，施加处于总体半导体器件装置的电压阻塞能力的范围内的电压时，第一半导体器件和每个第二晶体管都处于断路状态。
在电路装置1处于断路状态时，以及在第一半导体器件2被接通时，跨越第一晶体管2的负载通路的电压降减少，使得其接通第一个第二晶体管31，该第一个第二晶体管31转而接通第二个第二晶体管32，等等。这继续着，直到每个第二晶体管3都再次被接通。
与所述第一半导体器件2串联连接的第二晶体管3的开关状态取决于第一半导体器件2的开关状态，并且遵循第一半导体器件2的开关状态。因而，半导体装置1的开关状态由第一半导体器件2的开关状态所限定。在第一半导体器件2处于接通状态时，电路装置1处于接通状态（导通状态），以及在第一半导体器件2处于断路状态时，电路装置1处于断路状态（阻塞状态）。
当半导体装置1处于接通状态时，其在第一和第二负载端子12、13之间具有低电阻，以及在半导体装置1处于断路状态时，其在第一和第二负载端子12、13之间具有高电阻。在接通状态中，第一和第二负载端子12、13之间的欧姆电阻对应于第一半导体器件2和第二晶体管3的接通电阻RON的总和。电压阻塞能力是在雪崩击穿开始之前在电路装置处于断路状态时能够施加在第一和第二负载端子12、13之间的最大电压，该电压阻塞能力对应于第一半导体器件2和第二晶体管3的电压阻塞能力的总和。
电路装置1的电压阻塞能力和接通电阻分别由第一晶体管2和第二晶体管3的电压阻塞能力以及由第一晶体管2和第二晶体管3的接通电阻所限定。在利用显著多于2个第二晶体管3（n>>2）来实现具有第二晶体管3的装置30时，例如，5个以上，10个以上，甚至20个以上的第二晶体管3，电路装置1的电压阻塞能力和接通电阻主要由具有第二晶体管3的装置30所限定。在将第一半导体器件2实现为晶体管时，总体电路装置1能够像常规功率晶体管那样被操作。在常规功率晶体管中，集成漂移区主要限定接通电阻和电压阻塞能力。因而，第二晶体管3的装置30具有等同于常规功率晶体管中的漂移区的功能。因此，可以将具有第二晶体管3的装置30称为有效漂移区（ADR）或有效漂移区带（ADZ）。在将第一半导体器件实现为MOSFET时，可以将图1的总体半导体器件装置1称为ADZ晶体管或ADR晶体管（ADZ晶体管）或称为ADRFET（ADZFET）。
在将第一半导体器件2实现为二极管时，电路装置1的操作原理对应于功率二极管的操作原理。在这种情况下，当在第一和第二负载端子11、12之间施加使二极管2正向偏置的电压时，所述电路装置1导通。正向偏置的二极管2接通第一个第二晶体管31，该第一个第二晶体管31转而接通第二个第二晶体管32，等等。当在所述第一和第二负载端子11、12之间施加使二极管2反向偏置的电压时，所述电路装置阻塞。所述反向偏置的二极管断开第一个第二晶体管31，该第一个第二晶体管31转而断开第二个第二晶体管32，等等。在利用n型耗尽MOSFET或者n型JFET来实现所述第二晶体管装置30时，将二极管2的阴极端子23（参见图5）连接至第一个第二晶体管31的源极端子。在具有二极管作为第一半导体器件2以及具有多个MOSFET或JFET作为第二晶体管的电路装置1中，存储了比常规功率二极管中更少量的电荷载流子等离子体。因而，相对于常规功率二极管的反向恢复性能，改善了具有二极管作为第一半导体器件2以及具有多个MOSFET或JFET作为第二晶体管3的电路装置1的反向恢复性能。
在半导体器件装置1处于断路状态（阻塞）时，使施加在第一和第二负载端子12、13之间的电压被如此分布，使得这一电压的一部分跨越第一晶体管2的负载通路22-23下降，而这一电压的其他部分跨越第二晶体管3的负载通路下降。然而，可能存在这样的情况，其中这一电压并未相对于第二晶体管3均等分布。而是，更靠近第一半导体器件2的那些第二晶体管3与离第一半导体器件2更远的那些第二晶体管3相比可以具有更高的电压负荷。
为了使所述电压相对于第二晶体管3更加均等地分布，所述电路装置可选包括被配置为对跨越第二晶体管3的负载通路的电压进行限制或者箝位的电压限制装置101-10n。可选地，还使所述箝位元件100与第一半导体器件2的（源极端子和漏极端子之间的）负载通路并联连接。可以按照很多种不同的方式来实现这些电压箝位装置100-10n。仅出于说明的目的，图1中所说明的箝位装置100-10n包括齐纳二极管100-10n，其中每个齐纳二极管100-10n与第二晶体管3之一的负载通路并联连接，并且可选地与第一晶体管2的负载通路并联连接。
替代齐纳二极管100-10n，也可以使用隧道二极管、PIN二极管、雪崩二极管，等等。根据进一步的实施例（未说明），在第二晶体管3为n型MOSFET时，将各个箝位元件100-10n实现为晶体管，例如，p型MOSFET。这些箝位MOSFET中的每个都使其栅极端子连接至其漏极端子，并且将每个MOSFET的负载通路（漏极－源极通路）与一个第二晶体管3的负载通路并联连接。可以将诸如图1所说明的齐纳二极管100-10n的各个箝位元件中的每个集成在与其被耦合到的半导体器件（第一半导体器件2或第二晶体管）相同的半导体主体中。
在图1的电路装置中，第一半导体器件1和各个第二晶体管可以具有相对较低的电压阻塞能力，相比诸如处于3V和50V之间的电压阻塞能力。然而，根据第二晶体管3的数量n，能够获得达到几百伏（例如600V或更多）的高的总体电压阻塞能力。在一些现代功率电子器件领域中，需要具有几千伏（诸如5kV、6kV或者7kV）的电压阻塞能力的功率半导体器件。为了实现具有功率晶体管功能或者功率二极管功能并且具有处于几千伏的范围内的非常高的电压阻塞能力的电路装置1，可能期望实现具有第二晶体管3的第二晶体管装置30，所述第二晶体管3具有高于几十伏的电压阻塞能力，例如，具有几百伏的电压阻塞能力。例如，可以利用具有n=10个串联连接的第二晶体管3的第二晶体管装置30以及利用第一晶体管2来实现具有6.5kV的电压阻塞能力的电路装置，每个第二晶体管3具有600V的电压阻塞能力，该第一晶体管2具有至少500V的电压阻塞能力。
然而，每个第二晶体管3被第一半导体器件2的负载通路电压或者另一第二晶体管3的负载通路电压V3所控制，使得每个第二晶体管3的驱动电压分别对应于第一半导体器件2的负载通路电压或者对应于另一第二晶体管3的负载通路电压。通常，具有几百伏（诸如400V、500V、600或更高）的电压阻塞能力的晶体管无法承受驱动端子之间的对应电压，所述驱动端子是MOSFET中的栅极和源极端子。具有几百伏的电压阻塞能力的常规晶体管只能承受驱动端子之间的几十伏的电压。例如，具有600V的电压阻塞能力的常规耗尽MOSFET只能承受处于20V和30V之间的栅极－源极电压。因而，不能按照与低电压晶体管相同的方式来对晶体管装置30中的高压晶体管进行互连。也就是说，在不面临使第二晶体管3受到损坏的风险的情况下，不能如图1中所说明的对被实现为高压晶体管的第二晶体管3进行互连。而是，需要保护第二晶体管3的控制端子的电压保护装置。下文解释了包括这样的电压保护装置的电路装置的不同实施例。
图6说明了以图1的电路装置为基础的电路装置。在下文中，只解释图6的电路装置与图1的电路装置之间的差异，使得对于在下文中未被明确解释的那些特征而言，参考图1提供的解释相应地适用。在图6的电路装置中，将各个第二晶体管3的控制端子31通过电压限制元件411-41n耦合至相关联的负载端子。一个第二晶体管3的“相关联的负载端子”是该第二晶体管3的控制端子31所耦合到的负载端子。也就是说，与第一个第二晶体管31的控制端子311相关联的负载端子是第一半导体器件2的第一负载端子22，与第二个第二晶体管32的控制端子312相关联的负载端子是第一个第二晶体管31的第一负载端子321，等等。在图6的实施例中，将电压限制元件411-41n实现为连接在控制端子31和相关联的负载端子之间的电容器。每个第二晶体管3具有处于栅极端子（控制端子31）和第一负载端子（源极端子32）之间的内部栅极－源极电容。在图6中也说明了这些栅极－源极电容。在下文中，参考字符41表示所述电容器中的任意一个，VG3表示电容器41所连接至的第二晶体管3的栅极－源极电压，以及V3表示第二晶体管3的负载通路电压。
参考图6，连接于控制端子31和相关联的负载端子之间的电容器41和所述内部栅极－源极电容形成了电容分压器。与图1的电路装置不同，各个第二晶体管3的驱动电压VG3不对应于负载电压，而是仅为所述负载电压的一定份额。例如，第二个第二晶体管32的驱动电压（栅极－源极电压）VG32是第一个第二晶体管31的负载电压V31的一定份额，并且其由将控制端子312耦合至负载端子321的电容器412与所述栅极－源极电容的电容比值所限定，如下：
Figure 2013103871207100002DEST_PATH_IMAGE001
                                          (1)
其中，VG32是所述栅极－源极电压，C412是电容器412的电容，以及CG32是第二电容器32的栅极－源极电容的电容。因而，通过相对于第二晶体管3的栅极－源极电容适当地调整电容器41的电容，能够限制栅极－源极电压VG3。例如，假设V31=600V是第一个第二晶体管31的最大负载通路电压（电压阻塞能力），并且VG 32＝20V是晶体管32的最大栅极－源极电压。在这种情况下，能够通过将电容器412的电容C412选择为大约1/30·CG32来限制所述栅极－源极电压。
根据一个实施例，各个第二晶体管3是具有大约600V或更高的电压阻塞能力的SiC JFET或SiC耗尽MOSFET。替代地，可以使用氮化镓（GaN）常通HEMT。可以将各个第二晶体管3实现在一个共同的半导体主体中。然而，也有可能将各个第二晶体管3实现在不同的半导体主体中。根据一个实施例，将第一半导体器件2实现为MOSFET，具体实现为n型或p型增强MOSFET。这一第一晶体管器件2可以具有低于第二晶体管2的电压阻塞能力的电压阻塞能力，或者可以具有对应于第二晶体管2的电压阻塞能力的电压阻塞能力。根据一个实施例，第一晶体管器件2的电压阻塞能力为100V或更低。可以基于硅（Si）、碳化硅（SiC）、氮化镓（GaN）或另一种常规半导体材料来实现所述第一半导体器件2。
图7说明了包括第一半导体器件2以及与所述第一半导体器件2串联连接的多个第二半导体器件3的电路装置的进一步实施例。在图7的电路装置中，将连接于各个第二晶体管3的控制端子31和相关联的负载端子之间的电压限制元件实现为整流器元件，具体实现为二极管421-42n。在将各个第二晶体管3实现为n型常通晶体管的图7的实施例中，将每个二极管421-42n的阴极端子连接至第二晶体管3的控制端子31，同时将阳极端子连接至相关联的负载端子。参考连接于第二晶体管31的控制端子311和第一半导体器件2的第一负载端子22之间的二极管421解释图7的电路装置的操作原理。出于解释的目的，假设电路装置1处于接通状态（导通状态），使得负载通路电压V2的幅度过低以至于无法断开第二晶体管31。在负载通路电压V2增加时，跨越具有栅极－源极电容和二极管421的串联电路的电压增加。二极管421具有形成了结电容器的内部pn结，所述结电容器具有的电容取决于施加到所述二极管421的反向偏置电压。在使二极管421反向偏置的电压的幅度增加时，所述结电容器的电容减少。因而，所述二极管421和第一个第二晶体管31的栅极－源极电容形成了电容分压器。在第一半导体器件2阻塞时，第一半导体器件2的负载通路电压V2使二极管421反向偏置。在低负载电压V2下，二极管421的内部结电容器的电容相对较大，使得（根据方程(1)）所述负载电压主要跨越栅极－源极电容器下降，所述栅极－源极电容器使第一个第二晶体管阻塞。在负载电压进一步增加时，跨越二极管421的电压增加，使得结电容器的电容减少。这使二极管42占据了总负载电压V2的增加的份额。由第二晶体管31-33的负载通路电压V3所控制的其他二极管422-42n的操作原理是等同的。
在图8中说明了具有第二晶体管3和电压限制元件的电路装置的进一步实施例。在图8中，将各个电压限制元件431-43n实现为常通晶体管，例如，JFET或耗尽MOSFET。在图8的实施例中，各个电压限制元件431-43n是耗尽FET。然而，这只是一个示例。也可以将所述电压限制元件实现为任何常通FET。每个电压限制元件具有连接于一个第二晶体管3的控制端子31和相关联的负载端子之间的负载通路（栅极－源极通路）。此外，将控制端子（栅极端子）连接至与之相关联的第二晶体管的第一负载端子（源极端子）32。电压限制晶体管43由与其所相关联的第二晶体管3相同的电压所控制。在下文中将参考第二晶体管31的晶体管431解释操作原理。
出于解释的目的，假设所述电路装置处于接通状态（导通状态），并且第一半导体器件2的负载通路电压V2过低，以至于无法断开第二晶体管31。在负载通路电压V2增加时（例如，在第一晶体管器件2断开时），晶体管431在低负载通路电压V2下导通，并且允许对第二晶体管31的栅极－源极电容充电。在负载通路电压V2达到晶体管431的夹断电压时，晶体管431断开，并防止第二晶体管31的栅极－源极电压VG31进一步增加。在图8的实施例中，耗尽MOSFET是p型MOSFET，其分别使其源极端子连接至相关联的第二晶体管2的栅极控制端子，以及使其漏极端子连接至另一第二晶体管2或者第一半导体器件的第一负载端子（源极端子）。
参照示意性地说明第二晶体管31-3n的一个晶体管3i的图9，可以利用多个晶体管31_1i、31_mi来实现第二晶体管31-3n中的每个，所述多个晶体管31_1i、31_mi使其负载通路并联连接，并且使其控制端子耦合至公共控制端子31i。只需要一个电压限制元件，例如，电容器（参见图6）、二极管（参见图7）或者晶体管（参见图8）来保护具有并联连接的多个晶体管的这些第二晶体管之一。
在图7的实施例中，可以将各个二极管42均实现为晶体管，尤其是实现为像二极管那样操作的场效应晶体管。像二极管那样操作的场效应晶体管使其漏极端子连接至其栅极端子。图10说明了像二极管那样操作的JFET的一个实施例，具体为n型JFET的一个实施例。将所述JFET的漏极端子连接至栅极端子。所述漏极端子形成由所述JFET所实现的二极管的阳极，并且源极端子形成阴极。也可以使用任何其他类型的FET（场效应晶体管）替代JFET。
尽管已经公开了本发明的各种示范性实施例，但是对于本领域技术人员而言将显而易见的是，在不背离本发明的精神和范围的情况下可以做出将实现本发明的一些优点的各种改变和修改。对于本领域技术人员而言将明显的是，可以适当地替代执行相同的功能的其他部件。应当提到的是，可以使参考具体附图所解释的特征与其他附图的特征相结合，即使在尚未明确提到这种结合的那些情况下。此外，可以按照使用适当的处理器指令的全部软件实现方式，或者按照利用硬件逻辑和软件逻辑的组合来实现相同结果的混合实现方式，来实现本发明的方法。旨在由所附权利要求覆盖对本发明构思的这种修改。
出于易于描述的目的，使用了诸如“之下”、“下面”、“下方”、“之上”、“上方”等等的空间相对术语来解释一个元件相对于第二个元件的定位。这些术语旨在涵盖除了与附图中所描绘的那些不同的取向之外的器件的不同取向。此外，还使用诸如“第一”、“第二”等等的术语来描述各种元件、区域、部分等，并且这些术语也并非旨在是限制性的。遍及该描述，同样的术语指代同样的元件。
如本文中所使用的“具有”、“含有”、“包括”、“包含”等术语是开放式术语，其指示所陈述的元件或特征的存在，但是不排除额外的元件或特征。冠词“a”“an”和“the”旨在包括复数以及单数，除非上下文明确地另有指示。
应当理解，可以将本文中描述的各种实施例的特征相互结合，除非另行明确地指出。
尽管文中已经对具体实施例进行了说明和描述，但是本领域普通技术人员将认识到，在不背离本发明的范围的情况下，各种替代和/或等价实现方式可以代替所示出和描述的具体实施例。本申请旨在覆盖本文中所讨论的具体实施例的任何改编或变化。因此，所旨在的是，本发明仅由权利要求及其等价方式所限定。

Claims (16)

1. 一种电路装置，包括：
具有负载通路的第一半导体器件；
多个第二半导体器件，每个第二半导体器件具有控制端子和处于第一负载端子和第二负载端子之间的负载通路，所述第二半导体器件使其负载通路串联连接，并且与所述第一半导体器件的负载通路串联连接，每个第二半导体器件具有所述第一半导体器件和与其关联的所述第二半导体器件之一中的一个的负载端子；以及
电压限制元件，其被耦合在所述第二半导体器件之一的控制端子和与所述第二半导体器件之一相关联的负载端子之间。
2. 根据权利要求1所述的电路装置，其中，所述电压限制元件是多个电压限制元件之一，每个电压限制元件被耦合在所述第二半导体器件中的相应的一个的控制端子和相关联的负载端子之间。
3. 根据权利要求1所述的电路装置，其中，所述电压限制元件包括电容器。
4. 根据权利要求1所述的电路装置，其中，所述电压限制元件包括二极管。
5. 根据权利要求1所述的电路装置，其中，所述电压限制元件包括常通晶体管。
6. 根据权利要求5所述的电路装置，其中，所述常通晶体管包括JFET和耗尽MOSFET或FINFET之一。
7. 根据权利要求5所述的电路装置，其中，所述常通晶体管是SiC JFET、SiC耗尽MOSFET或GaN HEMT之一。
8. 根据权利要求5所述的电路装置，其中，所述常通晶体管包括连接在所述第二半导体器件之一的控制端子和相关联的负载端子之间的负载通路以及耦合至所述第二半导体器件之一的第一或第二负载端子的控制端子。
9. 根据权利要求1所述的电路装置，其中，将所述第二半导体器件实现为常通晶体管。
10. 根据权利要求9所述的电路装置，其中，每个常通晶体管包括JFET和耗尽MOSFET或FINFET之一。
11. 根据权利要求9所述的电路装置，其中，每个常通晶体管包括SiC JFET、SiC耗尽MOSFET或GaN HEMT之一。
12. 根据权利要求1所述的电路装置，其中，所述第一半导体器件包括晶体管。
13. 根据权利要求12所述的电路装置，其中，所述晶体管包括增强MOSFET。
14. 根据权利要求12所述的电路装置，其中，所述晶体管包括耗尽MOSFET。
15. 根据权利要求1所述的电路装置，其中，所述第一半导体器件包括二极管。
16. 根据权利要求1所述的电路装置，其中，每个第二半导体器件的电压阻塞能力高于100V。
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