CN113364435A - 一种锁存比较器电路及锁存比较实现方法 - Google Patents

Abstract

一种锁存比较器电路及锁存比较实现方法，其中，锁存比较器电路包括电源控制模块、比较器模块、输出锁存模块和控制信号生成模块，所述电源控制模块用于根据所述控制信号生成模块输出的控制信号，打开或关闭所述比较器模块的电源通路；所述比较器模块用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；所述输出锁存模块用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；所述控制信号生成模块用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块输出比较结果后输出用于关闭所述电源通路的控制信号。

Description

一种锁存比较器电路及锁存比较实现方法

技术领域

本文涉及电子技术领域，尤指一种锁存比较器电路及锁存比较实现方法。

背景技术

传统锁存比较器的基本原理是对两个输入模拟信号的放大，利用正反馈形成轨到轨的输出信号。锁存比较器有两个工作阶段:复位阶段与再生阶段。

传统比较器电路在比较出结果至再次复位时间段(即时钟信号Clk一直低电平)，总有一侧有电流流过，由于需要比较速度快，一般该电流较大，所以功耗较大。

发明内容

本申请提供了一种锁存比较器电路及锁存比较实现方法，以降低功耗。

本申请实施例提供一种锁存比较器电路，包括电源控制模块、比较器模块、输出锁存模块和控制信号生成模块，其中，

所述电源控制模块分别与所述比较器模块和所述控制信号生成模块相连，用于根据所述控制信号生成模块输出的控制信号，打开或关闭所述比较器模块的电源通路；

所述比较器模块与所述输出锁存模块相连，用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；

所述输出锁存模块与所述控制信号生成模块相连，用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；

所述控制信号生成模块用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块输出比较结果后输出用于关闭所述电源通路的控制信号。

在一实施例中，所述比较器模块输出的比较结果包括第一输出信号和第二输出信号，所述输出锁存模块包括第一锁存单元和第二锁存单元，

所述第一锁存单元的输入信号包括所述第一输出信号和时钟信号，所述第一锁存单元输出第一锁存信号；

所述第二锁存单元的输入信号包括所述第二输出信号和时钟信号，所述第二锁存单元输出第二锁存信号。

在一实施例中，所述第一锁存单元包括第一RS触发器，所述第一RS触发器的S端输入第一输出信号，所述第一RS触发器的R端输入时钟信号；

所述第二锁存单元包括第二RS触发器，所述第二RS触发器的S端输入第二输出信号，所述第二RS触发器的R端输入时钟信号。

在一实施例中，所述控制信号生成模块的输入信号包括第一锁存信号、第二锁存信号和时钟信号，所述控制信号生成模块的输出信号包括控制信号；

在复位阶段，所述时钟信号为高电平，所述第一输出信号和第二输出信号为低电平，所述第一锁存信号和第二锁存信号为低电平，通过所述控制信号关闭所述比较器模块的电源通路；

在再生阶段，所述时钟信号为低电平，再生阶段开始时所述比较器模块输出的第一输出信号和第二输出信号为低电平，第一锁存信号和第二锁存信号为低电平，通过所述控制信号打开所述比较器模块的电源通路；在再生阶段所述比较器模块得到比较结果后，第一输出信号和第二输出信号中的其中之一变为高电平，另一个为低电平，相应地第一锁存信号和第二锁存信号的其中之一变为高电平，另一个为低电平，在再生阶段的后续时间内所述第一锁存信号和第二锁存信号的电平保持不变，通过所述控制信号关闭所述比较器模块的电源通路。

在一实施例中，所述控制信号生成模块包括或门电路，所述或门电路的输入信号包括第一锁存信号、第二锁存信号和时钟信号，所述或门电路的输出信号为所述控制信号。

在一实施例中，所述控制信号生成模块包括依次相连的第一或门电路、第三RS触发器和第二或门电路，其中，所述第一或门电路的输入信号包括第一锁存信号和第二锁存信号，所述第一或门电路的输出端与所述第三RS触发器的S端相连，所述第三RS触发器的R端输入时钟信号，所述第三RS触发器的输出端与所述第二或门电路的第一输入端相连，所述第二或门电路的第二输入端输入时钟信号，所述第二或门电路的输出信号为所述控制信号。

在一实施例中，所述电源控制模块包括第一电源控制单元和第二电源控制单元，所述第一电源控制单元分别与电源、所述比较器模块中的第一比较单元以及控制信号生成模块的输出端相连，通过所述控制信号控制所述第一比较单元的电源通路；所述第二电源控制单元分别与电源、所述比较器模块中的第二比较单元以及控制信号生成模块的输出端相连，通过所述控制信号控制所述第二比较单元的电源通路。

在一实施例中，所述比较器模块包括第一比较单元和第二比较单元，

所述第一比较单元的一端与所述电源控制模块的第一电源控制单元相连，另一端接地；所述第一比较单元的输入信号包括所述第一输入信号和时钟信号，输出信号包括第一输出信号；

所述第二比较单元的一端与所述电源控制模块的第二电源控制单元相连，另一端接地；所述第二比较单元的输入信号包括所述第二输入信号和时钟信号，输出信号包括第二输出信号。

本申请实施例还提供一种锁存比较实现方法，所述方法包括：

在比较器模块的复位阶段，关闭所述比较器模块的电源通路；

在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路；在所述比较器模块输出比较结果后，输出锁存模块对所述比较结果进行锁存，将输出的锁存信号作为输出信号，并关闭所述比较器模块的电源通路。

在一实施例中，所述在比较器模块的复位阶段，关闭所述比较器模块的电源通路，包括：根据高电平的时钟信号以及所述输出锁存模块输出的均为低电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路；

所述在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路，包括：根据低电平的时钟信号以及均为低电平的第一锁存信号和第二锁存信号，输出低电平的控制信号，打开所述比较器模块的电源通路；

在所述比较器模块输出比较结果后，关闭所述比较器模块的电源通路，包括：根据低电平的时钟信号以及其中之一为高电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路。

与相关技术相比，本申请实施例的锁存比较器电路包括电源控制模块、比较器模块、输出锁存模块和控制信号生成模块，其中，

所述电源控制模块分别与所述比较器模块和所述控制信号生成模块相连，用于根据所述控制信号生成模块输出的控制信号，打开或关闭所述比较器模块的电源通路；所述比较器模块与所述输出锁存模块相连，用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；所述输出锁存模块与所述控制信号生成模块相连，用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；所述控制信号生成模块用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块输出比较结果后输出用于关闭所述电源通路的控制信号。本申请实施例中，在比较器模块输出比较结果后，控制信号生成模块输出的控制信号切断电源到地的电流通路，从而在比较出结果至下次复位时间段，比较器模块功耗为零，降低了电路功耗。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例的锁存比较器电路的示意图；

图2为本申请实施例的电源控制模块和比较器模块的组合示意图；

图3为本申请实施例的输出锁存模块的示意图；

图4为或非门RS触发器的示意图；

图5为本申请另一实施例的输出锁存模块的示意图；

图6为本申请实施例的控制信号生成模块的示意图；

图7为本申请另一实施例的控制信号生成模块的示意图；

图8为本申请实施例的锁存比较实现方法的流程图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

如图1所示，本申请实施例的锁存比较器电路，包括电源控制模块10、比较器模块20、输出锁存模块30和控制信号生成模块40，其中：

所述电源控制模块10分别与所述比较器模块20和所述控制信号生成模块40相连，用于根据所述控制信号生成模块40输出的控制信号，打开或关闭所述比较器模块20的电源通路。

所述比较器模块20与所述输出锁存模块30相连，用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；

所述输出锁存模块30与所述控制信号生成模块40相连，用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；

所述控制信号生成模块40用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块20输出比较结果后输出用于关闭所述电源通路的控制信号。

如图1所示，所述电源控制模块10的输入信号包括控制信号Ctrl，所述比较器模块20的输入信号包括第一输入信号VIN1、第二输入信号VIN2以及时钟信号Clk，比较器模块20输出的比较结果也即输出信号包括第一输出信号Latch1和第二输出信号Latch2；输出锁存模块30的输入信号包括第一输出信号Latch1、第二输出信号Latch2以及时钟信号Clk，输出锁存模块30的输出信号包括第一锁存信号VOUT1和第二锁存信号VOUT2；控制信号生成模块40的输入信号包括第一锁存信号VOUT1、第二锁存信号VOUT2以及时钟信号Clk，控制信号生成模块40的输出信号包括控制信号Ctrl。

参照图2，在一实施例中，所述电源控制模块10包括第一电源控制单元11和第二电源控制单元12，所述第一电源控制单元11分别与电源、所述比较器模块20中的第一比较单元21以及控制信号生成模块40的输出端相连，通过所述控制信号Ctrl控制所述第一比较单元21的电源通路；所述第二电源控制单元12分别与电源、所述比较器模块20中的第二比较单元22以及控制信号生成模块40的输出端相连，通过所述控制信号Ctrl控制所述第二比较单元20的电源通路。

在一实施例中，参照图2，第一电源控制单元11包括第一PMOS管P1，所述第一PMOS管P1的源极与所述电源相连，所述第一PMOS管P1的漏极与所述比较器模块20中的第一比较单元21相连，所述第一PMOS管P1的栅极与所述控制信号生成模块20的输出端相连，也即第一PMOS管P1的栅极的输入信号为控制信号Ctrl；

第二电源控制单元包括第二PMOS管P2，所述第二PMOS管P2的源极与所述电源相连，所述第二PMOS管P2的漏极与所述比较器模块20中的第二比较单元22相连，所述第二PMOS管P2的栅极与所述控制信号生成模块40的输出端相连，也即第二PMOS管P2的栅极的输入信号为控制信号Ctrl。

参照图2，所述比较器模块20包括第一比较单元21和第二比较单元22，

所述第一比较单元21的一端与所述电源控制模块的第一电源控制单元11相连另一端接地；所述第一比较单元21的输入信号包括所述第一输入信号VIN1和时钟信号Clk，输出信号包括所述第一输出信号Latch1。

所述第二比较单元22的一端与所述电源控制模块的第二电源控制单元12相连，另一端接地；所述第二比较单元22的输入信号包括所述第二输入信号VIN2和时钟信号Clk，输出信号包括所述第二输出信号Latch2。

参照图2，在一实施例中，第一比较单元21包括第三PMOS管P3、第一NMOS管N1、第二NMOS管N2和第五NMOS管N5，其中，第三PMOS管P3的源极与第一比较单元21相连，第三PMOS管P3的漏极与第一NMOS管N1的漏极、第二NMOS管N2的漏极以及第四PMOS管P4的栅极相连，且输出第一输出信号Latch1，第三PMOS管P3的栅极与第二NMOS管N2的栅极以及第五NMOS管N5的漏极相连，第一NMOS管N1、第二NMOS管N2和第五NMOS管N5的源极均接地，第一NMOS管N1的栅极接第一输入信号VIN1，第五NMOS管N5的栅极接时钟信号Clk。

第二比较单元22包括第四PMOS管P4、第三NMOS管N3、第四NMOS管N4和第六NMOS管N6，其中，第四PMOS管P4的源极与第二比较单元22相连，第四PMOS管P4的漏极与第三NMOS管N3的漏极、第四NMOS管N4的漏极以及第三PMOS管P3的栅极相连，且输出第二输出信号Latch2，第四PMOS管P4的栅极与第三NMOS管N3的栅极以及第六NMOS管N5的漏极相连，第三NMOS管N3、第四NMOS管N4和第六NMOS管N6的源极均接地，第四NMOS管N4的栅极接第二输入信号VIN2，第六NMOS管N6的栅极接时钟信号Clk。

在复位阶段，时钟信号Clk和控制信号Ctrl均为高电平，所述比较器模块20的电源通路为关闭状态，所述比较器模块20的第一输出信号Latch1和第二输出信号Latch2为低电平。

在再生阶段，所述时钟信号Clk为低电平。在再生阶段开始时，所述控制信号Ctrl为低电平，所述比较器模块20的电源通路为打开状态，所述比较器模块20对所述第一输入信号VIN1和第二输入信号VIN2进行比较，输出的第一输出信号Latch1和第二输出信号Latch2中的其中之一为高电平，另一个为低电平；在再生阶段输出比较结果之后，控制信号Ctrl变为高电平，所述比较器模块20的电源通路关闭，所述第一输出信号Latch1和第二输出信号Latch2变为低电平。

在本发明实施例中，比较器模块20输出比较结果后，控制信号Ctrl的电平发生改变，切断了电源到地的电流通路，从而在比较出结果至下次复位时间段，比较器模块20功耗为零，降低了电路功耗。

参照图3，所述输出锁存模块30包括第一锁存单元31和第二锁存单元32，

所述第一锁存单元31的输入信号包括所述比较器模块20的第一输出信号Latch1和时钟信号Clk，所述第一锁存单元31输出第一锁存信号VOUT1；

所述第二锁存单元32的输入信号包括所述比较器模块20的第二输出信号Latch2和时钟信号Clk，所述第二锁存单元32输出第二锁存信号VOUT2。

在复位阶段，所述时钟信号Clk为高电平，所述第一输出信号Latch1和第二输出信号Latch2为低电平，所述第一锁存信号VOUT1和第二锁存信号VOUT2为低电平；

在再生阶段，所述时钟信号Clk为低电平，再生阶段开始时所述比较器模块20输出的第一输出信号Latch1和第二输出信号Latch2为低电平，第一锁存信号VOUT1和第二锁存信号VOUT2为低电平；在再生阶段所述比较器模块得到比较结果后，第一输出信号Latch1和第二输出信号Latch2中的其中之一变为高电平，另一个为低电平，相应地第一锁存信号VOUT1和第二锁存信号VOUT2的其中之一变为高电平，另一个为低电平，在再生阶段的后续时间内所述第一锁存信号VOUT1和第二锁存信号VOUT2的电平保持不变。也就是说，当再生阶段所述比较器模块20输出比较结果后，当第一输出信号Latch1和第二输出信号Latch2又恢复为低电平时，所述第一锁存信号VOUT1和第二锁存信号VOUT2保存比较结果不变。

第一锁存单元31和第二锁存单元32可以采用RS触发器实现，参照图4，本申请实施例中，RS触发器为或非门RS触发器，其真值表为表1。

表1RS触发器真值表

R	S	Q(输出端)
			0	0	保持
0	1	1
			1	0	0
1	1	0，不允许出现

参照图5，在一实施例中，所述第一锁存单元31包括第一RS触发器RS1，所述第一RS触发器RS1的S端输入第一输出信号Latch1，所述第一RS触发器RS1的R端输入时钟信号Clk；所述第二锁存单元32包括第二RS触发器RS2，所述第二RS触发器RS2的S端输入第二输出信号Latch2，所述第二RS触发器RS2的R端输入时钟信号Clk。

所述控制信号生成模块40的输入信号包括第一锁存信号VOUT1、第二锁存信号VOUT2和时钟信号Clk，所述控制信号生成模块40的输出信号包括控制信号Ctrl；

在所述第一锁存信号VOUT1、第二锁存信号VOUT2和时钟信号Clk均为低电平时，所述控制信号Ctrl为低电平，通过所述控制信号Ctrl打开所述比较器模块的电源通路；在所述第一锁存信号VOUT1、第二锁存信号VOUT2和时钟信号Clk中至少之一为高电平时，所述控制信号Ctrl为高电平，通过所述控制信号Ctrl关闭所述比较器模块的电源通路。

也就是说，复位阶段，所述时钟信号Clk为高电平，第一输出信号Latch1和第二输出信号Latch2为低电平，所述第一锁存信号VOUT1和第二锁存信号VOUT2为低电平，控制信号Ctrl为高电平，关闭所述比较器模块的电源通路。

再生阶段可分为三个子阶段：

第一子阶段，比较器模块20未输出比较结果，时钟信号Clk、第一输出信号Latch1、第二输出信号Latch2为低电平、第一锁存信号VOUT1和第二锁存信号VOUT2均为低电平，控制信号Ctrl为低电平，打开所述比较器模块的电源通路；

第二子阶段，比较器模块20输出比较结果，时钟信号Clk为低电平，第一输出信号Latch1和第二输出信号Latch2其中之一为高电平，相应地所述第一锁存信号VOUT1和第二锁存信号VOUT2其中之一为高电平，控制信号Ctrl由低电平跳变到高电平，关闭所述比较器模块的电源通路；

第三子阶段，比较器模块20输出比较结果之后，时钟信号Clk为低电平，第一输出信号Latch1和第二输出信号Latch2由于电源通路断开均为低电平，所述第一锁存信号VOUT1和第二锁存信号VOUT2保持比较结果，即其中之一为高电平，控制信号Ctrl为高电平，关闭所述比较器模块的电源通路。

表2各阶段的状态表

参照图6，在一实施例中，所述控制信号生成模块40包括或门电路OR，所述或门电路OR的输入信号包括第一锁存信号VOUT1、第二锁存信号VOUT2和时钟信号Clk，所述或门电路OR的输出信号为所述控制信号Ctrl。

以图2、图5和图6组合的锁存比较器电路中，VOUT1与VOUT2以及Clk信号取或后作为控制信号Ctrl，控制PMOS管P1、P2。

在复位阶段时，Clk为高电平，Ctrl也为高电平，关闭PMOS管P1、P2。

再生阶段，Clk为低电平。在起始阶段，两个Latch都为低电平，VOUT1及VOUT2也为低电平，此时Ctrl信号也是低电平。当锁存比较强的正反馈作用使Latch1或者Latch2到达阈值时，VOUT1或者VOUT2正常输出比较结果，只要有一个VOUT输出变为高电平时，Ctrl信号即会变为高电平，关闭PMOS管P1和P2，将锁存比较器两路电流均关闭，降低功耗。

参照图7，在另一实施例中，所述控制信号生成模块40包括依次相连的第一或门电路OR1、第三RS触发器RS3和第二或门电路OR2，其中，所述第一或门电路OR1的输入信号包括第一锁存信号VOUT1和第二锁存信号VOUT2，所述第一或门电路OR1的输出端与所述第三RS触发器RS3的S端相连，所述第三RS触发器RS3的R端输入时钟信号Clk，所述第三RS触发器RS3的输出端与所述第二或门电路OR2的第一输入端相连，所述第二或门电路OR2的第二输入端输入时钟信号Clk，所述第二或门电路OR2的输出信号为所述控制信号Ctrl。

以图2、图5和图7组合的锁存比较器电路中，VOUT1与VOUT2取或再经过第三RS触发器RS3，最后和Clk取或作为控制信号Ctrl控制PMOS管P1、P2。

在复位阶段时，Clk为高电平，将所有RS触发器的输出复位为低，同时Ctrl也为高电平，关闭PMOS管P1、P2。

在再生阶段时，Clk为低电平。在再生阶段开始时，两个Latch都在低电平，VOUT1、VOUT2也保持在低电平，第三RS触发器RS3输出为低电平，同时Clk为低电平，第二或门电路OR2的两个输入都为低，Ctrl变为低电平。第三RS触发器RS3的输出端与S输入端同电位，即Latch1为高时，VOUT1也为高，Latch1为低时，VOUT1也为低。当再生阶段开始时，VOUT1、VOUT2都已复位为低，同时Clk为低，第二或门两个输入都为低，Ctrl变为低电平。当锁存比较器的正反馈作用使Latch1、Latch2到达阈值后，VOUT1、VOUT2正常输出比较结果；同时只要有一个VOUT输出变为高时，即比较出结果时，第一或门OR1的结果为高，第三RS触发器RS3输出变为高，经第二或门OR2，Ctrl信号变为高，关闭PMOS管P1、P2，将锁存比较器的两路电流关闭，降低功耗。

综上所述，与传统比较器电路相比，本申请实施例的电路加入数字控制逻辑，当比较出结果，控制逻辑使得Ctrl变为高电平，切断电源到地的电流通路，这样在比较出结果至下次复位时间段，比较器功耗为零。

如图8所示，本申请实施例还提供一种锁存比较实现方法，所述方法包括：

步骤801，在比较器模块的复位阶段，关闭所述比较器模块的电源通路。

在一实施例中，根据高电平的时钟信号以及所述输出锁存模块输出的均为低电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路。

步骤802，在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路；在所述比较器模块输出比较结果后，输出锁存模块对所述比较结果进行锁存，将输出的锁存信号作为输出信号，并关闭所述比较器模块的电源通路。

在一实施例中，所述在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路，包括：根据低电平的时钟信号以及均为低电平的第一锁存信号和第二锁存信号，输出低电平的控制信号，打开所述比较器模块的电源通路；

在一实施例中，在所述比较器模块输出比较结果后，关闭所述比较器模块的电源通路，包括：根据低电平的时钟信号以及其中之一为高电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路。

本申请实施例的锁存比较实现方法，应用于所述锁存比较器电路，其中：

在复位阶段，所述控制信号生成模块输出用于关闭电源通路的控制信号，所述电源控制模块根据所述控制信号关闭所述比较器模块的电源通路。

在一实施例中，所述控制信号生成模块输出用于关闭电源通路的控制信号包括：所述控制信号生成模块根据接收到高电平的时钟信号以及均为低电平的第一锁存信号和第二锁存信号，输出高电平的控制信号。

其中，复位阶段，所述时钟信号为高电平，比较器模块输出的第一输出信号和第二输出信号为低电平，锁存比较器电路输出的第一锁存信号和第二锁存信号与第一输出信号和第二输出信号相同，为低电平。在所述第一锁存信号、第二锁存信号和时钟信号中至少之一为高电平时，所述控制信号为高电平，通过所述控制信号关闭所述比较器模块的电源通路。

在再生阶段，开始时所述控制信号生成模块输出用于打开电源通路的控制信号，所述电源控制模块根据所述控制信号打开所述比较器模块的电源通路；所述比较器模块输出比较结果后，所述输出锁存模块对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号，所述控制信号生成模块输出用于关闭电源通路的控制信号，所述电源控制模块根据所述控制信号关闭所述比较器模块的电源通路。

在一实施例中，开始时所述控制信号生成模块输出用于打开电源通路的控制信号，包括：

所述控制信号生成模块根据接收到低电平的时钟信号以及均为低电平的第一锁存信号和第二锁存信号，输出低电平的控制信号。

其中，所述时钟信号为低电平，比较器模块输出的第一输出信号和第二输出信号为低电平，锁存比较器电路输出的第一锁存信号和第二锁存信号与第一输出信号和第二输出信号相同，为低电平。在所述第一锁存信号、第二锁存信号和时钟信号均为低电平时，所述控制信号为低电平，通过所述控制信号打开所述比较器模块的电源通路。

在一实施例中，所述比较器模块输出比较结果后，所述控制信号生成模块输出用于关闭电源通路的控制信号，包括：

所述比较器模块输出比较结果后，所述控制信号生成模块根据接收到低电平的时钟信号以及其中之一为高电平的第一锁存信号和第二锁存信号，输出高电平的控制信号。

其中，比较器模块输出比较结果，则比较器模块输出的第一输出信号和第二输出信号中其中之一为高电平，另一个为低电平，相应地，第一锁存信号和第二锁存信号中其中之一为高电平，另一个为低电平。在所述第一锁存信号、第二锁存信号和时钟信号中至少之一为高电平时，所述控制信号为高电平，通过所述控制信号关闭所述比较器模块的电源通路。

本申请实施例中，在比较器模块输出比较结果后，控制信号生成模块输出的控制信号切断电源到地的电流通路，从而在比较出结果至下次复位时间段，比较器模块功耗为零，降低了电路功耗。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种锁存比较器电路，其特征在于，包括电源控制模块、比较器模块、输出锁存模块和控制信号生成模块，其中，

所述电源控制模块分别与所述比较器模块和所述控制信号生成模块相连，用于根据所述控制信号生成模块输出的控制信号，打开或关闭所述比较器模块的电源通路；

所述比较器模块与所述输出锁存模块相连，用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；

所述输出锁存模块与所述控制信号生成模块相连，用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；

所述控制信号生成模块用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块输出比较结果后输出用于关闭所述电源通路的控制信号。

2.根据权利要求1所述的锁存比较器电路，其特征在于，所述比较器模块输出的比较结果包括第一输出信号和第二输出信号，所述输出锁存模块包括第一锁存单元和第二锁存单元，

所述第一锁存单元的输入信号包括所述第一输出信号和时钟信号，所述第一锁存单元输出第一锁存信号；

所述第二锁存单元的输入信号包括所述第二输出信号和时钟信号，所述第二锁存单元输出第二锁存信号。

3.根据权利要求2所述的锁存比较器电路，其特征在于，

所述第一锁存单元包括第一RS触发器，所述第一RS触发器的S端输入第一输出信号，所述第一RS触发器的R端输入时钟信号；

所述第二锁存单元包括第二RS触发器，所述第二RS触发器的S端输入第二输出信号，所述第二RS触发器的R端输入时钟信号。

4.根据权利要求2所述的锁存比较器电路，其特征在于，

所述控制信号生成模块的输入信号包括第一锁存信号、第二锁存信号和时钟信号，所述控制信号生成模块的输出信号包括控制信号；

在复位阶段，所述时钟信号为高电平，所述第一输出信号和第二输出信号为低电平，所述第一锁存信号和第二锁存信号为低电平，通过所述控制信号关闭所述比较器模块的电源通路；

在再生阶段，所述时钟信号为低电平，再生阶段开始时所述比较器模块输出的第一输出信号和第二输出信号为低电平，第一锁存信号和第二锁存信号为低电平，通过所述控制信号打开所述比较器模块的电源通路；在再生阶段所述比较器模块得到比较结果后，第一输出信号和第二输出信号中的其中之一变为高电平，另一个为低电平，相应地第一锁存信号和第二锁存信号的其中之一变为高电平，另一个为低电平，在再生阶段的后续时间内所述第一锁存信号和第二锁存信号的电平保持不变，通过所述控制信号关闭所述比较器模块的电源通路。

5.根据权利要求4所述的锁存比较器电路，其特征在于，

所述控制信号生成模块包括或门电路，所述或门电路的输入信号包括第一锁存信号、第二锁存信号和时钟信号，所述或门电路的输出信号为所述控制信号。

6.根据权利要求4所述的锁存比较器电路，其特征在于，

所述控制信号生成模块包括依次相连的第一或门电路、第三RS触发器和第二或门电路，其中，所述第一或门电路的输入信号包括第一锁存信号和第二锁存信号，所述第一或门电路的输出端与所述第三RS触发器的S端相连，所述第三RS触发器的R端输入时钟信号，所述第三RS触发器的输出端与所述第二或门电路的第一输入端相连，所述第二或门电路的第二输入端输入时钟信号，所述第二或门电路的输出信号为所述控制信号。

7.根据权利要求1所述的锁存比较器电路，其特征在于，

所述电源控制模块包括第一电源控制单元和第二电源控制单元，所述第一电源控制单元分别与电源、所述比较器模块中的第一比较单元以及控制信号生成模块的输出端相连，通过所述控制信号控制所述第一比较单元的电源通路；所述第二电源控制单元分别与电源、所述比较器模块中的第二比较单元以及控制信号生成模块的输出端相连，通过所述控制信号控制所述第二比较单元的电源通路。

8.根据权利要求1所述的锁存比较器电路，其特征在于，

所述比较器模块包括第一比较单元和第二比较单元，

所述第一比较单元的一端与所述电源控制模块的第一电源控制单元相连，另一端接地；所述第一比较单元的输入信号包括所述第一输入信号和时钟信号，输出信号包括第一输出信号；

所述第二比较单元的一端与所述电源控制模块的第二电源控制单元相连，另一端接地；所述第二比较单元的输入信号包括所述第二输入信号和时钟信号，输出信号包括第二输出信号。

9.一种锁存比较实现方法，所述方法包括：

在比较器模块的复位阶段，关闭所述比较器模块的电源通路；

在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路；在所述比较器模块输出比较结果后，输出锁存模块对所述比较结果进行锁存，将输出的锁存信号作为输出信号，并关闭所述比较器模块的电源通路。

10.根据权利要求9所述的方法，其特征在于，

所述在比较器模块的复位阶段，关闭所述比较器模块的电源通路，包括：根据高电平的时钟信号以及所述输出锁存模块输出的均为低电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路；

所述在所述比较器模块的再生阶段，开始时打开所述比较器模块的电源通路，包括：根据低电平的时钟信号以及均为低电平的第一锁存信号和第二锁存信号，输出低电平的控制信号，打开所述比较器模块的电源通路；

在所述比较器模块输出比较结果后，关闭所述比较器模块的电源通路，包括：根据低电平的时钟信号以及其中之一为高电平的第一锁存信号和第二锁存信号，输出高电平的控制信号，关闭所述比较器模块的电源通路。

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