CN113346879A - 基于细延时移相的环形进位链tdc电路及其测量方法 - Google Patents
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Abstract
本发明公开了一种基于细延时移相的环形进位链TDC电路及其测量方法。该电路包括粗测部分、细测部分和时间戳组合部分；其中粗测部分由粗计数器模块构成；细测部分由第一Vernier延时线通道和第二Vernier延时线通道构成；其中第一Vernier延时线通道包括时间提取、细计时模块；第二Vernier延时线通道包括
相位延迟模块、时间提取和细计时模块；其中细计时模块包括第一延时线、第二延时线、鉴相器、细计数器和四个脉冲整形模块；
相位延迟模块包括τ个延时单元；时间戳组合部分由时间戳组合模块构成。本发明提高了TDC分辨率及线性度，降低了均方根误差，且减少了资源消耗量。
Description
技术领域
本发明属于时间量的数字化测量技术领域，特别是一种基于细延时移相的环形进位链TDC电路及其测量方法。
背景技术
时间数字转换器(TDC)作为一些高能粒子实验和核医学成像的核心组件，可以实现高精度的时间间隔测量。被广泛应用于正电子发射断层扫描(PET)设备、激光雷达系统和全数字锁相环(PLL)电路。与专用ASIC设计的时间数字转换器相比，FPGA的运行速度快，具有可编程、开发周期短、灵活性强等优势，所以FPGA在时间数字转换电路上有着较为重要的应用。
基于可编程门阵列(FPGA)的TDC是通过在抽头式延时线(TDL)中利用进位链来构造的。这种结构虽然能够获得较高的分辨率，但资源消耗量大且有着较大的非线性误差。随后，有人提出了游标环形振荡器(RO)的TDC，它们将进位链组织成环形，解决了所需延时线较多的问题，该种电路资源消耗量小，线性度高。但由于RO的延迟元素未得到补偿其分辨率和测量精度相对较低，大约在30ps量级。
发明内容
本发明的目的在于提供了一种能够提高测量精确度及分辨率的基于细延时移相的环形进位链TDC电路及其测量方法。
实现本发明目的的技术解决方案为：一种基于细延时移相的环形进位链TDC电路，其特征在于，包括粗测部分、细测部分和时间戳组合部分，其中：
粗测部分包括粗计数器模块，所述粗计数器模块与时间戳组合模块相连用于产生时间戳结果中的粗计数部分；
细测部分包括第一Vernier延时线通道和第二Vernier延时线通道；其中第一Vernier延时线通道包括第一时间提取模块、第一细计时模块；第二Vernier延时线通道包括
相位延迟模块、第二时间提取模块和第二细计时模块；
时间戳组合部分包括时间戳组合模块，所述时间戳组合模块用于将两条Vernier延时线通道产生的时间戳结果进行分析，选用细计数值相对小的作为细计数值，并结合粗计数值输出完整的时间戳结果。
进一步地，所述第一Vernier延时线通道中第一时间提取模块、第一细计时模块和时间戳组合模块依次相连；第二Vernier延时线通道中
相位延迟模块、第二时间提取模块、第二细计时模块和时间戳组合模块依次相连；
所述
相位延迟模块，用于第二Vernier延时线上在起始信号和终止信号之间引入一个
相位差；
所述第一时间提取模块、第二时间提取模块，用于寻找和搜索出现于被测信号后且距离被测信号最近的粗计时时钟信号，并将分别经过不同延时的被测信号和粗计时时钟信号传递到细计时模块；
所述第一细计时模块、第二细计时模块，用于测量被测信号和粗计时时钟信号之间的时间间隔，产生时间戳结果中的细计时部分。
进一步地，所述第一细计时模块、第二细计时模块的结构相同，每个细计时模块分别包括第一延时线、第二延时线、鉴相器、细计数器和第一～第四脉冲整形模块；
所述第一延时线的输入端连接第一脉冲整形模块；第一延时线的输出端与鉴相器的数据端口相连，并通过第二脉冲整形模块与细计数器的时钟端口、2选1的Mux相连，2选1的Mux通过或门与第一延时线的输入端相连从而形成第一振荡环形进位链；
所述第二延时线的输入端连接第三脉冲整形模块；第二延时线的输出端与鉴相器的时钟端口相连，并通过第四脉冲整形模块、一个2选1的Mux、或门与第二延时线的输入端相连形成第二振荡环形进位链；
所述鉴相器的输出端口与细计数器的使能端口相连，用于判断领先信号与落后信号的相对时间关系，并控制细计数器的使能端口；
所述细计数器，用于输出时间戳结果中的细计时部分；
所述第一～第四脉冲整形模块，用于控制振荡环路中传播信号的高电平持续时间，使细计数测量范围能够覆盖粗计数时钟周期。
进一步地，第一Vernier延时线上的被测信号直接经过第一时间提取模块；第二Vernier延时线上的被测信号先经过
相位延迟模块后，再经过第二时间提取模块；
第一Vernier延时线在被测信号和时钟信号之间不引入额外的相位差；第二Vernier延时线在起始信号和终止信号之间引入了
相位差，由于两条延时线的相位不同，从而生成互补的细计数值，通过选择两条延时线上产生的较小的细计时值作为最终的时间戳结果中的细计时值部分。
一种基于细延时移相的环形进位链TDC电路的测量方法，包括以下步骤：
步骤1、时钟信号经粗计数器进行计数，粗计数结果传递到时间戳组合模块，产生时间戳结果中的粗计数部分；
步骤2、第一Vernier延时线通道中，被测信号作为领先信号经时间提取模块沿慢延时线传播，粗计时时钟信号作为落后信号经时间提取模块沿快延时线传播，细计时模块计算出被测信号与粗计时时钟信号的时间间隔并传递到时间戳组合模块；
步骤3、第二Vernier延时线通道中，被测信号作为领先信号先经
相位延迟模块传播，再经时间提取模块沿慢延时线传播，粗计时时钟信号作为落后信号经时间提取模块沿慢延时线传播，细计时模块计算出被测信号与粗计时时钟信号的时间间隔并传递到时间戳组合模块；
步骤4、时间戳组合模块接收步骤1、步骤2、步骤3中时间戳组合模块传递来的结果，分析两个Vernier延时通道的细计数值，取细计数值相对小的延时线对应的时间戳作为输出结果的细计数部分，并结合粗计数值输出最终的时间戳结果。
本发明与现有技术相比，其显著优点在于：(1)能够将最大振荡周期数或细计数值降低一半，提高了测量分辨率，将RMS误差从30ps水平降低到了20ps水平；(2)拥有较好的积分非线性和微分非线性,微分非线性和积分非线性被抑制到小于0.1LSB；(3)使用Vernier测量原理，缩短了延时线长度，减少了所需资源消耗。
附图说明
图1为本发明一种基于细延时移相测量的环形进位链TDC电路。
图2为本发明中TDC电路中Vernier延时线细计时模块结构示意图。
图3为本发明实施例中Vernier延时线通道的微分非线性DNL曲线图。
图4为本发明实施例中Vernier延时线通道的积分非线性INL曲线图。
图5为本发明实施例中时间延时在10200ps处未改进的测量时间分布直方图。
图6为本发明实施例中时间延时在10200ps处改进的测量时间分布直方图。
具体实施方式
结合图1，本发明基于细延时移相测量的环形进位链TDC电路，包括粗测部分、细测部分和时间戳组合部分，其中粗测部分由粗计数器模块构成；细测部分由两条结构基本相同的第一Vernier延时线通道和第二Vernier延时线通道构成。其中第一Vernier延时线通道包括时间提取、细计时模块；第二Vernier延时线通道包括
相位延迟模块、时间提取和细计时模块。时间戳组合部分由时间戳组合模块构成。所述第一Vernier延时线通道中时间提取模块、细计时模块和时间戳组合模块依次相连；第二Vernier延时线通道中
相位延迟模块、时间提取模块、细计时模块和时间戳组合模块依次相连，粗计时模块与时间戳组合模块相连；
所述粗计器模块，用于产生时间戳结果中的粗计数部分；
所述时间提取模块，用于寻找和搜索出现于被测信号后且距离被测信号最近的粗时钟信号，并将分别经过不同延时的被测信号和粗计时时钟信号传递到细计时模块；
所述细计时模块，用于测量被测信号和粗计时时钟信号之间的时间间隔，产生时间戳结果中的细计时部分；
所述
相位延迟模块，用于第二Vernier延时线上在起始信号和终止信号之间引入一个
相位差；
所述时间戳组合模块，用于将两条Vernier延时线通道产生的时间戳结果进行分析，选用细计数值相对小的作为细计数值，并结合粗计数值输出完整的时间戳结果。
进一步地，所述第一Vernier延时线上的被测信号直接经过第一时间提取模块；第二Vernier延时线上的被测信号先经过
相位延迟模块后，再经过第二时间提取模块。
进一步地，结合图2所述细计时模块包括第一延时线、第二延时线、鉴相器、细计数器和第一～第四脉冲整形模块；
所述第一延时线的输入端连接第一脉冲整形模块；第一延时线的输出端与鉴相器的数据端口相连，并通过第二脉冲整形模块与细计数器的时钟端口、2选1的Mux相连，2选1的Mux通过或门与第一延时线的输入端相连从而形成第一振荡环形进位链；
所述第二延时线的输入端连接第三脉冲整形模块；第二延时线的输出端与鉴相器的时钟端口相连，并通过第四脉冲整形模块、一个2选1的Mux、或门与第二延时线的输入端相连形成第二振荡环形进位链；
所述鉴相器的输出端口与细计数器的使能端口相连，用于判断领先信号与落后信号的相对时间关系，并控制细计数器的使能端口；
所述细计数器，用于输出时间戳结果中的细计时部分；
所述第一～第四脉冲整形模块，用于控制振荡环路中传播信号的高电平持续时间，使细计数测量范围能够覆盖粗计数时钟周期。
进一步地，所述第一Vernier延时线在被测信号和时钟信号之间不引入额外的相位差；第二Vernier延时线在起始信号和终止信号之间引入了
相位差，由于两条延时线的相位不同，它们会生成互补的细计数值，通过选择两条延时线上产生的较小的细计时值作为最终的时间戳结果中的细计时值部分，该种结构可以使消耗的振荡器减少一半，提高测量精确度。
一种基于细延时移相测量的环形进位链TDC电路测量方法，包括以下步骤：
步骤1、时钟信号经粗计数器进行计数，粗计数结果传递到时间戳组合模块，产生时间戳结果中的粗计数部分。
步骤2、第一Vernier延时线通道中，被测信号作为领先信号经时间提取模块沿慢延时线传播，粗计时时钟信号作为落后信号经时间提取模块沿快延时线传播，细计时模块计算出被测信号与粗计时时钟信号的时间间隔并传递到时间戳组合模块；
步骤3、第二Vernier延时线通道中，被测信号作为领先信号先经
相位延迟模块传播，再经时间提取模块沿慢延时线传播，粗计时时钟信号作为落后信号经时间提取模块沿慢延时线传播，细计时模块计算出被测信号与粗计时时钟信号的时间间隔并传递到时间戳组合模块；
步骤4、时间戳组合模块接收步骤1、步骤2、步骤3中时间戳组合模块传递来的结果，分析两个Vernier延时通道的细计数值，取细计数值相对小的延时线对应的时间戳作为输出结果的细计数部分，并结合粗计数值输出最终的时间戳结果。
进一步地，使用细延时移相结构的环形进位链可提高TDC分辨率的原因如下：
其中，σ表示均方根误差RMS，k为电路相关常数因子，主要受电路整体噪声影响，Tcyc为环形振荡器(ROs)的振荡周期，n为振荡次数，r为细计时模块的分辨率，ΔT为需要测量的细时间间隔；
由公式可以看出，均方根误差σ正比于总振荡数n的平方根。本电路使用两个Vernier延迟线，其中一个延迟线增加了
相位延迟模块，使得两个通道生成互补的计数值。当细计数时间间隔在0～833ps，选用计数值较小的第一Vernier延迟线的输出作为细计时值结果；当细计数时间间隔在834～1667ps，选用计数值较小的第二Vernier延迟线的输出作为细计时值结果。通过选用细计数值较小的延时线对应的时间戳作为最终输出结果，这样可使振荡次数n减小一半，有效地降低均方根误差σ，从而提高TDC分辨率。
实施例
本发明所提出的TDC电路是在英特尔公司的Stratix III FPGA上实现的。电路模块采用Verilog语言编写，并利用Quartus 13.1自动整合。粗计数器的时钟频率设置为600MHz，并且给出T＝1667ps。双通道的TDC中包含8个环形进位链，每个环形进位链的延时单元的数目被设置为n＝32。被测信号由函数发生器(Tektronix Co.的AFG3251)生成，重复频率为200.1KHz；考虑到被测信号与TDC的时钟信号是异步的，先要通过代码密度测试来确定其分辨率、DNL和INL性能，并进行了200万次数据测试，以减少统计误差。
结合图3、图4可知，本发明基于细延时移相结构的环形进位链TDC电路测得的时间戳结果，DNL和INL都位于-0.1LSB-0.1LSB范围内，相较于抽头式TDC电路，本发明所得到的DNL和INL结果都相对较低。由于该结构的TDC信道的振荡数范围为7到67，因此能计算出相应的分辨率：
接着采用细计时间隔检验对均方根误差进行评估。如图5、图6给出的时间分布直方图所示，时间延时在10200ps左右处最终的测量结果，未改进的RMS误差结果为36ps，采用细延时移相结构得出的结果是27ps，改进效果显著；由此可以看出，采用本发明可以将TDC分辨率从30ps量级提高到20ps量级。
本发明提出的基于细延时移相测量的环形进位链TDC电路，通过将其中一个Vernier延时通道的起始和终止信号延迟
相位，可以将最大振荡周期数或细计数值降低一半，从而显著降低RMS误差，提高分辨率。从实验结果可以看出，该种电路结构将分辨率从30ps量级提高到20ps量级；拥有较好的积分非线性和微分非线性。本发明可以广泛应用于高精度的时间间隔测量并在相关应用中发挥着重要作用。
Claims (5)
1.一种基于细延时移相的环形进位链TDC电路，其特征在于，包括粗测部分、细测部分和时间戳组合部分，其中：
粗测部分包括粗计数器模块，所述粗计数器模块与时间戳组合模块相连用于产生时间戳结果中的粗计数部分；
细测部分包括第一Vernier延时线通道和第二Vernier延时线通道；其中第一Vernier延时线通道包括第一时间提取模块、第一细计时模块；第二Vernier延时线通道包括
相位延迟模块、第二时间提取模块和第二细计时模块；
时间戳组合部分包括时间戳组合模块，所述时间戳组合模块用于将两条Vernier延时线通道产生的时间戳结果进行分析，选用细计数值相对小的作为细计数值，并结合粗计数值输出完整的时间戳结果。
2.根据权利要求1所述的基于细延时移相的环形进位链TDC电路，其特征在于，所述第一Vernier延时线通道中第一时间提取模块、第一细计时模块和时间戳组合模块依次相连；第二Vernier延时线通道中
相位延迟模块、第二时间提取模块、第二细计时模块和时间戳组合模块依次相连；
所述
相位延迟模块，用于第二Vernier延时线上在起始信号和终止信号之间引入一个
相位差；
所述第一时间提取模块、第二时间提取模块，用于寻找和搜索出现于被测信号后且距离被测信号最近的粗计时时钟信号，并将分别经过不同延时的被测信号和粗计时时钟信号传递到细计时模块；
所述第一细计时模块、第二细计时模块，用于测量被测信号和粗计时时钟信号之间的时间间隔，产生时间戳结果中的细计时部分。
3.根据权利要求2所述的基于细延时移相的环形进位链TDC电路，其特征在于，所述第一细计时模块、第二细计时模块的结构相同，每个细计时模块分别包括第一延时线、第二延时线、鉴相器、细计数器和第一～第四脉冲整形模块；
所述第一延时线的输入端连接第一脉冲整形模块；第一延时线的输出端与鉴相器的数据端口相连，并通过第二脉冲整形模块与细计数器的时钟端口、2选1的Mux相连，2选1的Mux通过或门与第一延时线的输入端相连从而形成第一振荡环形进位链；
所述第二延时线的输入端连接第三脉冲整形模块；第二延时线的输出端与鉴相器的时钟端口相连，并通过第四脉冲整形模块、一个2选1的Mux、或门与第二延时线的输入端相连形成第二振荡环形进位链；
所述鉴相器的输出端口与细计数器的使能端口相连，用于判断领先信号与落后信号的相对时间关系，并控制细计数器的使能端口；
所述细计数器，用于输出时间戳结果中的细计时部分；
所述第一～第四脉冲整形模块，用于控制振荡环路中传播信号的高电平持续时间，使细计数测量范围能够覆盖粗计数时钟周期。
4.根据权利要求2所述的基于细延时移相的环形进位链TDC电路，其特征在于，第一Vernier延时线上的被测信号直接经过第一时间提取模块；第二Vernier延时线上的被测信号先经过
相位延迟模块后，再经过第二时间提取模块；
第一Vernier延时线在被测信号和时钟信号之间不引入额外的相位差；第二Vernier延时线在起始信号和终止信号之间引入了
相位差，由于两条延时线的相位不同，从而生成互补的细计数值，通过选择两条延时线上产生的较小的细计时值作为最终的时间戳结果中的细计时值部分。
5.一种基于细延时移相的环形进位链TDC电路的测量方法，其特征在于，包括以下步骤：
步骤1、时钟信号经粗计数器进行计数，粗计数结果传递到时间戳组合模块，产生时间戳结果中的粗计数部分；
步骤2、第一Vernier延时线通道中，被测信号作为领先信号经时间提取模块沿慢延时线传播，粗计时时钟信号作为落后信号经时间提取模块沿快延时线传播，细计时模块计算出被测信号与粗计时时钟信号的时间间隔并传递到时间戳组合模块；
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