CN113343174A - 执行位线性变换的技术 - Google Patents
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Abstract
本发明公开了执行位线性变换的技术，具体公开了执行位矩阵乘法和累加运算的装置、系统和技术。在至少一个实施例中，响应于执行位矩阵乘法和累加运算来确定伽罗瓦(Galois)余数。
Description
技术领域
至少一个实施例涉及用于执行和促进位线性变换的处理资源。例如，至少一个实施例涉及根据本文描述的各种新技术的用于第五代(5G)无线通信低密度奇偶校验编码的处理器或计算系统。
背景技术
诸如低密度奇偶校验(LDPC)编码和伽罗瓦余数确定之类的位线性变换，会占用大量内存、时间或计算资源。可以改善用于位线性变换的内存、时间或计算资源的量。
附图说明
图1示出了根据至少一个实施例的基于至少一个位矩阵乘法累加(BMMA)运算来确定变换结果的技术的流程图；
图2示出了根据至少一个实施例的生成结果矩阵的技术的流程图；
图3是示出根据至少一个实施例的用于BMMA指令的寄存器映射的框图；
图4是示出根据至少一个实施例的用于BMMA指令的矩阵的寄存器映射的框图；
图5是根据至少一个实施例的说明用于BMMA指令的矩阵的寄存器映射的框图；
图6示出了根据至少一个实施例的用于一组伽罗瓦域多项式的矩阵；
图7示出了根据至少一个实施例的用于生成伽罗瓦余数的技术的流程图；
图8是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图9是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图10是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图11是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图12是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图13是根据至少一个实施例的示出了用于BMMA指令的寄存器映射的框图；
图14示出了根据至少一个实施例的奇偶方程的编码到用于奇偶编码矩阵的BMMA指令序列的映射；
图15示出了根据至少一个实施例的示例数据中心系统；
图16A示出了根据至少一个实施例的自主车辆的示例；
图16B示出了根据至少一个实施例的图16A的自主车辆的相机位置和视野的示例；
图16C是根据至少一个实施例的示出图16A的自主车辆的示例系统架构的框图；
图16D是根据至少一个实施例的示出用于一个或更多个基于云的服务器与图16A的自主车辆之间进行通信的系统的图；
图17是根据至少一个实施例的示出计算机系统的框图；
图18是根据至少一个实施例的示出计算机系统的框图；
图19示出了根据至少一个实施例的计算机系统；
图20示出了根据至少一个实施例的计算机系统；
图21A示出了根据至少一个实施例的计算机系统；
图21B示出了根据至少一个实施例的计算机系统；
图21C示出了根据至少一个实施例的计算机系统；
图21D示出了根据至少一个实施例的计算机系统；
图21E和图21F示出了根据至少一个实施例的共享编程模型；
图22示出了根据至少一个实施例的示例性集成电路和相关的图形处理器。
图23A和图23B示出了根据至少一个实施例的示例性集成电路和相关联的图形处理器。
图24A和图24B示出了根据至少一个实施例的附加的示例性图形处理器逻辑；
图25示出了根据至少一个实施例的计算机系统；
图26A示出了根据至少一个实施例的并行处理器；
图26B示出了根据至少一个实施例的分区单元；
图26C示出了根据至少一个实施例的处理集群；
图26D示出了根据至少一个实施例的图形多处理器；
图27示出了根据至少一个实施例的多图形处理单元(GPU)系统；
图28示出了根据至少一个实施例的图形处理器；
图29是根据至少一个实施例的示出用于处理器的处理器微架构的框图；
图30示出了根据一个或更多个实施例的图形处理器的至少部分；
图31示出了根据一个或更多个实施例的图形处理器的至少部分；
图32示出了根据一个或更多个实施例的图形处理器的至少部分；
图33是根据至少一个实施例的图形处理器的图形处理引擎的框图；
图34是根据至少一个实施例的图形处理器核心的至少部分的框图；
图35A和图35B示出了根据至少一个实施例的线程执行逻辑，其包括图形处理器核心的处理元件的阵列。
图36示出了根据至少一个实施例的并行处理单元(“PPU”)；
图37示出了根据至少一个实施例的通用处理集群(“GPC”)；
图38示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元；
图39示出了根据至少一个实施例的流式多处理器；
图40示出了根据至少一个实施例的用于在5G无线通信网络内传送数据的网络；
图41示出了根据至少一个实施例的用于5G LTE无线网络的网络架构；
图42是示出了根据至少一个实施例的根据LTE和5G原理进行操作的移动电信网络/系统的一些基本功能图；
图43示出了根据至少一个实施例的可以是5G网络架构的一部分的无线接入网络；
图44提供了根据至少一个实施例的5G移动通信系统的示例说明，其中使用了多种不同类型的设备；
图45示出了根据至少一个实施例的示例性高级系统；
图46示出了根据至少一个实施例的网络系统的架构；
图47示出了根据至少一个实施例的设备的示例组件；
图48示出了根据至少一个实施例的基带电路的示例性接口；
图49示出了根据至少一个实施例的上行链路信道的示例；
图50示出了根据至少一个实施例的网络系统的架构；
图51示出了根据至少一个实施例的控制平面协议栈；
图52示出了根据至少一个实施例的用户平面协议栈；
图53示出了根据至少一个实施例的核心网络的组件；以及
图54示出了根据至少一个实施例的用于支持网络功能虚拟化(NFV)的系统的组件。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对至少一个实施例的更透彻的理解。然而，对于本领域的技术人员将显而易见的是，可以在没有一个或更多个这些具有细节的情况下实践本发明构思。
图1示出了根据至少一个实施例的基于至少一个位矩阵乘法累加(BMMA)运算来确定变换结果的技术100的流程图。在至少一个实施例中，在框102处，技术100包括识别变换请求(例如，将接收到的请求和/或指令识别为执行位线性变换的请求)。在至少一个实施例中，在判定框104处，技术100包括至少部分地基于BMMA运算来确定是否可以执行变换请求。在至少一个实施例中，至少部分地基于BMMA运算来确定是否可以执行变换请求包括：识别变换请求是否用于位线性变换。在至少一个实施例中，确定是否可以执行变换请求包括：识别变换请求是否包括在预定的变换请求类型集合中(例如，特定的位线性变换，例如伽罗瓦域余数确定、线性纠错码编码、加密函数原语(primitive)、伽罗瓦散列函数、并行循环冗余校验(CRC)确定和/或并行加扰/解扰函数)。在至少一个实施例中，至少部分地基于BMMA运算来确定是否可以执行变换请求是隐式而非显式的，诸如通过经由应用程序编程接口(API)接收函数调用来执行，其中，执行接收到的函数调用定义为包括执行一个或更多个BMMA运算。
在至少一个实施例中，如果在判定框104处确定可以至少部分地基于BMMA运算来执行变换请求，在框106处，技术100包括至少部分地基于执行一个或更多个BMMA运算来确定变换结果。在至少一个实施例中，确定变换结果包括：至少部分地基于按位AND(与)运算来确定BMMA运算结果。在至少一个实施例中，确定变换结果包括：将XOR(异或)运算应用于按位AND运算的结果的至少一部分。
在至少一个实施例中，在框106处确定变换结果包括：响应于执行BMMA运算来确定伽罗瓦余数值。在至少一个实施例中，确定伽罗瓦余数值包括：响应于执行BMMA运算来计算伽罗瓦余数值。在至少一个实施例中，处理器的一个或更多个电路至少部分地基于应用于按位AND运算的结果的至少一部分的XOR运算来确定伽罗瓦余数值。在至少一个实施例中，伽罗瓦余数值是第一伽罗瓦余数值，并且一个或更多个电路响应于执行BMMA运算而与第一伽罗瓦余数值并行地确定一个或更多个附加伽罗瓦余数值。
在至少一个实施例中，一个或更多个电路至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值。在至少一个实施例中，一个或更多个电路将第一组值加载到第一寄存器中，并且至少部分地基于第一寄存器中的第一组值来确定伽罗瓦余数值。在至少一个实施例中，一个或更多个电路将第二组值加载到第二寄存器中，并且还至少部分地基于第二寄存器中的第二组值来确定伽罗瓦余数值。在至少一个实施例中，第二组值表示一个或更多个多项式。在至少一个实施例中，伽罗瓦多项式具有一阶值(例如，阶8)，并且由第二组值表示的一个或更多个多项式具有比一阶值高的二阶值(例如，阶127)。
在至少一个实施例中，一个或更多个电路将第三组值加载到第二寄存器中，并至少部分地基于第一寄存器中的第一组值和第二寄存器中的第三组值来确定一个或更多个附加伽罗瓦余数值。在至少一个实施例中，第三组值表示一个或更多个多项式(例如，阶127中的每一个)。
在至少一个实施例中，在框106处至少部分地基于执行一个或更多个BMMA运算来确定变换结果包括：至少部分地基于输入位集来生成编码的输出位集，所述编码的输出位集表示编码的数据集。在至少一个实施例中，编码的输出位集表示低密度奇偶校验(LDPC)编码数据集。在至少一个实施例中，一个或更多个处理器响应于执行一组或更多组BMMA运算来生成编码的输出位集。在至少一个实施例中，一组或更多组BMMA运算包括BMMA运算的第一子集和BMMA运算的第二子集，所述BMMA运算的第一子集针对代表奇偶校验矩阵的有效载荷块的位的第一数据集和代表奇偶编码矩阵的一部分的第二数据集来执行，所述BMMA运算的第二子集至少部分地基于BMMA运算的第一子集的一个或更多个结果来计算奇偶编码矩阵行的奇偶值。在至少一个实施例中，一个或更多个处理器响应于并行地迭代执行多组BMMA运算来生成编码的输出位集。在至少一个实施例中，相对于BMMA运算的第一子集，有效载荷块的位被映射到行优先(row-major)寄存器。在至少一个实施例中，相对于BMMA运算的第一子集，与奇偶编码矩阵的行相对应的奇偶方程信息被映射到列优先(column-major)寄存器。在至少一个实施例中，一个或更多个处理器生成编码的输出位集，作为用于无线传输的5G新无线电(NR)信号生成管线的一部分。
在至少一个实施例中，在框108处，技术100包括提供确定的变换结果。在至少一个实施例中，提供变换结果包括：将变换结果存储在一个或更多个存储器中(例如，存储伽罗瓦余数或编码的输出位集)。在至少一个实施例中，提供变换结果包括发送和/或传输变换结果。
在至少一个实施例中，在框110处，技术100包括执行其他动作。在至少一个实施例中，执行其他动作包括：向信号生成管线的下一阶段发送变换结果准备就绪的信号。在至少一个实施例中，执行其他动作包括：发送用于确定变换结果的一个或更多个处理器可用于确定另一变换结果的通知。在至少一个实施例中，如果在判定块104处至少部分地基于BMMA运算确定无法执行变换请求，则在框112处技术100包括使用不包含BMMA运算的技术确定变换结果。
图2示出了根据至少一个实施例的生成结果矩阵的技术200的流程图。在至少一个实施例中，在框202处，技术200包括接收用于BMMA运算的指令。在至少一个实施例中，BMMA运算与执行位线性变换的请求有关。在至少一个实施例中，BMMA运算与确定伽罗瓦域余数的请求有关。在至少一个实施例中，BMMA运算与执行线性纠错码编码的请求有关。在至少一个实施例中，BMMA运算与至少一个加密函数原语有关，以响应执行加密技术(例如，高级加密标准(AES))的请求。在至少一个实施例中，BMMA运算与确定伽罗瓦散列函数的请求有关。在至少一个实施例中，BMMA运算与执行并行CRC计算的请求有关。在至少一个实施例中，BMMA运算与执行并行加扰和/或解扰功能的请求有关。
在至少一个实施例中，在框204处，技术200包括执行BMMA运算以生成结果矩阵的一个或更多个元素。在至少一个实施例中，至少一个处理器执行BMMA运算。在至少一个实施例中，处理器在数据路径的输出处生成结果矩阵的元素。在至少一个实施例中，处理器至少部分地通过计算按位逻辑AND运算并将XOR运算应用于按位与运算的结果的至少一部分，来生成结果矩阵的一个或更多个元素中的每个元素。
在至少一个实施例中，技术200还包括由至少一个处理器生成第一组值，其中相对于第一组值和第二组值执行按位逻辑AND运算。在至少一个实施例中，至少一个处理器至少部分地基于伽罗瓦多项式的矩阵表示来生成第一组值。在至少一个实施例中，结果矩阵表示一个或更多个伽罗瓦余数值。在至少一个实施例中，第二组值表示一个或更多个多项式。在至少一个实施例中，伽罗瓦多项式具有一阶值，并且由第二组值表示的一个或更多个多项式具有高于一阶值的二阶值。在至少一个实施例中，结果矩阵表示两个或更多个伽罗瓦余数值，并且第二组值表示具有二阶值的两个或更多个多项式。
在至少一个实施例中，在框206处，技术200包括执行一个或更多个附加动作。在至少一个实施例中，在框202处接收的指令是第一指令，BMMA运算是第一BMMA运算，并且执行一个或更多个附加动作包括：接收用于相应的一个或更多个附加BMMA运算的一个或更多个附加指令。在至少一个实施例中，执行一个或更多个附加动作还包括：至少一个处理器执行一个或更多个附加BMMA运算以生成一个或更多个附加结果矩阵的一个或更多个元素。在至少一个实施例中，至少部分地基于第一组数据元素和第二组数据元素来生成一个或更多个附加结果矩阵的一个或更多个元素。在至少一个实施例中，第一组数据元素表示奇偶校验矩阵的有效载荷块的位。在至少一个实施例中，第二组数据元素表示奇偶编码矩阵的一部分。在至少一个实施例中，通过执行第一BMMA运算生成的结果矩阵表示低密度奇偶校验(LDPC)编码数据集。在至少一个实施例中，执行第一BMMA运算至少部分地基于一个或更多个附加结果矩阵的一个或更多个元素。
在至少一个实施例中，第一BMMA运算和一个或更多个附加BMMA运算是第一组运算。在至少一个实施例中，执行一个或更多个附加动作还包括：由至少一个处理器与第一组运算并行地执行第二组运算。在至少一个实施例中，第二组运算包括多个附加BMMA运算。在至少一个实施例中，至少一个处理器至少部分地基于第三组数据元素来执行多个附加BMMA运算。在至少一个实施例中，第三组数据元素表示奇偶校验矩阵的有效载荷块的附加位。在至少一个实施例中，至少一个处理器还至少部分地基于第四组数据元素来执行多个附加BMMA运算。在至少一个实施例中，第四组数据元素表示奇偶编码矩阵的附加部分。
在至少一个实施例中，BMMA运算(例如，如关于技术100和/或技术200所描述的)是外部指令。在至少一个实施例中，BMMA外部指令包括一个或更多个参数。在至少一个实施例中，保护谓词与BMMA外部指令相关联。在至少一个实施例中，一个或更多个参数包括大小(例如，.size)、运算(例如，.op)、填充计数(例如，POPC)、目的地寄存器(例如，Rd)、源A寄存器(例如，Ra)、行优先指示器(例如，.ROW)、源B寄存器(例如，Rb)、列优先指示器(例如，.COL)、源C寄存器(例如，Rc)和/或源统一谓词(例如，UPp)。
在至少一个实施例中，BMMA对MxNxK矩阵执行逻辑运算序列并累加结果。在至少一个实施例中，BMMA使用一组线程(例如，整个线程束)执行逻辑运算序列。在至少一个实施例中，BMMA执行D＝(A op B)+C，其中A矩阵是M×K，B矩阵是K×N，并且C和D矩阵是M×N。在至少一个实施例中，同一四元组内的多个线程分别共同贡献输入矩阵A和B的行和列，并且被映射到累加器元素的唯一行。在至少一个实施例中，逻辑运算op对行A与列B执行按位AND，然后对位数进行计数(例如，POPC)。在至少一个实施例中，至少部分地基于POPC来确定按位AND的XOR。在至少一个实施例中，向量大小是通过设置大小参数来控制的。在至少一个实施例中，向量是128位长。在至少一个实施例中，向量是256位长。在至少一个实施例中，A、C和D矩阵是行优先的，而B矩阵是列优先的。在至少一个实施例中，A和B矩阵包括单个位元素。在至少一个实施例中，C和D矩阵包括带符号的32位整数。
在至少一个实施例中，源统一谓词参数控制是读取C运算数(例如UPp为真)还是忽略C运算数(例如UPp为假)。在至少一个实施例中，如果未指定UPp，则默认情况下将其组装为真(例如，UPT)。在至少一个实施例中，大小参数指定MxNxK矩阵的大小(例如，针对8x8x128矩阵为.88128，针对16x8x128矩阵为.168128，针对16x8x256矩阵为.168256)。在至少一个实施例中，寄存器对齐和向量大小由大小参数确定。在至少一个实施例中，BMMA.88128具有8x8x128的矩阵尺寸，128位向量长度，32位A对齐、32位B对齐、64位C对齐和64位D对齐。在至少一个实施例中，BMMA.168128具有16x8x128的矩阵尺寸，128位向量长度、64位A对齐、32位B对齐、128位C对齐和128位D对齐。在至少一个实施例中，BMMA.168256具有16×8×256的矩阵尺寸，256位向量长度、128位A对齐、64位B对齐、128位C对齐和128位D对齐。
在至少一个实施例中，用于执行BMMA的线程被映射到四元组。在至少一个实施例中，线程0-3映射到Quad 0，线程4-7映射到Quad 1，线程8-11映射到Quad 2，线程12-15映射到Quad 3，线程16-19映射到Quad 4，线程20-23映射到Quad 5，线程24-27映射到Quad 6，线程28-31映射到Quad 7。在至少一个实施例中，一个或更多个寄存器的重用是允许的。在至少一个实施例中，总是允许对寄存器A进行重用。在至少一个实施例中，当Rb为64位时，允许对寄存器B进行重用。在至少一个实施例中，寄存器C不允许重用。
在至少一个实施例中，BMMA指令是线性张量指令，其对应于：
与：
其中
是Ai，k与Bk，j的按位AND的按位XOR。在至少一个实施例中，可以利用所述张量指令来执行128位到8位的8个映射的任何线性变换。在至少一个实施例中，在伽罗瓦域上下文中使用线性张量指令(例如，8个不同阶的GF(28)模数-16个多项式。
图3是根据至少一个实施例的示出了用于8×8×128BMMA指令(例如，BMMA.88128)的A寄存器(例如，Ra)映射300的框图。在至少一个实施例中，Ra是32位寄存器。在至少一个实施例中，Ra是行优先矩阵。在至少一个实施例中，BMMA执行D＝(A op B)+C，其中A矩阵是M×K，B矩阵是K×N，并且C和D矩阵是M×N。在至少一个实施例中，映射300是用于M×K A矩阵的映射。在至少一个实施例中，A矩阵的元素是单个位元素。
图4是根据至少一个实施例的示出用于8x8x128 BMMA指令(例如BMMA.88128)的B寄存器(例如，Rb)映射400的框图。在至少一个实施例中，Rb是32位寄存器。在至少一个实施方案中，Rb是列优先矩阵。在至少一个实施例中，映射400是用于K×N B矩阵的映射。在至少一个实施例中，B矩阵的元素是单个位元素。
图5是根据至少一个实施例的示出了用于8x8x128 BMMA指令(例如MMA.88128)的C寄存器(例如Rc)映射500。在至少一个实施例中，Rc是64位寄存器。在至少一个实施例中，Rc是行优先的。在至少一个实施例中，映射500是用于M×N C矩阵的映射。在至少一个实施例中，C矩阵的元素是带符号的32位整数。在至少一个实施例中，寄存器D(例如，Rd)是64位行优先寄存器，其具有以与映射500类似的方式配置的映射。
在至少一个实施例中，映射300、映射400和映射500示出了线程组(例如，T0、T1、T2、T3)和四元组(例如，Q0、Q1、Q2、…、Q7)的映射。在至少一个实施例中，每个四元组贡献A矩阵的1x128元素行，四元组的每个线程贡献存储在Ra寄存器运算数中的32个1位元素的32位向量。在至少一个实施例中，每个四元组还贡献B矩阵的128x1元素列，而四元组的每个线程贡献存储在Rb寄存器运算数中的32个1位元素的32位向量。在至少一个实施例中，源和目的地累加器矩阵C和D类似地分布在一组线程(例如，线程束)的参与线程上。在至少一个实施例中，每个线程都映射到64位的32位累加器对，四元组映射到1x8行的累加器。
图6示出了根据至少一个实施例的表示分配给一组四元组604(例如，八个四元组Q0、Q1、…、Q7)的一组伽罗瓦域(GF)多项式602的矩阵600。在至少一个实施例中，至少一个处理器通过BMMA.88128指令来确定伽罗瓦余数。在至少一个实施例中，一组GF多项式602包括八个127阶的GF多项式。在至少一个实施例中，矩阵600是A矩阵，其表示以行优先的Ra寄存器的四元组Q0、Q1、…、Q7中的GF多项式的集合的127阶多项式。
图7示出了根据至少一个实施例的生成伽罗瓦余数的技术700的流程图。在至少一个实施例中，响应于执行至少一个BMMA指令，至少一个处理器并行地确定多个伽罗瓦余数。在至少一个实施例中，执行8x8x128BMMA指令(例如，BMMA.88128.AND.POPC Rd,Ra,Rb,Rc)同时确定八个127阶GF多项式(例如，一组GF多项式602)的伽罗瓦余数。在至少一个实施例中，用于8x8x128 BMMA指令的寄存器映射对应于映射300、映射400和映射500。
在至少一个实施例中，在框702处，技术700包括初始化第一寄存器(例如，寄存器C)。在至少一个实施例中，至少一个处理器初始化BMMA指令的Rc寄存器。在至少一个实施例中，在八个四元组中，Rc寄存器的所有值均初始化为零。在至少一个实施例中，在框704处，技术700包括生成矩阵。在至少一个实施例中，与BMMA指令相关联的伽罗瓦多项式p(x)具有8阶(例如，p(x)＝x8+x6+x5+x+1)。在至少一个实施例中，对于p(x)＝x8+x6+x5+x+1，伽罗瓦多项式可以用矩阵形式表示，例如：
在至少一个实施例中，使用不同的伽罗瓦多项式。在至少一个实施例中，至少一个处理器生成对应于伽罗瓦多项式的矩阵。
在至少一个实施例中，在框706处，技术700包括从矩阵生成值。在至少一个实施例中，至少一个处理器至少部分地基于与伽罗瓦多项式相对应的矩阵来生成值。在至少一个实施例中，至少一个处理器从矩阵P128-i中的第一行，从0迭代到127(例如，使用矩阵P，来自该运算的前四行是：[0 0 1 1 0 1 0 1]，[0 1 1 0 1 0 1 1]，[1 1 0 1 0 1 1 0]，[1 0 10 1 1 0 0])，来生成i的128个8位值。在至少一个实施例中，使用不同阶数的伽罗瓦多项式、相应的不同大小的矩阵以及相应的不同数量的生成值。
在至少一个实施例中，在框708处，技术700包括加载第二寄存器(例如，寄存器B)。在至少一个实施例中，至少一个处理器在BMMA指令四元组Q0至Q7的寄存器Rb中打包128个8位行。在至少一个实施例中，这种打包构造了BMMA指令的矩阵B。在至少一个实施例中，将不同数量的位和/或行加载到Rb中。在至少一个实施例中，在框710处，技术700包括加载第三寄存器(例如，寄存器A)。在至少一个实施例中，至少一个处理器将任意给定的八个127阶多项式加载到八个四元组Q0至Q7的寄存器Ra中(例如，如关于图6的多项式602的矩阵600所示)。在至少一个实施例中，该加载构造了BMMA指令的矩阵A。在至少一个实施例中，使用不同数量的多项式和/或不同阶大小的多项式。
在至少一个实施例中，在框712处，技术700包括执行至少一个BMMA指令。在至少一个实施例中，至少一个处理器执行BMMA指令来产生8个8位伽罗瓦余数。在至少一个实施例中，产生的8个8位伽罗瓦余数实现了针对打包在BMMA指令的矩阵A中的相应的8个127阶多项式的Q0 mod p(x)，Q1 mod p(x)，...，Q7 mod p(x)。在至少一个实施例中，在框714处，技术700包括收集至少一个伽罗瓦余数结果。在至少一个实施例中，至少一个处理器从八个四元组的目的地寄存器(例如，目的地寄存器Rd)的每一个中的八个最低有效位收集8个8位伽罗瓦余数结果，八个四元组的目的地寄存器构成BMMA指令的矩阵D。在至少一个实施例中，如果Rd＝Rc，则伽罗瓦余数结果累加在BMMA矩阵C中。
在至少一个实施例中，在判定框716处，技术700包括确定是否需要附加的流处理。在至少一个实施例中，如果在判定框716处确定需要附加的流处理，则技术700返回框710以将表示附加多项式(例如，对应于附加矩阵A)的附加数据加载到第三寄存器(例如Ra)中。在至少一个实施例中，在将附加数据加载到Ra以进行流处理之后，至少部分地基于在框708处初始加载到Rb中的数据实施在框712处执行BMMA指令，并且不需要重复在框702、框704、框706和框708处执行的操作。在至少一个实施例中，可以继续重复在框710、框712和框714执行的操作，以对新批次的八个127阶多项式进行伽罗瓦余数的流处理。在至少一个实施例中，如果在判定框716处确定不需要附加流处理，则在框718处技术700包括执行其他动作(例如，存储至少一个伽罗瓦余数，至少部分基于伽罗瓦余数结果执行至少一个加密/解密和/或编码/解码操作)。
图8是根据至少一个实施例的示出用于16×8×128BMMA指令(例如，BMMA.168128)的A寄存器(例如，Ra)映射800的框图。在至少一个实施例中，Ra是64位寄存器。在至少一个实施例中，Ra是行优先的。在至少一个实施例中，BMMA执行D＝(A op B)+C，其中A矩阵是M×K，B矩阵是K×N，并且C和D矩阵是M×N。在至少一个实施例中，映射800是用于M×K A矩阵的映射。在至少一个实施例中，A矩阵的元素是单个位元素。
图9是根据至少一个实施例的示出用于16x8x128 BMMA指令(例如BMMA.168128)的B寄存器(例如Rb)映射900的框图。在至少一个实施例中，Rb是32位寄存器。在至少一个实施例中，Rb是列优先的。在至少一个实施例中，映射900是用于K×N B矩阵的映射。在至少一个实施例中，B矩阵的元素是单个位元素。
图10是根据至少一个实施例的示出用于16x8x128 BMMA指令(例如BMMA.168128)的C寄存器(例如Rc)映射1000的框图。在至少一个实施例中，Rc是128位寄存器。在至少一个实施例中，Rc是行优先的。在至少一个实施例中，映射1000是用于M×N C矩阵的映射。在至少一个实施例中，C矩阵的元素是带符号的32位整数。在至少一个实施例中，寄存器D(例如，Rd)是128位行优先的寄存器，其具有以与映射1000相似的方式配置的映射。
在至少一个实施例中，映射800、映射900和映射1000示出了线程组(例如，T0、T1、T2、T3)和四元组(例如，Q0、Q1、Q2、…、Q7)的映射。在至少一个实施例中，每个四元组贡献A矩阵的两个1x128元素行，而四元组的每个线程贡献存储在Ra寄存器运算数中的32个1位元素的两个32位向量。在至少一个实施例中，每个四元组还贡献了B矩阵的128x1元素列，而四元组的每个线程贡献了存储在Rb寄存器运算数中的32个1位元素的32位向量。在至少一个实施例中，源和目的地累加器矩阵C和D类似地分布在一组线程(例如，线程束)的参与线程上。在至少一个实施例中，每个线程被映射到64位的32位累加器对，而四元组被映射到1x8行的累加器。
图11是根据至少一个实施例的示出了用于16x8x256 BMMA指令(例如，BMMA.168256)的A寄存器(例如Ra)映射1100的框图。在至少一个实施例中，Ra是128位寄存器。在至少一个实施例中，Ra是行优先的。在至少一个实施例中，BMMA执行D＝(A op B)+C，其中A矩阵是M×K，B矩阵是K×N，并且C和D矩阵是M×N。在至少一个实施例中，映射1100是用于M×K A矩阵的映射。在至少一个实施例中，A矩阵的元素是单个位元素。
图12是根据至少一个实施例的示出了用于16x8x256 BMMA指令(例如，BMMA.168256)的B寄存器(例如Rb)映射1200的框图。在至少一个实施例中，Rb是64位寄存器。在至少一个实施例中，Rb是列优先的。在至少一个实施例中，映射1200是用于K×N B矩阵的映射。在至少一个实施例中，B矩阵的元素是单个位元素。
图13是根据至少一个实施例的示出了用于16x8x256 BMMA指令(例如，BMMA.168256)的C寄存器(例如Rc)映射1300的框图。在至少一个实施例中，Rc是128位寄存器。在至少一个实施例中，Rc是行优先的。在至少一个实施例中，映射1300是用于M×N C矩阵的映射。在至少一个实施例中，C矩阵的元素是带符号的32位整数。在至少一个实施例中，寄存器D(例如，Rd)是128位行优先的寄存器，其具有以与映射1300相似的方式配置的映射。
在至少一个实施例中，映射1100、映射1200和映射1300示出了线程组(例如，T0、T1、T2、T3)和四元组(例如，Q0、Q1、Q2、…、Q7)的映射。在至少一个实施例中，每个四元组贡献A矩阵的两个1x256元素行，而四元组的每个线程贡献存储在Ra寄存器运算数中的32个1位元素的四个32位向量。在至少一个实施例中，每个四元组还贡献了B矩阵的256×1元素列，而四元组的每个线程贡献了存储在Rb寄存器运算数中的32个1位元素的32位向量。在至少一个实施例中，源和目的地累加器矩阵C和D类似地分布在一组线程(例如，线程束)的参与线程上。在至少一个实施例中，每个线程被映射到64位的32位累加器对，四元组被映射到1x8行的累加器。
图14示出了根据至少一个实施例的将奇偶方程编码到用于奇偶编码矩阵1402的BMMA指令序列的映射1400。在至少一个实施例中，奇偶编码矩阵1402是速率＝1/3的第五代(5G)无线新无线电(NR)LDPC的一个实例。在至少一个实施例中，奇偶编码矩阵1402对应于5G基本图1。在至少一个实施例中，奇偶编码矩阵1402对应于5G的最大可能的LDPC代码长度。在至少一个实施例中，奇偶编码矩阵1402具有用于17664个不同奇偶方程的尺寸17664x8448和8448位有效载荷大小。
在至少一个实施例中，映射1400映射到BMMA指令序列，每个BMMA指令序列针对16x8x256矩阵进行运算(例如，BMMA.168256指令，例如关于图11-13所述)。在至少一个实施例中，标记为1至64的映射1400的行对应于BMMA指令到线程组(例如，线程束)的映射。在至少一个实施例中，映射1400用于并行计算平台核心的网格结构和应用程序编程接口(例如，计算统一设备架构(CUDA)核心或OpenCL核心)，所述应用程序编程接口使用至少一个处理器执行奇偶编码。在至少一个实施例中，内核使用单个处理器(例如，GPU中的流式多处理器)执行奇偶编码。在至少一个实施例中，内核具有两个块，并且每个块包括用于总共64个线程组的32个线程组(例如，线程束)。在至少一个实施例中，内核的64个线程组对应于映射1400的行。
在至少一个实施例中，内核中的64个线程组中的每个线程组执行四个BMMA指令。在至少一个实施例中，奇偶校验矩阵的有效载荷块中的每个8448位映射到线程组中的前三个BMMA指令中的行优先Quad Ra寄存器。在至少一个实施例中，前三个BMMA指令捕获所有8448个有效载荷位。在至少一个实施例中，与奇偶编码矩阵的每一行相对应的奇偶方程位置被捕获在前三个BMMA指令的列优先Quad Rb寄存器中。在至少一个实施例中，线程组中的第四BMMA指令执行归约运算，并计算用于由线程组表示的奇偶编码矩阵行的最终奇偶值。在至少一个实施例中，每个线程组迭代276次，以覆盖276行奇偶编码矩阵。在至少一个实施例中，64个不同的线程组一起覆盖奇偶编码矩阵的所有17664行，如64x 276＝17664。在至少一个实施例中，所有线程组(例如，线程束)并行执行。在至少一个实施例中，编码LDPC代码所花费的总周期接近各个线程组所花费的周期数。
在至少一个实施例中，增加内核使用的处理器(例如，流式多处理器)的数量和/或增加内核块(例如，CUDA块)的数量相应地减少了重复计数(例如，276个具有单个处理器)。在至少一个实施例中，增加处理器数量将重复计数减少等于处理器数量的因子。在至少一个实施例中，使用了与奇偶编码矩阵1402不同的奇偶编码矩阵(例如，对应于不同的码率，不同的码长和/或不同的有效载荷大小)。在至少一个实施例中，使用奇偶方程的编码到BMMA指令序列的不同映射(例如，其对应于不同的奇偶编码矩阵，或者对应于不同的处理器和/或内核配置)。在至少一个实施例中，相对于图1至图14中的至少一个描述的至少一种技术改善了用于确定位线性变换的内存、时间或计算资源的量中的至少一项。
数据中心
图15示出了可以使用至少一个实施例的示例数据中心1500。在至少一个实施例中，数据中心1500包括数据中心基础设施层1510、框架层1520、软件层1530和应用层1540。
在至少一个实施例中，如图15所示，数据中心基础设施层1510可以包括资源协调器1512、分组的计算资源1514和节点计算资源(“节点C.R.”)1516(1)-1516(N)，其中“N”代表任何整个正整数。在至少一个实施例中，节点C.R.1516(1)-1516(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器等)，存储器设备(例如，动态只读存储器)、存储设备(例如，固态驱动器或磁盘驱动器)、网络输入/输出(“NW I/O”)设备、网络交换机、虚拟机(“VM”)、电源模块和冷却模块等。在至少一个实施例中，节点C.R.1516(1)-1516(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，分组的计算资源1514可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置处的数据中心内的许多机架(也未示出)。在至少一个实施例中，分组的计算资源1514内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以以任意组合包括任何数量的电源模块、冷却模块和网络交换机。
在至少一个实施例中，资源协调器1512可以配置或以其他方式控制一个或更多个节点C.R.1516(1)-1516(N)和/或分组的计算资源1514。
在至少一个实施例中，资源协调器1512可以包括用于数据中心1500的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器可以包括硬件、软件或其某种组合。
在至少一个实施例中，如图15所示，框架层1520包括作业调度器1532、配置管理器1534、资源管理器1536和分布式文件系统1538。在至少一个实施例中，框架层1520可以包括支持软件层1530的软件1532和/或应用1540的一个或更多个应用程序1542的框架。在至少一个实施例中，软件1532或应用程序1542可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的服务或应用程序。在至少一个实施例中，框架层1520可以是但不限于一种免费和开放源软件网络应用程序框架，例如可以利用分布式文件系统1538来进行大范围数据处理(例如“大数据”)的ApacheSparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器1532可以包括Spark驱动器，以促进对数据中心1500的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器1534可以能够配置不同的层，例如软件层1530和包括Spark和用于支持大规模数据处理的分布式文件系统1528的框架层1520。在至少一个实施例中，资源管理器1536能够管理映射到或分配用于支持分布式文件系统1538和作业调度器1532的集群或分组计算资源。在至少一个实施例中，集群或分组的计算资源可以包括数据中心基础设施层1510上的分组计算资源1514。在至少一个实施例中，资源管理器1536可以与资源协调器1512协调以管理这些映射的或分配的计算资源。
在至少一个实施例中，包括在软件层1530中的软件1532可以包括由节点C.R.1516(1)-1516(N)的至少一部分，分组的计算资源1514和/或框架层1520的分布式文件系统1538使用的软件。在至少一个实施例中，一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，应用层1540中包括的一个或更多个应用程序1542可以包括由节点C.R.1516(1)-1516(N)的至少一部分、分组计算资源1514和/或框架层1520的分布式文件系统1538使用的一种或更多种类型的应用程序。在至少一个实施例中，一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序、认知计算和机器学习应用程序，包括训练或推理软件，机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。
在至少一个实施例中，配置管理器1534、资源管理器1536和资源协调器1512中的任何一个可以基于以任何技术上可行的方式获取的任何数量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心1500的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。
在至少一个实施例中，数据中心1500可以包括工具、服务、软件或其他资源，以根据本文所述的一个或更多个实施例来训练一个或更多个机器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。例如，在至少一个实施例中，可以通过使用上文关于数据中心1500描述的软件和计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在至少一个实施例中，通过使用通过本文所述的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心1500所描述的资源，使用对应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。
在至少一个实施例中，数据中心可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。此外，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。
在至少一个实施例中，关于图15示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，分组的计算资源1514和节点C.R.1516中的至少一个用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，分组的计算资源1514和节点C.R.1516中的至少一个用于至少部分地基于执行至少一个BMMA指令，来确定至少一个伽罗瓦余数结果和/或LDPC编码。
自主车辆
图16A示出了根据至少一个实施例的自动驾驶车辆1600的示例。在至少一个实施例中，自动驾驶车辆1600(在本文中可替代地称为“车辆1600”)可以是但不限于客运车辆，例如汽车、卡车、公共汽车和/或可容纳一个或更多个乘客的另一种类型的车辆。在至少一个实施例中，车辆1600可以是用于拖运货物的半牵引车-拖车。在至少一个实施例中，车辆1600可以是飞机、机器人车辆或其他类型的车辆。
可以根据由美国运输部下属的国家公路交通安全管理局(“NHTSA”)和汽车工程师学会(“SAE”)“与用于道路机动车辆的驾驶自动化系统有关的术语(Taxonomy andDefinitions for Terms Related to Driving Automation Systems for On-Road MotorVehicles)”(例如，于2018年6月15日发布的标准号J3016-201806，于2016年9月30日发布的标准号J3016-201609，以及该版本的以前和将来的版本此标准)定义的自动化级别来描述自动驾驶汽车。在一个或更多个实施例中，车辆1600可能能够根据自动驾驶级别的级别1至级别5中的一个或更多个来进行功能。例如，在至少一个实施例中，根据实施例，车辆1600可能能够进行条件自动化(级别3)、高度自动化(级别4)和/或全自动(级别5)。
在至少一个实施例中，车辆1600可以包括但不限于组件，诸如底盘、车身、车轮(例如2、4、6、8、18等)、轮胎、车轴和车辆的其他组件。在至少一个实施例中，车辆1600可以包括但不限于推进系统1650，例如内燃机、混合动力装置、全电动发动机和/或另一种推进系统类型。在至少一个实施例中，推进系统1650可以连接至车辆1600的传动系，其可以包括但不限于变速器，以使得能够对车辆1600进行推进。在至少一个实施例中，可以响应于从油门/加速器1652接收信号以控制推进系统1650。
在至少一个实施例中，当推进系统1650正在运行时(例如，当车辆1600行驶时)，转向系统1654(其可以包括但不限于方向盘)用于使车辆1600转向(例如，沿着期望的路径或路线)。在至少一个实施例中，转向系统1654可以从转向致动器1656接收信号。在至少一个实施例中，方向盘对于全自动化(级别5)功能可以是可选的。在至少一个实施例中，制动传感器系统1646可以用于响应于从制动致动器1648和/或制动传感器接收到的信号来操作车辆制动器。
在至少一个实施例中，控制器1636可以包括但不限于一个或更多个片上系统(“SoC”)(图16A中未示出)和/或图形处理单元(“GPU”)向车辆1600的一个或更多个组件和/或系统提供信号(例如，代表命令)。例如，在至少一个实施例中，控制器1636可以发送信号以通过制动致动器1648操作车辆制动，通过一个或更多个转向致动器1656操作转向系统1654，通过一个或更多个油门(throttle)/加速器1652操作推进系统1650。在至少一个实施例中，一个或更多个控制器1636可以包括一个或更多个机载(例如，集成)计算设备(例如，超级计算机)，其处理传感器信号并输出操作命令(例如，表示命令的信号)以实现自动驾驶和/或协助驾驶员驾驶车辆1600。在至少一个实施例中，一个或更多个控制器1636可以包括用于自动驾驶功能的第一控制器1636，用于功能安全功能的第二控制器1636，用于人工智能功能(例如计算机视觉)的第三控制器1636，用于信息娱乐功能的第四控制器1636，用于紧急情况下的冗余的第五控制器1636和/或其他控制器。在至少一个实施例中，单个控制器1636可以处理上述功能中的两个或更多个，两个或更多控制器1636可以处理单个功能和/或其任何组合。
在至少一个实施例中，一个或更多个控制器1636响应于从一个或更多个传感器(例如，传感器输入)接收到的传感器数据，提供用于控制车辆1600的一个或更多个组件和/或系统的信号。在至少一个实施例中，传感器数据可以从传感器接收，传感器类型例如但不限于一个或更多个全球导航卫星系统(“GNSS”)传感器1658(例如，一个或更多个全球定位系统传感器)、一个或更多个RADAR传感器1660、一个或更多个超声波传感器1662、一个或更多个LIDAR传感器1664、一个或更多个惯性测量单元(IMU)传感器1666(例如，一个或更多个加速度计、一个或更多个陀螺仪、一个或更多个磁罗盘、一个或更多个磁力计等)、一个或更多个麦克风1696、一个或更多个立体声相机1668、一个或更多个广角相机1670(例如鱼眼相机)、一个或更多个红外相机1672、一个或更多个环绕相机1674(例如，360度相机)、远程相机(图16A中未示出)、中程相机(图16A中未示出)、一个或更多个速度传感器1644(例如，用于测量车辆1600的速度)、一个或更多个振动传感器1642、一个或更多个转向传感器1640、一个或更多个制动传感器(例如，作为制动传感器系统1646的一部分)和/或其他传感器类型接收。
在至少一个实施例中，一个或更多个控制器1636可以从车辆1600的仪表板1632接收输入(例如，由输入数据表示)并通过人机接口(“HMI”)显示器1634、声音信号器、扬声器和/或车辆1600的其他组件提供输出(例如，由输出数据、显示数据等表示)。在至少一个实施例中，输出可包括信息，诸如车速、速度、时间、地图数据(例如，高清晰度地图(图16A中未显示)、位置数据(例如，车辆1600的位置，例如在地图上)、方向、其他车辆的位置(例如，占用光栅)、关于对象的信息以及由一个或更多个控制器1636感知到的对象的状态等。例如，在至少一个实施例中，HMI显示器1634可以显示关于一个或更多个对象的存在的信息(例如，路牌、警告标志、交通信号灯变更等)和/或有关驾驶操作车辆已经、正在或将要制造的信息(例如，现在改变车道、在两英里内驶出34B出口等)。
在至少一个实施例中，车辆1600进一步包括网络接口1624，其可以使用一个或更多个无线天线1626和/或一个或更多个调制解调器通过一个或更多个网络进行通信。例如，在至少一个实施例中，网络接口1624可能能够通过长期演进(“LTE”)、宽带码分多址(“WCDMA”)、通用移动电信系统(“UMTS”)、全球移动通信系统(“GSM”)、IMT-CDMA多载波(“CDMA2000”)等进行通信。在至少一个实施例中，一个或更多个无线天线1626还可以使用一个或更多个局域网(例如Bluetooth、Bluetooth Low Energy(LE)、Z-Wave、ZigBee等)和/或一个或更多个低功耗广域网(以下简称“LPWAN”)(例如LoRaWAN、SigFox等)，使环境中的对象(例如，车辆、移动设备)之间进行通信。
在至少一个实施例中，发送到车辆800和/或从车辆800发送的无线信号是至少部分基于关于图1至图3中至少一个描述的至少一种技术而编码的5G无线通信信号。参照图1至图14，向车辆800提供用于其自主操作的信息，例如天气数据，导航数据，道路状况数据，和/或可用于向远程操作员提供远程控制车辆800的能力。
图16B示出了根据至少一个实施例的图16A的自动驾驶车辆1600的相机位置和视野的示例。在至少一个实施例中，相机和各自的视野是一个示例实施例，并且不旨在进行限制。例如，在至少一个实施例中，可以包括附加的和/或替代的相机和/或相机可以位于车辆1600上的不同位置。
在至少一个实施例中，用于相机的相机类型可以包括但不限于可以适于与车辆1600的组件和/或系统一起使用的数字相机。在至少一个实施例中，一个或更多个相机可以以汽车安全完整性等级(“ASIL”)B和/或其他ASIL进行操作。在至少一个实施例中，根据实施例，相机类型可以具有任何图像捕获速率，例如60帧每秒(fps)、120fps、240fps等。在至少一个实施例中，相机可以能够使用滚动快门、全局快门、另一种类型的快门或其组合。在至少一个实施例中，滤色器阵列可以包括红色透明透明(“RCCC”)滤色器阵列、红色透明透明蓝色(“RCCB”)滤色器阵列、红色蓝色绿色透明(“RBGC”)滤色器阵列、Foveon X3滤色器阵列、拜耳(Bayer)传感器(“RGGB”)滤色器阵列、单色传感器滤色器阵列和/或其他类型的滤色器阵列。在至少一个实施例中，可以使用透明像素相机，例如具有RCCC、RCCB和/或RBGC滤色器阵列的相机，以努力提高光敏性。
在至少一个实施例中，一个或更多个相机可以用于执行先进驾驶员辅助系统(“ADAS”)功能(例如，作为冗余或故障安全设计的一部分)。例如，在至少一个实施例中，可以安装多功能单声道相机以提供包括车道偏离警告、交通标志辅助和智能大灯控制的功能。在至少一个实施例中，一个或更多个相机(例如，所有相机)可以同时记录并提供图像数据(例如，视频)。
在至少一个实施例中，可以将一个或更多个相机安装在安装组件中，例如定制设计的(三维(“3D”)打印的)组件，以便切出杂散光和来自在汽车内的反光(例如，仪表板的反射在挡风玻璃镜中反光)，其可能会干扰相机的图像数据捕获能力。关于后视镜安装组件，在至少一个实施例中，后视镜组件可以是3D打印定制的，使得相机安装板匹配后视镜的形状。在至少一个实施例中，一个或更多个相机可以被集成到后视镜中。在至少一个实施例中，对于侧视相机，一个或更多个相机也可以集成在汽车的每个角落的四个支柱内。
在至少一个实施例中，具有包括车辆1600前面的环境的部分的视野的相机(例如，前向相机)可以用于环视，以及在一个或更多个控制器1636和/或控制SoC的帮助下帮助识别向前的路径和障碍物，从而提供对于生成占用网格和/或确定优选的车辆路径至关重要的信息。在至少一个实施例中，前向相机可以用于执行许多与LIDAR相同的ADAS功能，包括但不限于紧急制动、行人检测和避免碰撞。在至少一个实施例中，前向相机也可以用于ADAS功能和系统，包括但不限于车道偏离警告(“LDW”)、自动巡航控制(“ACC”)和/或其他功能(例如交通标志识别)。
在至少一个实施例中，各种相机可以用于前向配置，包括例如包括CMOS(“互补金属氧化物半导体”)彩色成像器的单目相机平台。在至少一个实施例中，广角相机1670可以用于感知从外围进入的对象(例如，行人、过马路或自行车)。尽管在图16B中仅示出了一个广角相机1670，但是，在其他实施例中，车辆1600上可以有任何数量(包括零)的广角相机1670。在至少一个实施例中，任何数量的远程相机1698(例如，远程立体相机对) 可用于基于深度的对象检测，尤其是对于尚未训练神经网络的对象。在至少一个实施例中，远程相机1698也可以用于对象检测和分类以及基本对象跟踪。
在至少一个实施例中，任何数量的立体声相机1668也可以包括在前向配置中。在至少一个实施例中，一个或更多个立体声相机1668可以包括集成控制单元，该集成控制单元包括可缩放处理单元，该可缩放处理单元可以提供可编程逻辑(“FPGA”)和具有单个芯片上集成的控制器局域网(“CAN”)或以太网接口的多核心微处理器。在至少一个实施例中，这样的单元可以用于生成车辆1600的环境的3D地图，包括对图像中所有点的距离估计。在至少一个实施例中，一个或更多个立体相机1668可以包括但不限于紧凑型立体视觉传感器，其可以包括但不限于两个相机镜头(左右分别一个)和一个图像处理芯片，其可以测量从车辆1600到目标对象的距离并使用所生成的信息(例如，元数据)来激活自主紧急制动和车道偏离警告功能。在至少一个实施例中，除了本文所述的那些之外，还可以使用其他类型的立体相机1668。
在至少一个实施例中，具有包括车辆1600侧面的环境的一部分的视野的相机(例如，侧视相机)可以用于环绕查看，从而提供用于创建和更新占据网格的信息，以及产生侧面碰撞警告。例如，在至少一个实施例中，环绕相机1674(例如，如图16B所示的四个环绕相机1674)可以定位在车辆1600上。在至少一个实施例中，一个或更多个环绕相机1674可以包括但不限于，任意数量和组合的广角相机1670、一个或更多个鱼目镜头、一个或更多个360度相机和/或类似相机。例如，在至少一个实施例中，四个鱼目镜头相机可以位于车辆1600的前、后和侧面。在至少一个实施例中，车辆1600可以使用三个环绕相机1674(例如，左、右和后面)，并且可以利用一个或更多个其他相机(例如，前向相机)作为第四个环视相机。
在至少一个实施例中，具有包括车辆1600后方的环境的一部分的视野的相机(例如，后视相机)可以用于停车辅助、环视、后方碰撞警告、以及创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的相机，包括但不限于还适合作为一个或更多个前向相机的相机(例如，远程相机1698和/或一个或更多个中程相机1676、一个或更多个立体相机1668、一个或更多个红外相机1672等)，如本文所述。
在至少一个实施例中，发送到车辆800和/或从车辆800发送的无线信号是至少部分基于关于图1至图14中的至少一个描述的至少一种技术而编码的5G无线通信信号，以向车辆800提供用于其自主操作的信息，例如天气数据，导航数据，道路状况数据，和/或可用于向远程操作员提供远程控制车辆800的能力。
图16C示出了根据至少一个实施例的图16A的自动驾驶车辆1600的示例系统架构的框图。在至少一个实施例中，图16C中的车辆1600的一个或更多个组件、一个或更多个特征和一个或更多个系统中的每一个都示出为经由总线1602连接。在至少一个实施例中，总线1602可包括但不限于CAN数据接口(在本文中可替代地称为“CAN总线”)。在至少一个实施例中，CAN可以是车辆1600内部的网络，用于帮助控制车辆1600的各种特征和功能，例如制动器的致动、加速、制动、转向、雨刷等。在一个实施例中，总线1602可以配置成具有数十个甚至数百个节点，每个节点具有其自己的唯一识别符(例如，CAN ID)。在至少一个实施例中，可以读取总线1602以找到方向盘角度、地面速度、发动机每分钟转动次数(“RPM”)、按钮位置和/或其他车辆状态指示器。在至少一个实施例中，总线1602可以是符合ASIL B的CAN总线。
在至少一个实施例中，除了CAN之外或来自CAN，可使用FlexRay和/或以太网(Ethernet)。在至少一个实施例中，可以有任意数量的总线1602，其可以包括但不限于零或更多的CAN总线，零或更多的FlexRay总线，零或更多的以太网总线，和/或零或更多的使用其他协议的其他类型的总线。在至少一个实施例中，两个或更多个总线1602可以用于执行不同的功能，和/或可以用于冗余。例如，第一总线1602可以用于碰撞避免功能，并且第二总线1602可以用于致动控制。在至少一个实施例中，每个总线1602可以与车辆1600的任何组件通信，并且两个或更多个总线1602可以与相同的组件通信。在至少一个实施例中，任何数量的片上系统(“SoC”)1604中的每一个，一个或更多个控制器1636中的每一个和/或车辆内的每个计算机都可以接入相同的输入数据(例如，来自车辆1600的传感器的输入)，并且可以连接到公共总线，例如CAN总线。
在至少一个实施例中，车辆1600可以包括一个或更多个控制器1636，诸如本文关于图16A所描述的那些。在至少一个实施例中，控制器1636可以用于多种功能。在至少一个实施例中，控制器1636可以耦合到车辆1600的各种其他组件和系统中的任何一个，并且可以用于控制车辆1600、车辆1600的人工智能、车辆1600的信息娱乐和/或其他。
在至少一个实施例中，车辆1600可以包括任何数量的SoC 1604。SoC1604中的每一个可以包括但不限于中央处理单元(“一个或更多个CPU”)1606、图形处理单元(“一个或更多个GPU”)1608、一个或更多个处理器1610、一个或更多个高速缓存1612、一个或更多个加速器1614、一个或更多个数据存储1616和/或其他未显示的组件和特征。在至少一个实施例中，一个或更多个SoC 1604可以用于在各种平台和系统中控制车辆1600。例如，在至少一个实施例中，一个或更多个SoC 1604可以与高清晰度(“HD”)地图1622在系统(例如，车辆1600的系统)中组合，该高清晰度地图1622可以经由网络接口1624从一个或更多个服务器(图16C中未示出)获得地图刷新和/或更新。
在至少一个实施例中，一个或更多个CPU 1606可以包括CPU集群或CPU复合体(在本文中可替代地称为“CCPLEX”)。在至少一个实施例中，一个或更多个CPU 1606可以包括多个核心和/或二级(“L2”)高速缓存。例如，在至少一个实施例中，一个或更多个CPU 1606可以在相互耦合的多处理器配置中包括八个核心。在至少一个实施例中，一个或更多CPU1606可以包括四个双核心集群，其中每个集群具有专用的L2高速缓存(例如，2MB L2高速缓存)。在至少一个实施例中，一个或更多CPU 1606(例如，CCPLEX)可以配置成支持同时的集群操作，使得一个或更多CPU 1606的集群的任何组合在任何给定的时间都可以是活跃的。
在至少一个实施例中，一个或更多个CPU 1606可以实现电源管理功能，这些功能包括但不限于以下特征中的一个或更多个：空闲时可以自动对各个硬件模块进行时钟门控以节省动态功率；当核心由于执行等待中断(“WFI”)/事件等待(“WFE”)指令而未主动执行指令时，可以对每个核心时钟进行门控；每个核心都可以独立供电；当所有核心都被时钟门控或功率门控时，每个核心集群可以被独立地时钟门控；以及/或当所有核心都被功率门控时，每个核心集群可以被独立地功率门控。在至少一个实施例中，一个或更多CPU 1606可以进一步实现用于管理功率状态的增强算法，其中指定了允许的功率状态和预期的唤醒时间，并且硬件/微码确定了针对核心、集群和CCPLEX输入的最佳功率状态。在至少一个实施例中，处理核心可以在软件中支持简化的功率状态输入序列，其中工作被分担给微码。
在至少一个实施例中，一个或更多个GPU 1608可以包括集成的GPU(在本文中或者称为“iGPU”)。在至少一个实施例中，一个或更多个GPU 1608可以是可编程的，并且对于并行工作负载可以是有效的。在至少一个实施例中，一个或更多个GPU 1608可以在至少一个实施例中使用增强的张量指令集。在一个实施例中，一个或更多个GPU 1608可以包括一个或更多个流式微处理器，其中每个流式微处理器可以包括一级(“L1”)高速缓存(例如，具有至少96KB的存储容量的L1高速缓存)，以及两个或更多个流式微处理器可以共享L2高速缓存(例如，具有512KB存储容量的L2高速缓存)。在至少一个实施例中，一个或更多个GPU1608可以包括至少八个流式微处理器。在至少一个实施例中，一个或更多个GPU 1608可以使用计算应用程序编程接口(API)。在至少一个实施例中，一个或更多GPU 1608可以使用一个或更多个并行计算平台和/或编程模型(例如，NVIDIA的CUDA)。
在至少一个实施例中，一个或更多个GPU 1608可以经功耗优化以在汽车和嵌入式用例中获得最佳性能。例如，在一个实施例中，可以在鳍式场效应晶体管(“FinFET”)上制造一个或更多个GPU 1608。在至少一个实施例中，每个流式微处理器可以包含多个划分为多个块的混合精度处理核心，。例如但不限于，可以将64个PF32核心和32个PF64核心划分为四个处理块。在至少一个实施例中，可以为每个处理块分配16个FP32核心、8个FP64核心、16个INT32核心、两个用于深度学习矩阵算术的混合精度NVIDIA张量核心、零级(“L0”)指令缓存、线程束调度器、分派单元和/或64KB寄存器文件。在至少一个实施例中，流式微处理器可以包括独立的并行整数和浮点数据路径来提供混合了计算和寻址操作的工作量的有效执行。在至少一个实施例中，流式微处理器可以包括独立的线程调度能力，以实现更细粒度的同步和并行线程之间的协作。在至少一个实施例中，流式微处理器可以包括组合的L1数据高速缓存和共享存储器单元，以便在简化编程的同时提高性能。
在至少一个实施例中，一个或更多个GPU 1608可以包括高带宽存储器(“HBM”)和/或16GB HBM2存储器子系统，以在一些示例中提供约900GB/秒的峰值存储带宽。在至少一个实施例中，除了或替代于HBM存储器，可以使用同步图形随机存取存储器(“SGRAM”)，例如图形双倍数据速率类型的五同步随机存取存储器(“GDDR5”)。
在至少一个实施例中，一个或更多个GPU 1608可以包括统一存储器技术。在至少一个实施例中，地址转换服务(“ATS”)支持可以用于允许一个或更多个GPU 1608直接接入一个或更多个CPU 1606页表。在至少一个实施例中，当一个或更多个GPU 1608中的GPU的一个存储器管理单元(“MMU”)经历未命中时，可以将地址转换请求发送到一个或更多个CPU1606。作为响应，在至少一个实施例中，一个或更多个CPU 1606中的2CPU可以在其页面表中查找地址的虚拟-物理的映射并将转换传送回一个或更多个GPU 1608。在至少一个实施例中，统一存储器技术可以允许单个统一虚拟地址空间用于一个或更多个CPU 1606和一个或更多个GPU 1608两者的存储器，从而简化了一个或更多个GPU 1608的编程以及将应用程序移植到一个或更多个GPU 1608。
在至少一个实施例中，一个或更多个GPU 1608可以包括任意数量的接入计数器，其可以跟踪一个或更多个GPU 1608对其他处理器的存储器的接入频率。在至少一个实施例中，一个或更多个接入计数器可以帮助确保将存储器页移动到最频繁接入页面的处理器的物理存储器中，从而提高处理器之间共享的存储器范围的效率。
在至少一个实施例中，一个或更多个SoC 1604可以包括任何数量的高速缓存1612，包括本文所述的那些。例如，在至少一个实施例中，一个或更多个高速缓存1612可以包括可用于一个或更多个CPU 1606和一个或更多个GPU 1608(例如，连接到CPU 1606和GPU1608)的三级(“L3”)高速缓存。在至少一个实施例中，一个或更多个高速缓存1612可以包括回写式高速缓存，该回写式高速缓存可以例如通过使用高速缓存相干协议(例如，MEI、MESI、MSI等)来跟踪线的状态。在至少一个实施例中，尽管可以使用较小的高速缓存大小，根据实施例，L3高速缓存可以包括4MB或更多。
在至少一个实施例中，一个或更多个SoC 1604可以包括一个或更多个加速器1614(例如，硬件加速器、软件加速器或其组合)。在至少一个实施例中，一个或更多个SoC 1604可以包括硬件加速集群，其可以包括优化的硬件加速器和/或大的片上存储器。在至少一个实施例中，大的片上存储器(例如4MB的SRAM)可以使硬件加速集群能够加速神经网络和其他计算。在至少一个实施例中，硬件加速集群可以用于补充一个或更多个GPU 1608并且卸载一个或更多个GPU 1608的一些任务(例如，释放一个或更多个GPU 1608的更多周期以执行其他任务)。在至少一个实施例中，一个或更多个加速器1614可以用于足够稳定以经得起加速检验的目标工作负载(例如，感知、卷积神经网络(“CNN”)、递归神经网络(“RNN”)等)。在至少一个实施例中，CNN可以包括基于区域或区域卷积神经网络(“RCNN”)和快速RCNN(例如，如用于对象检测)或其他类型的CNN。
在至少一个实施例中，一个或更多个加速器1614(例如，硬件加速集群)可以包括一个或更多个深度学习加速器(“DLA”)。一个或更多个DLA可以包括但不限于一个或更多个张量处理单元(“TPU”)，其可以配置成每秒提供额外的10万亿次运算用于深度学习应用程序和推理。在至少一个实施例中，TPU可以是配置成并被优化用于执行图像处理功能(例如，用于CNN、RCNN等)的加速器。在至少一个实施例中，可以针对神经网络类型和浮点运算以及推理的特定集合进一步优化一个或更多个DLA。一个或更多个DLA的设计可以提供比典型的通用GPU更高的每毫米性能，并且通常大大超过CPU的性能。在至少一个实施例中，一个或更多个TPU可执行若干功能，包括支持例如INT8、INT16和FP16数据类型以用于特征和权重的单实例卷积功能以及后处理器功能的。在至少一个实施例中，一个或更多个DLA可以针对各种功能中的任何功能，在处理或未处理的数据上快速且有效地执行神经网络，尤其是CNN，包括例如但不限于：用于使用来自相机传感器的数据进行对象识别和检测的CNN；用于使用来自相机传感器的数据进行距离估算的CNN；用于使用来自麦克风1696的数据进行紧急车辆检测以及识别和检测的CNN；用于使用来自相机传感器的数据进行人脸识别和车主识别的CNN；以及/或用于安全和/或安全相关事件的CNN。
在至少一个实施例中，DLA可以执行一个或更多个GPU 1608的任何功能，并且通过使用推理加速器，例如，设计者可以将一个或更多个DLA或一个或更多个GPU 1608作为目标用于任何功能。例如，在至少一个实施例中，设计者可以将CNN的处理和浮点运算集中在一个或更多个DLA上，并将其他功能留给一个或更多个GPU 1608和/或一个或更多个其他加速器1614。
在至少一个实施例中，一个或更多个加速器1614(例如，硬件加速集群)可以包括可编程视觉加速器(“PVA”)，其在本文中可以可替代地称为计算机视觉加速器。在至少一个实施例中，一个或更多个PVA可以设计和配置为加速用于高级驾驶员辅助系统(“ADAS”)1638、自动驾驶、增强现实(“AR”)应用程序和/或虚拟现实(“VR”)应用程序的计算机视觉算法。一个或更多个PVA可以在性能和灵活性之间取得平衡。例如，在至少一个实施例中，一个或更多个PVA中的每一个可以包括例如但不限于任何数量的精简指令集计算机(“RISC”)核心、直接存储器接入(“DMA”)和/或任意数量的向量处理器。
在至少一个实施例中，RISC核心可以与图像传感器(例如，本文描述的任意相机的图像传感器)、图像信号处理器和/或其他设备交互。在至少一个实施例中，每个RISC核心可以包括任意数量的存储器。在至少一个实施例中，根据实施例，RISC核心可以使用多种协议中的任意一种。在至少一个实施例中，RISC核心可以执行实时操作系统(“RTOS”)。在至少一个实施例中，可以使用一个或更多个集成电路设备、专用集成电路(“ASIC”)和/或存储设备来实现RISC核心。例如，在至少一个实施例中，RISC核心可以包括指令高速缓存和/或紧密耦合的RAM。
在至少一个实施例中，DMA可以使一个或更多个PVA的组件能够独立于一个或更多个CPU 1606接入系统存储器。在至少一个实施例中，DMA可以支持用于向PVA提供优化的任何数量的特征，包括但不限于，支持多维寻址和/或循环寻址。在至少一个实施例中，DMA可以支持多达六个或更多个寻址的维度，其可以包括但不限于块宽度、块高度、块深度、水平块步进、垂直块步进和/或深度步进。
在至少一个实施例中，向量处理器可以是可编程处理器，其可以设计为有效且灵活地执行用于计算机视觉算法并提供信号处理能力的编程。在至少一个实施例中，PVA可以包括PVA核心和两个向量处理子系统分区。在至少一个实施例中，PVA核心可以包括处理器子系统、DMA引擎(例如，两个DMA引擎)和/或其他外围设备。在至少一个实施例中，向量处理子系统可以用作PVA的主要处理引擎，并且可以包括向量处理单元(“VPU”)、指令高速缓存和/或向量存储器(例如“VMEM”)。在至少一个实施例中，VPU核心可以包括数字信号处理器，例如，单指令多数据(“SIMD”)、超长指令字(“VLIW”)数字信号处理器。在至少一个实施例中，SIMD和VLIW的组合可以提高吞吐量和速度。
在至少一个实施例中，每个向量处理器可以包括指令高速缓存并且可以耦合到专用存储器。结果，在至少一个实施例中，每个向量处理器可以配置为独立于其他向量处理器执行。在至少一个实施例中，特定PVA中包括的向量处理器可以配置为采用数据并行性。例如，在至少一个实施例中，单个PVA中包括的多个向量处理器可以执行相同的计算机视觉算法，除了在图像的不同区域上之外。在至少一个实施例中，包括在特定PVA中的向量处理器可以在相同图像上同时执行不同的计算机视觉算法，或者甚至在序列图像或部分图像上执行不同的算法。在至少一个实施例中，除其他外，在硬件加速集群中可以包括任何数量的PVA，并且在每个PVA中可以包括任何数量的向量处理器。在至少一个实施例中，一个或更多个PVA可以包括附加的纠错码(“ECC”)存储器，以增强整体系统安全性。
在至少一个实施例中，一个或更多个加速器1614(例如，硬件加速集群)可以包括片上计算机视觉网络和静态随机存取存储器(“SRAM”)，用于为一个或更多个加速器1614提供高带宽，低延迟SRAM。在至少一个实施例中，片上存储器可以包括至少4MB SRAM，其包括例如但不限于八个现场可配置的内存块，PVA和DLA均可以对其进行接入。在至少一个实施例中，每对存储块可以包括高级外围总线(“APB”)接口、配置电路、控制器和多路复用器。在至少一个实施例中，可以使用任何类型的存储器。在至少一个实施例中，PVA和DLA可以经由为PVA和DLA提供对存储器的高速接入的主干网来接入存储器。在至少一个实施例中，主干网可以包括片上计算机视觉网络，其将PVA和DLA互连到存储器(例如，使用APB)。
在至少一个实施例中，片上计算机视觉网络可以包括接口，该接口在传输任何控制信号/地址/数据之前确定PVA和DLA均提供就绪和有效信号。在至少一个实施例中，接口可以提供用于发送控制信号/地址/数据的单独的相位和单独的信道，以及用于连续数据传输的突发型通信。在至少一个实施例中，尽管可以使用其他标准和协议，但是接口可以符合国际标准化组织(“ISO”)26262或国际电工委员会(“IEC”)61508标准。
在至少一个实施例中，一个或更多个SoC 1604可以包括实时视线追踪硬件加速器。在至少一个实施例中，实时视线追踪硬件加速器可以用于快速且有效地确定对象的位置和范围(例如，在世界模型内)，以生成实时可视化模拟，以用于RADAR信号解释，用于声音传播合成和/或分析，用于SONAR系统的模拟，用于一般的波传播模拟，与用于定位和/或其他功能的LIDAR数据进行比较，和/或用于其他用途。
在至少一个实施例中，一个或更多个加速器1614(例如，硬件加速集群)具有用于自动驾驶的广泛用途。在至少一个实施例中，PVA可以是可编程的视觉加速器，所述视觉加速器可以用于ADAS和自动驾驶汽车中的关键处理阶段。在至少一个实施例中，在低功耗和低延迟下PVA的能力与需要可预测的处理的算法域良好匹配。换句话说，PVA在半密集或密集的常规计算中表现出色，即使在小型数据集上也是如此，这些数据集需要具有低延迟和低功耗的可预测的运行时间。在至少一个实施例中，自主车辆(诸如车辆1600)PVA被设计为运行经典的计算机视觉算法，因为它们在对象检测和整数数学运算方面是有效的。
例如，根据技术的至少一个实施例，PVA被用于执行计算机立体视觉。在至少一个实施例中，可以在一些示例中使用基于半全局匹配的算法，尽管这并不意味着限制性。在至少一个实施例中，用于3-5级自动驾驶的应用程序在运行中使用动态的估计/立体匹配(例如，从运动中恢复结构、行人识别、车道检测等)。在至少一个实施例中，PVA可以对来自两个单目相机的输入执行计算机立体视觉功能。
在至少一个实施例中，PVA可以用于执行密集的光流。例如，在至少一个实施例中，PVA可以处理原始RADAR数据(例如，使用4D快速傅立叶变换)以提供处理后的RADAR数据。在至少一个实施例中，例如，通过处理原始飞行时间数据以提供处理后的飞行时间数据，将PVA用于飞行时间深度处理。
在至少一个实施例中，DLA可用于运行任何类型的网络以增强控制和驾驶安全性，包括例如但不限于神经网络，其输出用于每个对象检测的置信度。在至少一个实施例中，可以将置信度表示或解释为概率，或者表示为提供每个检测相对于其他检测的相对“权重”。在至少一个实施例中，置信度使系统能够做出进一步的决定，即关于哪些检测应当被认为是真正的阳性检测而不是假阳性检测。在至少一个实施例中，系统可以为置信度设置阈值，并且仅将超过阈值的检测视为真阳性检测。在使用自动紧急制动(“AEB”)系统的实施例中，假阳性检测将导致车辆自动执行紧急制动，这显然是不希望的。在至少一个实施例中，高度自信的检测可以被认为是AEB的触发。在至少一个实施例中，DLA可以运行用于回归置信度值的神经网络。在至少一个实施例中，神经网络可以将参数的至少一些子集作为其输入，例如包围盒尺寸，获得的地平面估计(例如，从另一子系统)，与从神经网络和/或其他传感器(例如，一个或更多个LIDAR传感器1664或一个或更多个RADAR传感器1660)等获得的对象的车辆1600方向、距离、3D位置估计相关的一个或更多个IMU传感器1666的输出。
在至少一个实施例中，一个或更多个SoC 1604可以包括一个或更多个数据存储装置1616(例如，存储器)。在至少一个实施例中，一个或更多个数据存储1616可以是一个或更多个SoC 1604的片上存储器，其可以存储要在一个或更多个GPU 1608和/或DLA上执行的神经网络。在至少一个实施例中，一个或更多个数据存储1616可以具有足够大的容量以存储神经网络的多个实例以用于冗余和安全。在至少一个实施例中，一个或更多个数据存储1616可以包括L2或L3高速缓存。
在至少一个实施例中，一个或更多个SoC 1604可以包括任何数量的处理器1610(例如，嵌入式处理器)。在至少一个实施例中，一个或更多个处理器1610可以包括启动和电源管理处理器，所述启动和电源管理处理器可以是专用处理器和子系统，以处理启动电源和管理功能以及相关的安全实施。在至少一个实施例中，启动和电源管理处理器可以是一个或更多个SoC 1604启动序列的一部分，并且可以提供运行时电源管理服务。在至少一个实施例中，启动功率和管理处理器可以提供时钟和电压编程，辅助系统低功率状态转换，一个或更多个SoC 1604热和温度传感器管理和/或一个或更多个SoC 1604功率状态管理。在至少一个实施例中，每个温度传感器可以实现为其输出频率与温度成比例的环形振荡器，并且一个或更多个SoC 1604可以使用环形振荡器来检测一个或更多个CPU 1606，一个或更多个GPU 1608和/或一个或更多个加速器1614的温度。在至少一个实施例中，如果确定温度超过阈值，则启动和电源管理处理器可以进入温度故障例程，并将一个或更多个SoC 1604置于较低功耗状态和/或将车辆1600置于司机的安全停车图案(例如，使车辆1600安全停车)。
在至少一个实施例中，一个或更多个处理器1610可以进一步包括一组嵌入式处理器，其可以用作音频处理引擎。在至少一个实施例中，音频处理引擎可以是音频子系统，其能够通过多个接口以及广泛且灵活范围的音频I/O接口为硬件提供对多通道音频的完全硬件支持。在至少一个实施例中，音频处理引擎是专用处理器核心，其具有带专用RAM的数字信号处理器。
在至少一个实施例中，一个或更多个处理器1610可以进一步包括始终在线的处理器引擎，该引擎可以提供必要的硬件特征以支持低功率传感器管理和唤醒用例。在至少一个实施例中，始终在线的处理器引擎上的处理器可以包括但不限于处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器和中断控制器)、各种I/O控制器外围设备以及路由逻辑。
在至少一个实施例中，一个或更多个处理器1610可以进一步包括安全集群引擎，该安全集群引擎包括但不限于用于处理汽车应用程序的安全管理的专用处理器子系统。在至少一个实施例中，安全集群引擎可以包括但不限于两个或更多个处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器、中断控制器等)和/或路由逻辑。在安全模式下，在至少一个实施例中，两个或更多个核心可以以锁步模式操作，并且可以用作具有用以检测其操作之间的任何差异的比较逻辑的单个核心。在至少一个实施例中，一个或更多个处理器1610可以进一步包括实时相机引擎，该实时相机引擎可以包括但不限于用于处理实时相机管理的专用处理器子系统。在至少一个实施例中，一个或更多个处理器1610可以进一步包括高动态范围信号处理器，该高动态范围信号处理器可以包括但不限于图像信号处理器，该图像信号处理器是作为相机处理管线的一部分的硬件引擎。
在至少一个实施例中，一个或更多个处理器1610可以包括视频图像合成器，该视频图像合成器可以是处理块(例如，在微处理器上实现)，该处理块实现视频回放应用程序产生最终的视频所需要的视频后处理功能，以产生用于播放器窗口的最终图像。在至少一个实施例中，视频图像合成器可以在一个或更多个广角相机1670、一个或更多个环绕相机1674和/或一个或更多个舱内监控相机传感器上执行透镜畸变校正。在至少一个实施例中，优选地，由在SoC 1604的另一实例上运行的神经网络来监控舱室内监控相机传感器，该神经网络被配置为识别舱室事件并相应地做出响应。在至少一个实施例中，舱室内系统可以执行但不限于唇读以激活蜂窝服务和拨打电话、指示电子邮件、改变车辆的目的地、激活或改变车辆的信息娱乐系统和设置、或者提供语音激活的网上冲浪。在至少一个实施例中，当车辆以自主模式运行时，某些功能对于驾驶员是可用的，否则将其禁用。
在至少一个实施例中，视频图像合成器可以包括用于同时空间和时间降噪的增强的时间降噪。例如，在至少一个实施例中，在运动发生在视频中的情况下，降噪适当地对空间信息加权，从而减小由相邻帧提供的信息的权重。在至少一个实施例中，在图像或图像的一部分不包括运动的情况下，由视频图像合成器执行的时间降噪可以使用来自先前图像的信息来降低当前图像中的噪声。
在至少一个实施例中，视频图像合成器还可以配置为对输入的立体透镜帧执行立体校正。在至少一个实施例中，当使用操作系统桌面时，视频图像合成器还可以用于用户接口合成，并且不需要一个或更多个GPU 1608来连续渲染新表面。在至少一个实施例中，当对一个或更多个GPU 1608供电并使其活跃地进行3D渲染时，视频图像合成器可以被用于卸载一个或更多个GPU 1608以改善性能和响应性。
在至少一个实施例中，SoC 1604中的一个或更多个SoC可以进一步包括用于从相机接收视频和输入的移动工业处理器接口(“MIPI”)相机串行接口、高速接口和/或可用于相机和相关像素输入功能的视频输入块。在至少一个实施例中，一个或更多个SoC 1604可以进一步包括输入/输出控制器，该输入/输出控制器可以由软件控制并且可以被用于接收未提交给特定角色的I/O信号。
在至少一个实施例中，SoC 1604中的一个或更多个SoC可以进一步包括广泛的外围接口，以使得能够与外围设备、音频编码器/解码器(“编解码器”)，电源管理和/或其他设备通信。一个或更多个SoC 1604可用于处理来自(例如，通过千兆位多媒体串行链路和以太网连接)相机、传感器(例如，一个或更多个LIDAR传感器1664，一个或更多个RADAR传感器1660等，其可以通过以太网连接)的数据，来自总线1602的数据(例如，车辆1600的速度、方向盘位置等)，来自一个或更多个GNSS传感器1658的数据(例如，通过以太网或CAN总线连接)等。在至少一个实施例中，SoC 1604中的一个或更多个SoC可以进一步包括专用高性能海量存储控制器，其可以包括它们自己的DMA引擎，并且可以用于使一个或更多个CPU 1606摆脱常规数据管理任务。
在至少一个实施例中，一个或更多个SoC 1604可以是具有灵活架构的端到端平台，其跨越自动化级别3-5级，从而提供利用并有效使用计算机视觉和ADAS技术来实现多样性和冗余的综合的功能安全架构，其提供了可提供灵活、可靠的驾驶软件堆栈以及深度学习工具的平台。在至少一个实施例中，一个或更多个SoC 1604可以比常规系统更快、更可靠，并且甚至在能量效率和空间效率上也更高。例如，在至少一个实施例中，一个或更多个加速器1614当与一个或更多个CPU 1606、一个或更多个GPU 1608以及一个或更多个数据存储装置1616结合时，可以提供用于3-5级自动驾驶车辆的快速、有效的平台。
在至少一个实施例中，计算机视觉算法可以在CPU上执行，CPU可以使用高级编程语言(例如C编程语言)配置为在多种视觉数据上执行多种处理算法。然而，在至少一个实施例中，CPU通常不能满足许多计算机视觉应用程序的性能要求，例如与执行时间和功耗有关的性能要求。在至少一个实施例中，许多CPU不能实时执行复杂的对象检测算法，该算法被用于车载ADAS应用程序和实际3-5级自动驾驶车辆中。
本文所述的实施例允许同时和/或序列地执行多个神经网络，并且允许将结果结合在一起以实现3-5级自动驾驶功能。例如，在至少一个实施例中，在DLA或离散GPU(例如，一个或更多个GPU 1620)上执行的CNN可包括文本和单词识别，从而允许超级计算机读取和理解交通标志，包括神经网络尚未被专门训练的标志。在至少一个实施例中，DLA还可包括神经网络，该神经网络能够识别、解释并提供符号的语义理解，并将该语义理解传递给在CPU复合体上运行的路径规划模块。
在至少一个实施例中，对于3、4或5级的驱动，可以同时运行多个神经网络。例如，在至少一个实施例中，由“小心：闪烁的灯指示结冰状况(Caution:flashing lightsindicate icy conditions)”以及电灯组成的警告标志可以由多个神经网络独立地或共同地解释。在至少一个实施例中，可以通过第一部署的神经网络(例如，已经训练的神经网络)标志本身识别为交通标志，可以通过第二部署的神经网络来解释文本“闪烁的灯指示结冰状况(flashing lights indicate icy conditions)”，其通知车辆的路径规划软件(最好在CPU Complex上执行)：当检测到闪烁的灯光时，就会存在结冰状况。在至少一个实施例中，可以通过在多个帧上操作第三部署的神经网络来识别闪烁的灯，向车辆的路径规划软件通知存在(或不存在)闪烁的灯。在至少一个实施例中，所有三个神经网络可以同时运行，例如在DLA内和/或在一个或更多个GPU 1608上。
在至少一个实施例中，用于面部识别和车辆所有者识别的CNN可以使用来自相机传感器的数据来识别授权驾驶员和/或车辆1600的所有者的存在。在至少一个实施例中，当所有者接近驾驶员门并打开灯时，常开传感器处理器引擎可用于解锁车辆，并且，在安全模式下，当所有者离开该车辆时，可用于禁用车辆。以此方式，一个或更多个SoC 1604提供防止盗窃和/或劫车的保障。
在至少一个实施例中，用于紧急车辆检测和识别的CNN可以使用来自麦克风1696的数据来检测和识别紧急车辆警报器。在至少一个实施例中，一个或更多个SoC 1604使用CNN来对环境和城市声音进行分类，以及对视觉数据进行分类。在至少一个实施例中，训练在DLA上运行的CNN以识别紧急车辆的相对接近速度(例如，通过使用多普勒效应)。在至少一个实施例中，还可以训练CNN来识别针对车辆正在运行的区域的紧急车辆，如一个或更多个GNSS传感器1658所识别。在至少一个实施例中，当在欧洲运行时，CNN将寻求检测欧洲警报器，而在美国时，CNN将寻求仅识别北美警报器。在至少一个实施例中，一旦检测到紧急车辆，就可以在一个或更多个超声波传感器1662的辅助下使用控制程序来执行紧急车辆安全例程、减速车辆、将车辆驶至路边、停车、和/或使车辆闲置，直到一个或更多个紧急车辆通过。
在至少一个实施例中，车辆1600可以包括一个或更多个CPU 1618(例如，一个或更多个离散CPU或一个或更多个dCPU)，其可以经由高速互连(例如PCIe)耦合到一个或更多个SoC 1604。在至少一个实施例中，一个或更多个CPU 1618可以包括X86处理器，例如一个或更多个CPU 1618可用于执行各种功能中的任何功能，例如包括在ADAS传感器和一个或更多个SoC 1604之间潜在的仲裁不一致的结果，和/或一个或更多个监控控制器1636的状态和健康和/或片上信息系统(“信息SoC”)1630。
在至少一个实施例中，车辆1600可以包括一个或更多个GPU 1620(例如，一个或更多个离散GPU或一个或更多个dGPU)，其可以经由高速互连(例如NVIDIA的NVLINK)耦合到一个或更多个SoC 1604。在至少一个实施例中，一个或更多个GPU 1620可以提供附加的人工智能功能，例如通过执行冗余和/或不同的神经网络，并且可以至少部分地基于来自车辆1600的传感器的输入(例如，传感器数据)来用于训练和/或更新神经网络。
在至少一个实施例中，车辆1600可以进一步包括网络接口1624，其可以包括但不限于一个或更多个无线天线1626(例如，用于不同通信协议的一个或更多个无线天线1626，诸如蜂窝天线、蓝牙天线等)。在至少一个实施例中，网络接口1624可以用于使能通过互联网云(例如，采用一个或更多个服务器和/或其他网络设备)与其他车辆和/或计算设备(例如乘客的客户端设备)的无线连接。在至少一个实施例中，为了与其他车辆通信，可以在车辆1600和其他车辆之间建立直接链路和/或可以建立间接链路(例如，通过网络和互联网)。在至少一个实施例中，可以使用车辆到车辆的通信链路来提供直接链路。在至少一个实施例中，车辆到车辆的通信链路可以向车辆1600提供关于车辆1600附近的车辆的信息(例如，车辆1600前面、侧面和/或后面的车辆)。在至少一个实施例中，前述功能可以是车辆1600的协作自适应巡航控制功能的一部分。
在至少一个实施例中，网络接口1624可以包括SoC，其提供调制和解调功能并使一个或更多个控制器1636能够通过无线网络进行通信。在至少一个实施例中，网络接口1624可以包括射频前端，用于从基带到射频的上转换以及从射频到基带的下转换。在至少一个实施例中，可以以任何技术上可行的方式执行频率转换。例如，可以通过公知的过程和/或使用超外差过程来执行频率转换。在至少一个实施例中，射频前端功能可以由单独的芯片提供。在至少一个实施例中，网络接口可以包括用于通过LTE、WCDMA、UMTS、GSM、CDMA2000、蓝牙、蓝牙LE、Wi-Fi、Z-Wave、ZigBee、LoRaWAN和/或其他无线协议进行通信的无线功能。
在至少一个实施例中，车辆1600可以进一步包括一个或更多个数据存储1628，其可以包括但不限于片外(例如，一个或更多个SoC 1604)存储。在至少一个实施例中，一个或更多个数据存储1628可以包括但不限于一个或更多个存储元件，包括RAM、SRAM、动态随机存取存储器(“DRAM”)、视频随机存取存储器(“VRAM”)、闪存、硬盘和/或其他组件和/或可以存储至少一位数据的设备。
在至少一个实施例中，车辆1600可以进一步包括一个或更多个GNSS传感器1658(例如，GPS和/或辅助GPS传感器)，以辅助地图绘制、感知、占用光栅生成和/或路径规划功能。在至少一个实施例中，可以使用任何数量的GNSS传感器1658，包括例如但不限于使用具有以太网的USB连接器连接到串行接口(例如RS-232)桥的GPS。
在至少一个实施例中，车辆1600可以进一步包括一个或更多个RADAR传感器1660。一个或更多个RADAR传感器1660可以由车辆1600用于远程车辆检测，即使在黑暗和/或恶劣天气条件下。在至少一个实施例中，RADAR功能安全等级可以是ASIL B。一个或更多个RADAR传感器1660可以使用CAN总线和/或总线1602(例如，以传输由一个或更多个RADAR传感器1660生成的数据)来进行控制和接入对象跟踪数据，在某些示例中可以接入以太网以接入原始数据。在至少一个实施例中，可以使用各种各样的RADAR传感器类型。例如但不限于，RADAR传感器1660中的一个或更多个传感器可适合于前、后和侧面RADAR使用。在至少一个实施例中，一个或更多个RADAR传感器1660是一个或更多个脉冲多普勒RADAR传感器。
在至少一个实施例中，一个或更多个RADAR传感器1660可以包括不同的配置，例如具有窄视野的远程、具有宽事业的近程、近程侧面覆盖等。在至少一个实施例中，远程RADAR可以用于自适应巡航控制功能。在至少一个实施例中，远程RADAR系统可以提供通过两次或更多次独立扫描(例如在250m范围内)实现的宽广的视野。在至少一个实施例中，一个或更多个RADAR传感器1660可以帮助在静态对象和运动对象之间区分，并且可以被ADAS系统1638用于紧急制动辅助和向前碰撞警告。在至少一个实施例中，包括在远程RADAR系统中的一个或更多个传感器1660可以包括但不限于具有多个(例如六个或更多个)固定RADAR天线以及高速CAN和FlexRay接口的单基地多模式RADAR。在至少一个实施例中，具有六个天线、中央四个天线可以创建聚焦的波束图，该波束图设计为以较高的速度记录车辆1600的周围环境，而相邻车道的交通干扰最小。在至少一个实施例中，其他两个天线可以扩大视野，从而可以快速检测进入或离开车道的车辆1600。
在至少一个实施例中，作为示例，中程RADAR系统可包括例如高达160m(前)或80m(后)的范围，以及高达42度(前)或150度(后)的视野。在至少一个实施例中，短程RADAR系统可以包括但不限于设计成安装在后保险杠的两端的任意数量的RADAR传感器1660。当安装在后保险杠的两端时，在至少一个实施例中，RADAR传感器系统可以产生两个光束，该两个光束不断地监测车辆后部和附近的盲点。在至少一个实施例中，短程RADAR系统可以在ADAS系统1638中用于盲点检测和/或车道变更辅助。
在至少一个实施例中，车辆1600可以进一步包括一个或更多个超声传感器1662。在至少一个实施例中，可以定位在车辆1600的前、后和/或侧面的一个或更多个超声传感器1662可以用于停车辅助和/或创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的超声传感器1662，并且可以将不同的超声传感器1662用于不同的检测范围(例如2.5m、4m)。在至少一个实施例中，超声传感器1662可以在ASIL B的功能安全等级下操作。
在至少一个实施例中，车辆1600可以包括一个或更多个LIDAR传感器1664。一个或更多个LIDAR传感器1664可以用于对象和行人检测、紧急制动、避免碰撞和/或其他功能。在至少一个实施例中，一个或更多个LIDAR传感器1664可以是功能安全等级ASIL B。在至少一个实施例中，车辆1600可以包括可以使用以太网的多个(例如，两个、四个、六个等)LIDAR传感器1664(例如，将数据提供给千兆以太网交换机)。
在至少一个实施例中，一个或更多个LIDAR传感器1664可能能够提供针对360度视野的对象及其距离的列表。在至少一个实施例中，市售的一个或更多个LIDAR传感器1664例如可以具有大约100m的广告范围，具有2cm-3cm的精度，并且支持100Mbps的以太网连接。在至少一个实施例中，可以使用一个或更多个非突出的LIDAR传感器1664。在这样的实施例中，一个或更多个LIDAR传感器1664可以用作小型设备来实现，所述小型设备可以嵌入到车辆1600的前、后、侧面和/或拐角中。在至少一个实施例中，一个或更多个LIDAR传感器1664，在这样的实施例中，即使对于低反射率的对象，也可以提供高达120度的水平视野和35度的垂直视野，并且具有200m的范围。在至少一个实施例中，可将前向一个或更多个LIDAR传感器1664配置为用于45度至165度之间的水平视野。
在至少一个实施例中，也可以使用LIDAR技术(诸如3D闪光LIDAR)。3D闪光LIDAR使用激光闪光作为传输源，以照亮车辆1600周围大约200m。在至少一个实施例中，闪光LIDAR单元包括但不限于接收器，该接收器记录激光脉冲传播时间和每个像素上的反射光，该像素又对应于从车辆1600到对象的范围。在至少一个实施例中，闪光LIDAR可以允许利用每个激光闪光来生成周围环境的高度准确且无失真的图像。在至少一个实施例中，可以部署四个闪光LIDAR传感器，在车辆1600的每一侧部署一个传感器。在至少一个实施例中，3D闪光LIDAR系统包括但不限于除了风扇(例如非扫描LIDAR设备)以外没有移动部件的固态3D视线阵列LIDAR相机。在至少一个实施例中，闪光LIDAR设备可以每帧使用5纳秒的I类(人眼安全)激光脉冲，并且可以捕获3D测距点云和共同登记的强度数据形式的反射激光。
在至少一个实施例中，车辆1600还可包括一个或更多个IMU传感器1666。在至少一个实施例中，一个或更多个IMU传感器1666可位于车辆1600的后轴中心。在至少一个实施例中，一个或更多个IMU传感器1666可以包括，例如但不限于，一个或更多个加速度计、一个或更多个磁力计、一个或更多个陀螺仪、一个或更多个磁罗盘和/或其他传感器类型。在至少一个实施例中，例如在六轴应用程序中，一个或更多个IMU传感器1666可以包括但不限于加速度计和陀螺仪。在至少一个实施例中，例如在九轴应用程序中，一个或更多个IMU传感器1666可以包括但不限于加速度计、陀螺仪和磁力计。
在至少一个实施例中，一个或更多个IMU传感器1666可以实现为结合了微机电系统(“MEMS”)惯性传感器，高灵敏度GPS接收器和先进的卡尔曼滤波算法的微型高性能GPS辅助惯性导航系统(“GPS/INS”)，以提供位置、速度和姿态的估算；在至少一个实施例中，一个或更多个IMU传感器1666可使车辆1600估算航向而无需来自磁传感器通过直接观测和关联从GPS到一个或更多个IMU传感器1666的速度变化来实现的输入。在至少一个实施例中，一个或更多个IMU传感器1666和一个或更多个GNSS传感器1658可以组合在单个集成单元中。
在至少一个实施例中，车辆1600可以包括放置在车辆1600内和/或周围的一个或更多个麦克风1696。在至少一个实施例中，此外，一个或更多个麦克风1696可以用于紧急车辆检测和识别。
在至少一个实施例中，车辆1600可以进一步包括任何数量的相机类型，包括一个或更多个立体相机1668、一个或更多个广角相机1670、一个或更多个红外相机1672、一个或更多个环绕相机1674、一个或更多个远程相机1698、一个或更多个中程相机1676和/或其他相机类型。在至少一个实施例中，相机可用于捕获车辆1600的整个外围周围的图像数据。在至少一个实施例中，所使用的相机的类型取决于车辆1600。在至少一个实施例中，相机类型的任何组合可以是用于在车辆1600周围提供必要覆盖范围。在至少一个实施例中，相机的数量可以根据实施例而不同。例如，在至少一个实施例中，车辆1600可以包括六个相机、七个相机、十个相机、十二个相机或其他数量的相机。在至少一个实施例中，相机可以作为示例但不限于支持千兆位多媒体串行链路(“GMSL”)和/或千兆位以太网。在至少一个实施例中，本文先前参照图16A和图16B可以更详细地描述了每个相机。
在至少一个实施例中，车辆1600可以进一步包括一个或更多个振动传感器1642。在至少一个实施例中，一个或更多个振动传感器1642可以测量车辆1600的部件(例如，轴)的振动。例如，在至少一个实施例中，振动的变化可以指示路面的变化。在至少一个实施例中，当使用两个或更多个振动传感器1642时，振动之间的差异可以用于确定路面的摩擦或打滑(例如，当在动力驱动轴和自由旋转轴之间存在振动差异时)。
在至少一个实施例中，车辆1600可以包括ADAS系统1638。ADAS系统1638可以包括但不限于SoC。在至少一个实施例中，ADAS系统1638可以包括但不限于任何数量的自主/自适应/自动巡航控制(“ACC”)系统、协作自适应巡航控制(“CACC”)系统、前撞警告(“FCW”)系统、自动紧急制动(“AEB”)系统、车道偏离警告(“LDW”)系统、车道保持辅助(“LKA”)系统、盲区警告(“BSW”)系统、后方交叉交通警告(“RCTW”)系统、碰撞警告(“CW”)系统、车道对中(“LC”)系统和/或其他系统、特征和/或功能及其组合。
在至少一个实施例中，ACC系统可以使用一个或更多个RADAR传感器1660、一个或更多个LIDAR传感器1664和/或任何数量的相机。在至少一个实施例中，ACC系统可以包括纵向ACC系统和/或横向ACC系统。在至少一个实施例中，纵向ACC系统监控并控制到紧邻车辆1600的其他车辆的距离，并自动调节车辆1600的速度以保持与前方车辆的安全距离。在至少一个实施例中，横向ACC系统执行距离保持，并在需要时建议车辆1600改变车道。在至少一个实施例中，横向ACC与其他ADAS应用程序有关，例如LC和CW。
在至少一个实施例中，CACC系统使用来自其他车辆的信息，该信息可以经由网络接口1624和/或一个或更多个无线天线1626从其他车辆接收经由无线链路或者间接经由网络连接(例如，经由互联网)接收。在至少一个实施例中，直接链路可以由车辆到车辆(“V2V”)的通信链路提供，而间接链路可以由基础设施到车辆(“I2V”)的通信链路提供。通常，V2V通信概念提供关于紧接在前的车辆(例如，紧接在车辆1600之前并与之在同一车道上的车辆)的信息，而I2V通信概念提供关于更前方交通的信息。在至少一个实施例中，CACC系统可以包括I2V和V2V信息源之一或两者。在至少一个实施例中，在给定车辆1600之前的车辆的信息的情况下，CACC系统可以更可靠，并且具有改善交通流的平滑度并减少道路拥堵的潜力。
在至少一个实施例中，FCW系统被设计成警告驾驶员危险，以便驾驶员可以采取纠正措施。在至少一个实施例中，FCW系统使用前向相机和/或一个或更多个RADAR传感器1660，其耦合至专用处理器、DSP、FPGA和/或ASIC，其电耦合至驾驶员反馈，例如显示器、扬声器和/或振动组件。在至少一个实施例中，FCW系统可以提供警告，例如以声音、视觉警告，振动和/或快速制动脉冲的形式。
在至少一个实施例中，AEB系统检测到与另一车辆或其他对象的即将发生的向前碰撞，并且如果驾驶员在指定的时间或距离参数内未采取纠正措施，则可以自动施加制动。在至少一个实施例中，AEB系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个前向相机和/或一个或更多个RADAR传感器1660。在至少一个实施例中，当AEB系统检测到危险时，AEB系统通常首先警告驾驶员采取纠正措施以避免碰撞，并且，如果驾驶员没有采取纠正措施，则AEB系统可以自动施加制动器以试图防止或至少减轻预测碰撞的影响。在至少一个实施例中，AEB系统可以包括诸如动态制动器支持和/或即将发生碰撞的制动的技术。
在至少一个实施例中，当车辆1600越过车道标记时，LDW系统提供视觉、听觉和/或触觉警告，例如方向盘或座椅振动，以警告驾驶员。在至少一个实施例中，当驾驶员通过激活转向信号灯指示有意的车道偏离时，LDW系统不活跃。在至少一个实施例中，LDW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的面向正面的相机，其被电耦合到驾驶员反馈，所述驾驶员反馈诸如显示器、扬声器和/或振动组件之类。LKA系统是LDW系统的一种变型。在至少一个实施例中，如果车辆1600开始离开车道，则LKA系统提供转向输入或制动以校正车辆1600。
在至少一个实施例中，BSW系统检测并警告汽车盲区中的车辆驾驶员。在至少一个实施例中，BSW系统可以提供视觉、听觉和/或触觉警报，以指示合并或改变车道是不安全的。在至少一个实施例中，当驾驶员使用转向灯时，BSW系统可以提供附加警告。在至少一个实施例中，BSW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个朝后侧的相机和/或一个或更多个RADAR传感器1660，其电耦合到驾驶员反馈，例如显示器、扬声器和/或振动组件。
在至少一个实施例中，当在车辆1600倒车时在后相机范围之外检测到对象时，RCTW系统可以提供视觉、听觉和/或触觉通知。在至少一个实施例中，RCTW系统包括AEB系统，以确保应用程序车辆制动器以避免碰撞。在至少一个实施例中，RCTW系统可以使用一个或更多个面向后方的RADAR传感器1660，其耦合到专用处理器、DSP、FPGA和/或ASIC，其被电耦合到驾驶员反馈，所述驾驶员反馈诸如显示器、扬声器和/或振动组件之类。
在至少一个实施例中，常规的ADAS系统可能易于产生误报结果，这可能使驾驶员烦恼和分散注意力，但通常不是灾难性的，因为常规的ADAS系统会警告驾驶员并允许驾驶员决定安全状况是否真正存在并采取相应动作。在至少一个实施例中，在结果冲突的情况下，车辆1600本身决定是否听从主计算机或辅助计算机(例如，的第一控制器1636或第二控制器1636)的结果。例如，在至少一个实施例中，ADAS系统1638可以是用于将感知信息提供给备份计算机合理性模块的备用和/或辅助计算机。在至少一个实施例中，备用计算机合理性监控器可以在硬件组件上运行冗余的各种软件，以检测感知和动态驾驶任务中的故障。在至少一个实施例中，可以将来自ADAS系统1638的输出提供给监控MCU。在至少一个实施例中，如果来自主计算机和辅助计算机的输出冲突，则监督MCU决定如何协调冲突以确保安全操作。
在至少一个实施例中，主计算机可以配置为向监督MCU提供置信度分数，以指示主计算机对所选结果的置信度。在至少一个实施例中，如果置信度得分超过阈值，则监督MCU可以遵循该主计算机的指示，而不管该辅助计算机是否提供冲突或不一致的结果。在至少一个实施例中，在置信度得分不满足阈值的情况下，并且在主计算机和辅助计算机指示不同的结果(例如，冲突)的情况下，监督MCU可以在计算机之间仲裁以确定适当的结果。
在至少一个实施例中，监督MCU可以配置为运行神经网络，该神经网络被训练和配置为至少部分地基于来自主计算机和辅助计算机的输出，来确定辅助计算机提供错误警报的条件。在至少一个实施例中，监督MCU中的神经网络可以学习何时可以信任辅助计算机的输出，以及何时不能信任。例如，在至少一个实施例中，当该辅助计算机是基于RADAR的FCW系统时，该监督MCU中的神经网络可以学习FCW系统何时识别实际上不是危险的金属对象，例如会触发警报的排水格栅或井盖。在至少一个实施例中，当辅助计算机是基于相机的LDW系统时，当存在骑自行车的人或行人并且实际上车道偏离是最安全的操作时，监督MCU中的神经网络可以学会覆盖LDW。在至少一个实施例中，监督MCU可以包括适合于运行具有相关联的存储器的神经网络的DLA或GPU中的至少一个。在至少一个实施例中，监督MCU可以包括和/或被包括为一个或更多个SoC 1604的组件。
在至少一个实施例中，ADAS系统1638可以包括使用传统的计算机视觉规则执行ADAS功能的辅助计算机。在至少一个实施例中，该辅助计算机可以使用经典计算机视觉规则(如果-则)，并且监督MCU中的神经网络的存在可以提高可靠性、安全性和性能。例如，在至少一个实施例中，多样化的实现方式和有意的非同一性使得整个系统更加容错，尤其是对于由软件(或软件-硬件接口)功能引起的故障。例如，在至少一个实施例中，如果在主计算机上运行的软件中存在软件漏洞或错误，并且在辅助计算机上运行的不相同的软件代码提供了相同的总体结果，则监督MCU可以更有把握地认为总体结果是正确，并且主计算机上的软件或硬件中的漏洞不会导致重大错误。
在至少一个实施例中，可以将ADAS系统1638的输出输入到主计算机的感知模块和/或主计算机的动态驾驶任务模块中。例如，在至少一个实施例中，如果ADAS系统1638由于正前方的对象而指示向前碰撞警告，则感知块可以在识别对象时使用该信息。在至少一个实施例中，如本文所述，辅助计算机可以具有其自己的神经网络，该神经网络经过训练从而降低了误报的风险。
在至少一个实施例中，车辆1600可以进一步包括信息娱乐SoC 1630(例如，车载信息娱乐系统(IVI))。尽管被示出和描述为SoC，但是在至少一个实施例中，信息娱乐系统1630可以不是SoC，并且可以包括但不限于两个或更多个分立组件。在至少一个实施例中，信息娱乐SoC 1630可以包括但不限于硬件和软件的组合，其可以用于提供音频(例如，音乐、个人数字助理、导航指令、新闻、广播等)、视频(例如，电视、电影、流媒体等)、电话(例如，免提通话)、网络连接(例如，LTE、WiFi等)和/或信息服务(例如，导航系统、后停车辅助、无线电数据系统、与车辆相关的信息，例如燃油水平、总覆盖距离、制动燃油水平、油位、车门打开/关闭、空气滤清器信息等)到车辆1600。例如，信息娱乐SoC 1630可以包括收音机、磁盘播放器、导航系统、视频播放器、USB和蓝牙连接、汽车、车载娱乐系统、WiFi、方向盘音频控制、免提语音控制、抬头显示器(“HUD”)、HMI显示器1634、远程信息处理设备、控制面板(例如，用于控制各种组件、特征和/或系统和/或与之交互)和/或其他组件。在至少一个实施例中，信息娱乐SoC 1630可以进一步用于向车辆的用户提供信息(例如，视觉和/或听觉的)，诸如来自ADAS系统1638的信息、自动驾驶信息(诸如计划的车辆操纵)、轨迹、周围环境信息(例如，交叉路口信息、车辆信息、道路信息等)和/或其他信息。
在至少一个实施例中，信息娱乐SoC 1630可以包括任何数量和类型的GPU功能。在至少一个实施例中，信息娱乐SoC 1630可以通过总线1602(例如，CAN总线、以太网等)与车辆1600的其他设备、系统和/或组件通信。在至少一个实施例中，信息娱乐SoC 1630可以是耦合到监控MCU，使得信息娱乐系统的GPU可以在主控制器1636(例如，车辆1600的主计算机和/或备用计算机)发生故障的情况下执行一些自动驾驶功能。在至少一个实施例中，信息娱乐SoC 1630可以使车辆1600进入司机到安全停止模式，如本文所述。
在至少一个实施例中，车辆1600可以进一步包括仪表板1632(例如，数字仪表板、电子仪表板、数字仪表操纵板等)。在至少一个实施例中，仪表板1632可以包括但不限于控制器和/或超级计算机(例如，离散控制器或超级计算机)。在至少一个实施例中，仪表板1632可以包括但不限于一组仪表的任何数量和组合，例如车速表、燃料水平、油压、转速表、里程表、转弯指示器、换档位置指示器、一个或更多个安全带警告灯、一个或更多个驻车制动警告灯、一个或更多个发动机故障灯、辅助约束系统(例如安全气囊)信息、照明控件、安全系统控件、导航信息等。在某些示例中，信息可能是在信息娱乐SoC 1630和仪表板1632之间显示和/或共享。在至少一个实施例中，仪表板1632可以被包括作为信息娱乐SoC 1630的一部分，反之亦然。
在至少一个实施例中，发送到车辆800和/或从车辆800发送的无线信号是至少部分地基于关于图1至图14中的至少一个描述的至少一种技术而编码的5G无线通信信号，以向车辆800提供用于其自主操作的信息，例如天气数据，导航数据，道路状况数据，和/或可用于向远程操作员提供远程控制车辆800的能力。
图16D是根据至少一个实施例的在基于云的服务器与图16A的自动驾驶车辆1600之间进行通信的系统1676的图。在至少一个实施例中，系统1676可以包括但不限于一个或更多个服务器1678、一个或更多个网络1690以及任何数量和类型的车辆，包括车辆1600。一个或更多个服务器1678可以包括但不限于，多个GPU 1684(A)-1684(H)(在本文中统称为GPU 1684)、PCIe交换机1682(A)-1682(D)(在本文中统称为PCIe交换机1682)，和/或CPU1680(A)-1680(B)(在本文中统称为CPU 1680)、GPU 1684、CPU 1680和PCIe交换机1682可以与高速连接线互连，例如但不限于，由NVIDIA开发的NVLink接口1688和/或PCIe连接1686。GPU 1684通过NVLink和/或NVSwitchSoC连接，GPU 1684和PCIe交换机1682通过PCIe互连连接。在至少一个实施例中，尽管示出了八个GPU 1684、两个CPU 1680和四个PCIe交换机1682，但这并不旨在进行限制。在至少一个实施例中，一个或更多个服务器1678中的每一个可以包括但不限于任意数量的GPU 1684、CPU 1680和/或PCIe交换机1682的任何组合。例如，在至少一个实施例中，一个或更多个服务器1678可各自包括八个、十六个、三十二个和/或更多个GPU 1684。
在至少一个实施例中，一个或更多个服务器1678可以通过一个或更多个网络1690并从车辆接收表示图像的图像数据，该图像示出了意外的或改变的道路状况，例如最近开始的道路工程。在至少一个实施例中，一个或更多个服务器1678可以通过一个或更多个网络1690并且向车辆传输经更新的等神经网络1692、更新的神经网络1692和/或地图信息1694，包括但不限于关于交通和道路状况的信息。在至少一个实施例中，对地图信息1694的更新可以包括但不限于对HD地图1622的更新，例如关于建筑工地、坑洼、便道、洪水和/或其他障碍物的信息。在至少一个实施例中，神经网络1692、更新的神经网络1692和/或地图信息1694可能是由从环境中的任何数量的车辆接收的数据中表示的新训练和/或经验产生的，和/或至少基于在数据中心执行的训练(例如，使用一个或更多个服务器1678和/或其他服务器)。
在至少一个实施例中，一个或更多个服务器1678可以用于至少部分地基于训练数据来训练机器学习模型(例如，神经网络)。在至少一个实施例中，训练数据可以由车辆产生，和/或可以在模拟中产生(例如，使用游戏引擎)。在至少一个实施例中，标记任何数量的训练数据(例如，在相关的神经网络受益于监督学习的情况下)和/或经历其他预处理。在至少一个实施例中，没有对任何数量的训练数据进行标记和/或预处理(例如，在相关联的神经网络不需要监督学习的情况下)。在至少一个实施例中，一旦机器学习模型被训练，机器学习模型就可以被车辆使用(例如，通过一个或更多个网络1690传输到车辆，和/或机器学习模型可以被一个或更多个服务器1678使用以远程监控车辆。
在至少一个实施例中，一个或更多个服务器1678可以从车辆接收数据并且将数据应用程序于最新的实时神经网络以用于实时智能推理。在至少一个实施例中，一个或更多个服务器1678可以包括由一个或更多个GPU 1684供电的深度学习超级计算机和/或专用AI计算机，例如由NVIDIA开发的DGX和DGX Station机器。然而，在至少一个实施例中，一个或更多个服务器1678可以包括使用CPU供电的数据中心的深度学习基础设施。
在至少一个实施例中，一个或更多个服务器1678的深度学习基础结构可能能够进行快速、实时的推理，并且可以使用该能力来评估和验证车辆1600中处理器、软件和/或相关硬件的健康。例如，在至少一个实施例中，深度学习基础设施可以从车辆1600接收周期性更新，例如车辆1600在该图像序列中所定位的图像序列和/或对象(例如，通过计算机视觉和/或其他机器学习对象分类技术)。在至少一个实施例中，深度学习基础设施可以运行其自己的神经网络以识别对象并将它们与车辆1600所识别的对象进行比较，并且，如果结果不匹配和深度学习基础设施断定车辆1600中的AI正在发生故障，则一个或更多个服务器1678可以将信号发送到车辆1600，以指示车辆1600的故障安全计算机采取控制、通知乘客并完成安全停车操作。
在至少一个实施例中，一个或更多个服务器1678可以包括一个或更多个GPU 1684和一个或更多个可编程推理加速器(例如NVIDIA的TensorRT 3设备)。在至少一个实施例中，GPU驱动的服务器和推理加速的组合可以使实时响应成为可能。在至少一个实施例中，例如在性能不太关键的情况下，可以将由CPU、FPGA和其他处理器驱动的服务器用于推理。在至少一个实施例中，硬件结构用于执行一个或更多个实施例。本文结合附图提供关于硬件结构的细节。
计算机系统
图17是示出根据至少一个实施例示例性计算机系统的框图，该示例性计算机系统可以是具有互连的设备和组件的系统，片上系统(SOC)或它们的某种形成有处理器的组合，该处理器可以包括执行单元以执行指令。在至少一个实施例中，根据本公开，例如本文所述的实施例，计算机系统1700可以包括但不限于组件，例如处理器1702，其执行单元包括逻辑以执行用于过程数据的算法。在至少一个实施例中，计算机系统1700可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(Intel Corporation of Santa Clara,California)获得的
处理器家族、XeonTM、
XScaleTM和/或StrongARMTM，
CoreTM或Intel
微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1700可以执行可从华盛顿州雷蒙德市的微软公司(Microsoft Corporation of Redmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。
实施例可以用在其他设备中，例如手持设备和嵌入式应用程序。手持设备的一些示例包括蜂窝电话、互联网协议(Internet Protocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用程序可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。
在至少一个实施例中，计算机系统1700可包括但不限于处理器1702，该处理器1702可包括但不限于一个或更多个执行单元1708，以根据本文描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，系统1700是单处理器台式机或服务器系统，但是在另一实施例中，系统1700可以是多处理器系统。在至少一个实施例中，处理器1702可以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1702可以耦合到处理器总线1710，该处理器总线1710可以在处理器1702与计算机系统1700中的其他组件之间传输数据信号。
在至少一个实施例中，处理器1702可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1704。在至少一个实施例中，处理器1702可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1702的外部。根据特定的实现和需求，其他实施例也可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1706可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。
在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1708也位于处理器1702中。在至少一个实施例中，处理器1702还可以包括微码(“ucode”)只读存储器(“ROM”)，其存储某些宏指令的微代码。在至少一个实施例中，执行单元1708可以包括用于处理封装指令集1709的逻辑。在至少一个实施例中，通过将封装指令集1709包括在通用处理器1702的指令集中，以及用于执行指令的相关电路，可以使用通用处理器1702中的封装数据来执行许多多媒体应用程序使用的操作。在一个或更多个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行运算来加速和更有效地执行许多多媒体应用程序，这可能不需要在处理器的数据总线上传输较小的数据单元来一次执行一个数据元素的一个或更多个运算。
在至少一个实施例中，执行单元1708也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1700可以包括但不限于存储器1720。在至少一个实施例中，存储器1720可以作为动态随机存取存储器(“DRAM”)设备、静态随机存取存储器(“SRAM”)设备、闪存设备或其他存储设备来实现。在至少一个实施例中，存储器1720可以存储由处理器1702可以执行的由数据信号表示的指令1719和/或数据1721。
在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1710和存储器1720。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1716，并且处理器1702可以经由处理器总线1710与MCH 1716通信。在至少一个实施例中，MCH1716可以提供到存储器1720的高带宽存储器路径1718以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH 1716可以在处理器1702、存储器1720和计算机系统1700中的其他组件之间启动数据信号，并且在处理器总线1710、存储器1720和系统I/O接口1722之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH 1716可以通过高带宽存储器路径1718耦合到存储器1720，并且图形/视频卡1712可以通过加速图形端口(Accelerated Graphics Port)(“AGP”)互连1714耦合到MCH 1716。
在至少一个实施例中，计算机系统1700可以使用系统I/O 1722，所述系统I/O1722是专有集线器接口总线来将MCH 1716耦合到I/O控制器集线器(“ICH”)1730。在至少一个实施例中，ICH 1730可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1720、芯片组和处理器1702的高速I/O总线。示例可以包括但不限于音频控制器1729、固件集线器(“FlashBIOS”)1728、无线收发器1726、数据存储1724、包含用户输入和键盘接口的传统I/O控制器1723、串行扩展端口1727(例如通用串行总线(USB)端口)和网络控制器1734。在至少一个实施例中，数据存储1724可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。
在至少一个实施例中，图17示出了包括互连的硬件设备或“芯片”的系统，而在其他实施例中，图17可以示出示范性片上系统(SoC)。在至少一个实施例中，图17中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统1700的一个或更多个组件使用计算快速链路(CXL)互连来互连。
在至少一个实施例中，关于图17示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，处理器1702和图形卡1712中的至少一者用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，处理器1702和图形卡1712中的至少一者用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图18是示出根据至少一个实施例的用于利用处理器1810的电子设备1800的框图。在至少一个实施例中，电子设备1800可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。
在至少一个实施例中，系统1800可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1810。在至少一个实施例中，处理器1810使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通用串行总线(“USB”)(1、2、3版)或通用异步接收器/发送器(“UART”)总线。
在至少一个实施例中，图18示出了系统，该系统包括互连的硬件设备或“芯片”，而在其他实施例中，图18可以示出示范性片上系统(SoC)。在至少一个实施例中，图18中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图18的一个或更多个组件使用计算快速链路(CXL)互连线来互连。
在至少一个实施例中，图18可以包括显示器1824、触摸屏1825、触摸板1830、近场通信单元(“NFC”)1845、传感器集线器1840、热传感器1846、快速芯片组(“EC”)1835、可信平台模块(“TPM”)1838、BIOS/固件/闪存(“BIOS，FW Flash”)1822、DSP 1860、SSD或HDD 1820(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、无线局域网单元(“WLAN”)1850、蓝牙单元1852、无线广域网单元(“WWAN”)1856、全球定位系统(GPS)1855、相机(“USB 3.0相机”)1854(例如USB 3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1815。这些组件可以各自以任何合适的方式实现。
在至少一个实施例中，其他组件可以通过以上所述的组件通信地耦合到处理器1810。在至少一个实施例中，加速度计1841、环境光传感器(“ALS”)1842、罗盘1843和陀螺仪1844可以可通信地耦合到传感器集线器1840。
在至少一个实施例中，热传感器1839、风扇1837、键盘1836和触摸板1830可以通信地耦合到EC 1835。在至少一个实施例中，扬声器1863、耳机1864和麦克风(“mic”)1865可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1862，其又可以通信地耦合到DSP1860。在至少一个实施例中，音频单元1862可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1857可以通信地耦合到WWAN单元1856。在至少一个实施例中，组件(诸如WLAN单元1850和蓝牙单元1852以及WWAN单元1856)可以被实现为下一代形式因素(NGFF)。
在至少一个实施例中，关于图18示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，处理器1810用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，处理器1810用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图19示出了根据至少一个实施例的计算机系统1900。在至少一个实施例中，计算机系统1900配置为实现贯穿本公开描述的各种过程和方法。
在至少一个实施例中，计算机系统1900包括但不限于至少一个中央处理单元(“CPU”)1902，该中央处理单元(“CPU”)1902连接到使用任何合适协议实现的通信总线1910，诸如PCI(“外围设备互联”)、外围组件互连Express(“PCI-Express”)、AGP(“加速图形端口”)、超传输或任何其他总线或点对点通信协议。在至少一个实施例中，计算机系统1900包括但不限于主存储器1904和控制逻辑(例如，实现为硬件、软件或其组合)，并且数据可以采取随机存取存储器(“RAM”)的形式存储在主存储器1904中。在至少一个实施例中，网络接口子系统(“网络接口”)1922提供到其他计算设备和网络的接口，用于从计算机系统1900接收数据并将数据传输到其他系统。
在至少一个实施例中，计算机系统1900在至少一个实施例中包括但不限于输入设备1908、并行处理系统1912和显示设备1906，它们可以使用常规的阴极视线管(“CRT”)、液晶显示器(“LCD”)、发光二极管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个实施例中，从输入设备1908(诸如键盘、鼠标、触摸板、麦克风和其他设备)接收用户输入。在至少一个实施例中，每个上述模块可以位于单个半导体平台上以形成处理系统。
在至少一个实施例中，参考图19示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，并行处理系统1912和CPU 1902中的至少一个用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，并行处理系统1912和CPU 1902中的至少之一用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图20示出了根据至少一个实施例的计算机系统2000。在至少一个实施例中，计算机系统2000包括但不限于计算机2010和USB棒2020。在至少一个实施例中，计算机2010可以包括但不限于任何数量和类型的处理器(未示出)和存储器(未示出)。在至少一个实施例中，计算机2010包括但不限于服务器、云实例、膝上型计算机和台式计算机。
在至少一个实施例中，USB棒2020包括但不限于处理单元2030、USB接口2040和USB接口逻辑2050。在至少一个实施例中，处理单元2030可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个实施例中，处理核心2030可以包括但不限于任何数量和类型的处理核心(未示出)。在至少一个实施例中，处理核心2030包括专用集成电路(“ASIC”)，该专用集成电路被优化为执行与机器学习相关联的任何数量和类型的操作。例如，在至少一个实施例中，处理核心2030是张量处理单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施例中，处理核心2030是视觉处理单元(“VPU”)，其被优化以执行机器视觉和机器学习推理操作。
在至少一个实施例中，USB接口2040可以是任何类型的USB连接器或USB插座。例如，在至少一个实施例中，USB接口2040是用于数据和电源的USB 3.0Type-C插座。在至少一个实施例中，USB接口2040是USB3.0Type-A连接器。在至少一个实施例中，USB接口逻辑2050可以包括使处理单元2030能够经由USB连接器2040与设备(例如计算机2010)接口的任何数量和类型的逻辑。
在至少一个实施例中，相对于图20示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，计算机2010用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，计算机2010用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图21A示出了示例性架构，其中多个GPU 2110-2113通过高速链路2140-2143(例如，总线，点对点互连等)通信地耦合到多个多核心处理器2105-2106。在一个实施例中，高速链路2140-2143支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0以及NVLink 2.0。
此外，在一个实施例中，两个或更多个GPU 2110-2113通过高速链路2129-2130互连，该高速链路可以使用与用于高速链路2140-2143的协议/链路类似或不同的协议/链路来实现。类似地，两个或更多个多核心处理器2105-2106可以通过高速链路2128连接，该高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，可以使用相同的协议/链路(例如，通过公共互连结构)来完成图21A中所示的各种系统组件之间的所有通信。
在一个实施例中，每个多核心处理器2105-2106分别经由存储器互连2126-2127通信地耦合到处理器存储器2101-2102，并且每个GPU 2110-2113分别通过GPU存储器互连2150-2153通信地耦合到GPU存储器2120-2123。存储器互连2126-2127和2150-2153可以利用相同或不同的存储器接入技术。作为示例而非限制，处理器存储器2101-2102和GPU存储器2120-2123可以是易失性存储器，诸如动态随机存取存储器(DRAM)(包括堆叠的DRAM)、图形DDR SDRAM(GDDR)(例如GDDR5、GDDR6)、或高带宽存储器(HBM)，和/或可以是非易失性存储器，例如3D XPoint或Nano-Ram。在一个实施例中，处理器存储器2101-2102的某些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储器(2LM)层次结构)。
如本文所述，尽管各种处理器2105-2106和GPU 2110-2113可以分别物理地耦合到特定存储器2101-2102、2120-2123，和/或可以实现统一存储器架构，其中同一虚拟系统地址空间(也称为“有效地址”空间)分布在各个物理存储器之间。例如，处理器存储器2101-2102可以各自包含64GB的系统存储器地址空间，并且GPU存储器2120-2123可以各自包含32GB的系统存储器地址空间(在此示例中，总共有256GB可寻址存储器)。
图21B示出了根据一个示例性实施例的用于多核心处理器2107和图形加速模块2146之间互连的附加细节。图形加速模块2146可以包括集成在线路卡上的一个或更多个GPU芯片，该线路卡经由高速链路2140耦合到处理器2107。图形加速模块2146可以集成在作为处理器2107的相同封装或芯片上。
在至少一个实施例中，示出的处理器2107包括多个核心2160A-2160D，每个核心都具有转换后备缓冲区2161A-2161D和一个或更多个高速缓存2162A-2162D。在至少一个实施例中，核心2160A-2160D可以包括未示出的用于执行指令和处理数据的各种其他组件。高速缓存2162A-2162D可以包括级别1(L1)和级别2(L2)高速缓存。此外，一个或更多个共享高速缓存2156可以被包括在高速缓存2162A-2162D中，并且由各组核心2160A-2160D共享。例如，处理器2107的一个实施例包括24个核心，每个核心具有其自己的L1高速缓存，十二个共享的L2高速缓存，和十二个共享的L3高速缓存。在该实施例中，两个相邻核心共享一个或更多个L2和L3高速缓存。处理器2107和图形加速模块2146与系统存储器2114连接，该系统存储器可以包括图21A中的处理器存储器2101-2102。
通过一致性总线2164经由核心间通信为存储在各个高速缓存2162A-2162D、2156和系统存储器2114中的数据和指令维护一致性。例如，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于检测到的对特定高速缓存行的读取或写入通过一致性总线2164进行通信。在一个实现中，通过一致性总线2164实现高速缓存监听协议，以监听(snoop)高速缓存接入。
在一个实施例中，代理电路2125将图形加速模块2146通信地耦合到一致性总线2164，从而允许图形加速模块2146作为核心2160A-2160D的对等方参与高速缓存一致性协议。特别地，接口2135通过高速链路2140(例如，PCIe总线、NVLink等)提供到代理电路2125的连接，并且接口2137将图形加速模块2146连接到链路2140。
在一个实现中，加速器集成电路2136代表图形加速模块2146的多个图形处理引擎2131、2132、N提供高速缓存管理、存储器接入、上下文管理和中断管理服务。图形处理引擎2131、2132、N可各自包括单独的图形处理单元(GPU)。图形处理引擎2131、2132、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和位块传输(blit)引擎。在至少一个实施例中，图形加速模块2146可以是具有多个图形处理引擎2131、2132、N的GPU，或者图形处理引擎2131、2132、N可以是集成在公共封装、线路卡或芯片上的各个GPU。
在一个实施例中，加速器集成电路2136包括存储器管理单元(MMU)2139，用于执行各种存储器管理功能，例如虚拟到物理存储器转换(也称为有效到真实存储器转换)，还包括用于访问系统存储器2114的存储器访问协议。MMU 2139还可包括转换后备缓冲区(“TLB”)(未示出)，用于高速缓存虚拟/有效到物理/实地址转换。在一个实施例中，高速缓存2138可以存储命令和数据，用于图形处理引擎2131、2132、N有效地访问。在至少一个实施例中，将存储在高速缓存2138和图形存储器2133-2134、M 中的数据与核心高速缓存2162A-2162D、2156和系统存储器2114保持一致。如前所述，可以代表高速缓存2138和存储器2133-2134、M经由代理电路2125来完成该任务(例如，将与处理器高速缓存2162A-2162D、2156上的高速缓存行的修改/访问有关的更新发送到高速缓存2138，并从高速缓存2138接收更新)。
一组寄存器2145存储由图形处理引擎2131-2132、N执行的线程的上下文数据，并且上下文管理电路2148管理线程上下文。例如，上下文管理电路2148可以执行保存和恢复操作，以在上下文切换期间保存和恢复各个线程的上下文(例如，其中保存第一线程并且存储第二线程，以便可以由图形处理引擎执行第二线程)。例如，上下文管理电路2148在上下文切换时，可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识的)。然后，当返回上下文时可以恢复寄存器值。在一个实施例中，中断管理电路2147接收并处理从系统设备接收的中断。
在一个实现方式中，MMU 2139将来自图形处理引擎2131的虚拟/有效地址转换为系统存储器2114中的真实/物理地址。加速器集成电路2136的一个实施例支持多个(例如，4、8、16)图形加速器模块2146和/或其他加速器设备。图形加速器模块2146可以专用于在处理器2107上执行的单个应用程序，或者可以在多个应用程序之间共享。在一个实施例中，呈现了虚拟化的图形执行环境，其中图形处理引擎2131-2132、N的资源与多个应用程序或虚拟机(VM)共享。在至少一个实施例中，可以基于处理要求和与VM和/或应用程序相关联的优先级，将资源细分为“切片”，其被分配给不同的VM和/或应用程序。
在至少一个实施例中，加速器集成电路2136作为到图形加速模块2146的系统的桥来执行，并提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路2136可以为主机处理器提供虚拟化设施，以管理图形处理引擎2131-2132的虚拟化、中断和存储器管理。
由于图形处理引擎2131-2132、N的硬件资源被明确地映射到主机处理器2107看到的实地址空间，因此任何主机处理器都可以使用有效地址值直接寻址这些资源。在一个实施例中，加速器集成电路2136的一个功能是物理分离图形处理引擎2131-2132、N，使得它们在系统看来为独立的单元。
在至少一个实施例中，一个或更多个图形存储器2133-2134、M分别耦合到每个图形处理引擎2131-2132、N。图形存储器2133-2134、M存储指令和数据，所述指令和数据由每个图形处理引擎2131-2132、N处理。图形存储器2133-2134、M可以是易失性存储器，例如DRAM(包括堆叠的DRAM)、GDDR存储器(例如，GDDR5，GDDR6)或HBM，和/或可以是非易失性存储器，例如3D XPoint或Nano-Ram。
在一个实施例中，为了减少链路2140上的数据流量，使用偏置技术以确保存储在图形存储器2133-2134、M中的数据是图形处理引擎2131-2132、N最常使用的并且最好核心2160A-2160D不使用(至少不经常使用)的数据。类似地，偏置机制试图将核心(并且优选地不是图形处理引擎2131-2132、N)需要的数据保持在核心的高速缓存2162A-2162D、2156和系统存储器2114中。
图21C示出了另一个示例性实施例，其中加速器集成电路2136被集成在处理器2107内。在该实施例中，图形处理引擎2131-2132、N经由接口2137和接口2135(同样可以利用任何形式的总线或接口协议)通过高速链路2140直接与加速器集成电路2136通信。加速器集成电路2136可以执行与关于图21B描述的操作类似的操作。但是由于它紧密靠近一致性总线2164和高速缓存2162A-2162D、2156，可能具有更高的吞吐量。一个实施例支持不同的编程模型，包括专用进程编程模型(无图形加速模块虚拟化)和共享编程模型(具有虚拟化)，所述编程模型可以包括由加速器集成电路2136控制的编程模型和由图形加速模块2146控制的编程模型。
在至少一个实施例中，图形处理引擎2131-2132、N专用于单个操作系统下的单个应用程序或进程。在至少一个实施例中，单个应用程序可以将其他应用程序请求汇聚(funnel)到图形处理引擎2131-2132、N，从而在VM/分区内提供虚拟化。
在至少一个实施例中，图形处理引擎2131-2132、N可以被多个VM/应用程序分区共享。在至少一个实施例中，共享模型可以使用系统管理程序来虚拟化图形处理引擎2131-2132、N，以允许每个操作系统访问。对于没有管理程序的单分区系统，操作系统拥有图形处理引擎2131-2132、N。在至少一个实施例中，操作系统可以虚拟化图形处理引擎2131-2132、N，以提供对每个进程或应用程序的接入。
在至少一个实施例中，图形加速模块2146或个体图形处理引擎2131-2132、N使用进程句柄(handle)来选择进程元素。在至少一个实施例中，进程元素被存储在系统存储器2114中，并且可使用本文所述的有效地址到实地址转换技术来寻址。在至少一个实施例中，进程句柄可以是特定于实现方式的值，在向图形处理引擎2131-2132、N注册其上下文时(即，调用系统软件以将进程元素添加到进程元素链接列表)，其被提供给主机进程。在至少一个实施例中，进程句柄的较低16位可以是该进程元素在进程元素链接列表中的偏移量。
图21D示出了示例性加速器集成切片2190。如本文所用，“切片”包括加速器集成电路2136的处理资源的指定部分。系统存储器2114中的应用程序有效地址空间2182存储进程元素2183。在一个实施例中，响应于来自在处理器2107上执行的应用程序2180的GPU调用2181，存储进程元素2183。进程元素2183包含相应的应用程序2180的进程状态。包含在进程元素2183中的工作描述符(WD)2184可以是由应用程序请求的单个作业，或者可以包含指向作业队列的指针。在至少一个实施例中，WD 2184是指向应用程序的地址空间2182中的作业请求队列的指针。
图形加速模块2146和/或各个图形处理引擎2131-2132、N可以由系统中所有进程或进程子集共享。在至少一个实施例中，可以包括用于设置进程状态并将WD 2184发送到图形加速模块2146以在虚拟化环境中开始作业的基础设施。
在至少一个实施例中，专用进程编程模型是特定于实现方式的。在该模型中，单个进程拥有图形加速模块2146或个体图形处理引擎2131。由于图形加速模块2146由单个进程拥有，管理程序初始化用于所拥有的分区的加速器集成电路2136，当指派了图形加速模块2146时，操作系统初始化用于所拥有的进程的加速器集成电路2136。
在操作中，加速器集成切片2190中的WD获取单元2191获取下一个WD 2184，其包括要由图形加速模块2146的一个或更多个图形处理引擎完成的工作的指示。来自WD 2184的数据可以存储在寄存器2145中，并由MMU 2139、中断管理电路2147和/或上下文管理电路2148使用，如图所示。例如，MMU 2139的一个实施例包括用于访问OS虚拟地址空间2185内的段/页表2186的段/页漫游电路。中断管理电路2147可以处理从图形加速模块2146接收的中断事件2192。当执行图形操作时，由图形处理引擎2131-2132、N生成的有效地址2193被MMU2139转换为实地址。
在一个实施例中，为每个图形处理引擎2131-2132、N和/或图形加速模块2146复制同一组寄存器2145，并且所述寄存器2145可以由管理程序或操作系统初始化。这些复制的寄存器中的每一个可以被包括在加速器集成切片2190中。可以由管理程序初始化的示例性寄存器在表1中示出。
表1–管理程序初始化的寄存器
表2中示出了可由操作系统初始化的示例性寄存器。
表2–操作系统初始化的寄存器
| 1 | 进程和线程标识 |
| 2 | 有效地址(EA)上下文保存/恢复指针 |
| 3 | 虚拟地址(VA)加速器利用率记录指针 |
| 4 | 虚拟地址(VA)存储段表指针 |
| 5 | 权限屏蔽 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 2184特定于特定的图形加速模块2146和/或图形处理引擎2131-2132、N。它包含图形处理引擎2131-2132、N完成工作所需的所有信息，或者它可以是指向存储器位置的指针，在该存储器位置应用程序已经设置了要完成的工作的命令队列。
图21E示出了共享模型的一个示例性实施例的附加细节。该实施例包括管理程序实地址空间2198，其中存储了进程元素列表2199。可经由管理程序2196来访问管理程序实地址空间2198，所述管理程序2196虚拟化用于操作系统2195的图形加速模块引擎。
在至少一个实施例中，共享编程模型允许来自系统中全部分区或分区子集的全部进程或进程子集使用图形加速模块2146。存在两种编程模型，其中图形加速模块2146由多个进程和分区共享：时间切片共享和图形定向共享。
在该模型中，系统管理程序2196拥有图形加速模块2146，并使其功能可用于所有操作系统2195。对于图形加速模块2146通过系统管理程序2196支持虚拟化，图形加速模块2146可以遵守如下要求：1)应用程序的作业请求必须是自主的(即，不需要在作业之间保持状态)，或者图形加速模块2146必须提供上下文保存和恢复机制，2)图形加速模块2146保证应用程序的作业请求在指定的时间量内完成，包括任何转换错误，或者图形加速模块2146提供了抢占作业处理的能力，3)在有向共享编程模型中进行操作时，必须确保图形加速模块2146在进程之间的公平性。
在至少一个实施例中，需要应用程序2180使用图形加速模块2146类型、工作描述符(WD)、权限屏蔽寄存器(AMR)值和上下文保存/恢复区域指针(CSRP)进行操作系统2195系统调用。在至少一个实施例中，图形加速模块2146类型描述了用于系统调用的目标加速函数。在至少一个实施例中，图形加速模块2146类型可以是系统特定的值。在至少一个实施例中，WD是专门为图形加速模块2146格式化的，并且可以采用图形加速模块2146命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针的形式，或描述要由图形加速模块2146完成的工作的任何其他数据结构的形式。在一个实施例中，AMR值是用于当前进程的AMR状态。在至少一个实施例中，传递给操作系统的值与设置AMR的应用程序类似。如果加速器集成电路2136和图形加速模块2146的实现不支持用户权限屏蔽覆写寄存器(UAMOR)，则在管理程序调用中传递AMR之前，操作系统可以将当前UAMOR值应用于AMR值。管理程序2196可以在将AMR放入进程元素2183中之前选择性地应用当前权限屏蔽覆写寄存器(AMOR)值。在至少一个实施例中，CSRP是寄存器2145中的一个，所述寄存器包含应用程序的有效地址空间2182中的区域的有效地址，供图形加速模块2146保存和恢复上下文状态。如果不需要在作业之间保存状态或者当作业被抢占时，则该指针是可选的。在至少一个实施例中，上下文保存/恢复区域可以是固定的系统存储器。
在接收到系统调用时，操作系统2195可以验证应用程序2180已经注册并且被授予使用图形加速模块2146的权限。然后，操作系统2195使用表3中所示的信息来调用管理程序2196。
表3–操作系统到管理程序调用参数
| 1 | 工作描述符(WD) |
| 2 | 权限屏蔽寄存器(AMR)值(可能被屏蔽) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 进程ID(PID)和可选线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用率记录指针(AURP) |
| 6 | 存储段表指针的虚拟地址(SSTP) |
| 7 | 逻辑中断服务号(LISN) |
在接收到管理程序调用时，管理程序2196验证操作系统2195已注册并被授予使用图形加速模块2146的权限。然后，管理程序2196将进程元素2183放入相应的图形加速模块2146类型的进程元素链接列表中。进程元素可以包括表4中所示的信息。
表4–进程元素信息
| 1 | 工作描述符(WD) |
| 2 | 权限屏蔽寄存器(AMR)值(可能被屏蔽) |
| 3 | 有效地址(EA)上下文保存/恢复区域指针(CSRP) |
| 4 | 进程ID(PID)和可选线程ID(TID) |
| 5 | 虚拟地址(VA)加速器利用率记录指针(AURP) |
| 6 | 存储段表指针的虚拟地址(SSTP) |
| 7 | 逻辑中断服务号(LISN) |
| 8 | 从管理程序调用参数派生的中断向量表 |
| 9 | 状态寄存器(SR)值 |
| 10 | 逻辑分区ID(LPID) |
| 11 | 实地址(RA)管理程序加速器利用率记录指针 |
| 12 | 存储描述符寄存器(SDR) |
在至少一个实施例中，管理程序初始化多个加速器集成切片2190寄存器2145。
如图21F所示，在至少一个实施例中，使用统一存储器，所述统一存储器可经由用于访问物理处理器存储器2101-2102和GPU存储器2120-2123的公共虚拟存储器地址空间来寻址。在该实现方式中，在GPU2110-2113上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器2101-2102，反之亦然，从而简化了可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器2101，第二部分被分配给第二处理器存储器2102，第三部分被分配给GPU存储器2120，以此类推。在至少一个实施例中，整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器2101-2102和GPU存储器2120-2123的每一个中，从而允许任何处理器或GPU采用映射到任何物理存储器的虚拟地址来访问该存储器。
在一个实施例中，一个或更多个MMU 2139A-2139E内的偏置/一致性管理电路2194A-2194E确保一个或更多个主机处理器(例如，2105)与GPU2110-2113的高速缓存之间的高速缓存一致性，并实现指示应在其中存储某些类型的数据的物理存储器的偏置技术。虽然在图21F中示出了偏置/一致性管理电路2194A-2194E的多个实例，但可以在一个或更多个主机处理器2105的MMU内和/或在加速器集成电路2136内实现偏置/一致性电路。
一个实施例允许将GPU附加存储器2120-2123映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与完整系统高速缓存一致性相关的性能缺陷。在至少一个实施例中，将GPU附加存储器2120-2123作为系统存储器来访问而无需繁重的高速缓存一致性开销的能力为GPU卸载提供了有利的操作环境。该布置允许主机处理器2105软件设置运算数并访问计算结果，而没有传统的I/O DMA数据拷贝的开销。这样的传统拷贝包括驱动程序调用、中断和存储器映射I/O(MMIO)访问，相对于简单的存储器访问而言，这些访问效率均较低。在至少一个实施例中，在没有高速缓存一致性开销的情况下访问GPU附加存储器2120-2123的能力对于卸载的计算的执行时间可能是关键的。例如，在具有大量流式写入存储器流量的情况下，高速缓存一致性开销可以显著降低GPU 2110-2113所看到的有效写入带宽。在至少一个实施例中，运算数设置的效率、结果访问的效率和GPU计算的效率可能会在确定GPU卸载的有效性方面发挥作用。
在至少一个实施例中，GPU偏置和主机处理器偏置的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是页面粒度结构(例如，以存储器页面的粒度来控制)，该页面粒度结构包括每个GPU附加的存储器页面1或2位。在至少一个实施例中，在GPU 2110-2113中具有或不具有偏置高速缓存(例如，用于高速缓存偏置表的频繁/最近使用的条目)的情况下，可以在一个或更多个GPU附加存储器2120-2123的被盗存储器范围中实现偏置表。替代地，可以在GPU内维护整个偏置表。
在至少一个实施例中，在实际访问GPU存储器之前，访问与对GPU附加存储器2120-2123的每次访问相关联的偏置表条目，从而引起以下操作。首先，来自GPU 2110-2113的在GPU偏置中找到其页面的本地请求被直接转发到相应的GPU存储器2120-2123。来自GPU的在主机偏置中找到其页面的本地请求被转发至处理器2105(例如，通过以上所述的高速链路)。在一个实施例中，来自处理器2105的在主机处理器偏置中找到所请求页面的请求完成了与正常存储器读取类似的请求。替代地，可以将指向GPU偏置页面的请求转发到GPU2110-2113。在至少一个实施例中，如果GPU当前不使用页面，则GPU可随后将页面迁移到主机处理器偏置。在至少一个实施例中，页面的偏置状态可以通过基于软件的机制、基于硬件辅助的软件的机制、或者在有限的情况下通过纯粹基于硬件的机制来改变。
一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用随后调用GPU的设备驱动程序，所述设备驱动程序随后发送消息(或使命令描述符入队)到GPU，引导GPU改变偏置状态，并在某些迁移中在主机中执行高速缓存刷新操作。在至少一个实施例中，高速缓存刷新操作用于从主机处理器2105偏置迁移到GPU偏置，但是不用于相反的迁移。
在一个实施例中，高速缓存一致性是通过暂时渲染主机处理器2105无法高速缓存的GPU偏置页面来维护的。为了访问这些页面，处理器2105可以请求来自GPU 2110的访问，GPU 2110可以或可以不立即授予访问权限。因此，为了减少处理器2105和GPU 2110之间的通信，确保GPU偏置页面是GPU所需的页面而不是主机处理器2105所需的页面是有益的，反之亦然。
一个或更多个硬件结构用于执行一个或更多个实施例。在本文中结合附图提供关于一个或更多个硬件结构的细节。
在至少一个实施例中，关于图21A-F示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，参考图21A-F示出或描述的至少一个GPU和/或多核处理器用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，相对于图21A-F示出或描述的至少一个GPU和/或多核处理器被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图22示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图22是示出根据至少一个实施例的可使用一个或更多个IP核心制造的芯片集成电路2200上的示例性系统的框图。在至少一个实施例中，集成电路2200包括一个或更多个应用程序处理器2205(例如，CPU)、至少一个图形处理器2210，并且可以另外包括图像处理器2215和/或视频处理器2220，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路2200包括外围或总线逻辑，其包括USB控制器2225、UART控制器2230、SPI/SDIO控制器2235和I2S/I2C控制器2240。在至少一个实施例中，集成电路2200可以包括显示设备2245耦合到高清多媒体接口(HDMI)控制器2250和移动工业处理器接口(MIPI)显示接口2255中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统2260提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器2265提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎2270。
在至少一个实施例中，关于图22示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，图形处理器2210用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，图形处理器2210用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图23A和图23B示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。
图23A和图23B是示出根据本文描述的实施例的在SoC内使用的示例性图形处理器的框图。图23A示出了根据至少一个实施例的芯片集成电路上系统的示例性图形处理器2310，其可以使用一个或更多个IP核心来制造。图23B示出了根据至少一个实施例的芯片集成电路上系统的另外示例性图形处理器2340，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图23A的图形处理器2310是低功耗图形处理器核心。在至少一个实施例中，图23B的图形处理器2340是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器2310、2340可以是图22的图形处理器2210的变体。
在至少一个实施例中，图形处理器2310包括顶点处理器2305和一个或更多个片段处理器2315A-2315N(例如2315A、2315B、2315C、2315D至2315N-1和2315N)。在至少一个实施例中，图形处理器2310可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器2305被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器2315A-2315N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器2305执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，一个或更多个片段处理器2315A-2315N使用由顶点处理器2305生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器2315A-2315N被优化以执行如在OpenGL API中所提供的片段着色器程序，其可以用于执行与在Direct 3D API中所提供的像素着色器程序类似的操作。
在至少一个实施例中，图形处理器2310附加地包括一个或更多个存储器管理单元(MMU)2320A-2320B、一个或更多个高速缓存2325A-2325B和一个或更多个电路互连2330A-2330B。在至少一个实施例中，一个或更多个MMU 2320A-2320B提供用于图形处理器2310的虚拟到物理地址的映射，包括用于顶点处理器2305和/或片段处理器2315A-2315N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存2325A-2325B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU 2320A-2320B可以与系统内的其他MMU同步，包括与图22的一个或更多个应用程序处理器2205、图像处理器2215和/或视频处理器2220相关联的一个或更多个MMU，使得每个处理器2205-2220可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连2330A-2330B使图形处理器2310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。
在至少一个实施例中，图形处理器2340包括一个或更多个MMU 2320A-2320B，高速缓存2325A-2325B以及图23A的图形处理器2310的电路互连2330A-2330B。在至少一个实施例中，图形处理器2340包括一个或多个着色器核心2355A-2355N(例如2355A，2355B，2355C，2355D，2355E，2355F，直到2355N-1和2355N)，其提供了统一的着色器核心体系结构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器2340包括核心间任务管理器2345，其充当线程分派器以将执行线程分派给一个或更多个着色器核心2355A-2355N和分块单元2358，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。
在至少一个实施例中，关于图23A和图23B示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器2310用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器2310被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图24A-24B示出了根据本文描述的实施例的附加示例性图形处理器逻辑。在至少一个实施例中，图24A示出了可以包括在图22的图形处理器2210内的图形核心2400，并且在至少一个实施例中，其可以是如图23B所示的统一着色器核心2355A-2355N。图24B示出了在至少一个实施例中的适用于在多芯片模块上部署的高度并行的通用图形处理单元2430。
在至少一个实施例中，图形核心2400包括共享指令高速缓存2402、纹理单元2418和高速缓存/共享存储器2420，它们对于图形核心2400内的执行资源是通用的。在至少一个实施例中，图形核心2400可包括多个切片2401A-2401N或每个核心的分区，并且图形处理器可包括图形核心2400的多个实例。在至少一个实施例中，切片2401A-2401N可包括支持逻辑，所述逻辑包括本地指令高速缓存2404A-2404N、线程调度器2406A-2406N、线程分派器2408A-2408N和一组寄存器2410A-2410N。在至少一个实施例中，切片2401A-2401N可以包括一组附加功能单元(AFU 2412A-2412N)、浮点单元(FPU 2414A-2414N)、整数算术逻辑单元(ALU 2416A-2416N)、地址计算单元(ACU 2413A-2413N)、双精度浮点单元(DPFPU 2415A-2415N)和矩阵处理单元(MPU 2417A-2417N)。
在至少一个实施例中，FPU 2414A-2414N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU 2415A-2415N则执行双精度(64位)浮点运算。在至少一个实施例中，ALU2416A-2416N可以以8位、16位和32位精度执行可变精度整数运算，并且可以配置为混合精度运算。在至少一个实施例中，MPU 2417A-2417N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU 2417-2417N可以执行各种矩阵运算以加速机器学习应用程序框架，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU 2412A-2412N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，正弦、余弦等)。
在至少一个实施例中，关于图24A示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器2400用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器2400用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图24B示出了在至少一个实施例中的通用处理单元(GPGPU)2430，其可以被配置为使得高度并行的计算操作能够由一组图形处理单元来执行。在至少一个实施例中，GPGPU2430可以直接链接到GPGPU 2430的其他实例，以创建多GPU集群以提高用于深度神经网络的训练速度。在至少一个实施例中，GPGPU 2430包括主机接口2432，以实现与主机处理器的连接。在至少一个实施例中，主机接口2432是PCI Express接口。在至少一个实施例中，主机接口2432可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU 2430接收主机处理器的命令，并使用全局调度器2434，以将与那些命令相关联的执行线程分配给一组计算集群2436A-2436H。在至少一个实施例中，计算群集2436A-2436H共享高速缓存存储器2438。在至少一个实施例中，高速缓存存储器2438可以用作计算群集2436A-2436H内的高速缓存存储器的更高级别的高速缓存。
在至少一个实施例中，GPGPU 2430包括存储器2444A-2444B，所述存储器2444A-2444B经由一组存储器控制器2442A-2442B与计算集群2436A-2436H耦合。在至少一个实施例中，存储器2444A-2444B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，其包括图形双倍数据速率(GDDR)存储器。
在至少一个实施例中，计算集群2436A-2436H每个都包括一组图形核心，例如图24A的图形核心2400，所述图形核心可以包括多种类型的整数和浮点逻辑单元，所述逻辑单元可以在计算机各种精度范围上执行计算操作，包括适用于机器学习计算的精度。例如，在至少一个实施例中，每个计算集群2436A-2436H中的浮点单元的至少一个子集可以被配置为执行16位或32位浮点运算，而浮点单元的不同子集可以配置为执行64位浮点运算。
在至少一个实施例中，GPGPU 2430的多个实例可以被配置为用作计算集群。在至少一个实施例中，计算集群2436A-2436H用于同步和数据交换的通信在实施例之间变化。在至少一个实施例中，GPGPU 2430的多个实例通过主机接口2432进行通信。在至少一个实施例中，GPGPU 2430包括I/O集线器2439，所述集线器将GPGPU 2430与GPU链路2440耦合，使得能够直接连接到GPGPU 2430的其他实例。在至少一个实施例中，GPU链路2440耦合到专用GPU到GPU桥，所述桥使得GPGP 2430的多个实例之间能够通信和同步。在至少一个实施例中，GPU链路2440与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU 2430的多个实例位于单独的数据处理系统中，并通过可通过主机接口2432访问的网络设备进行通信。在至少一个实施例中，GPU链路2440可被配置为使得能够连接到主机除主机接口2432之外或作为其替代的处理器。
在至少一个实施例中，GPGPU 2430可以被配置为训练神经网络。在至少一个实施例中，可以在推理平台内使用GPGPU 2430。在至少一个实施例中，在其中使用GPGPU 2430进行推理的情况下，相对于使用GPGPU 2430训练神经网络时，GPGPU 2430可以包括更少的计算集群2436A-2436H。在至少一个实施例中，与存储器2444A-2444B相关联的存储器技术可以在推理和训练配置之间有所不同，其中更高带宽的存储器技术专用于训练配置。在至少一个实施例中，GPGPU 2430的推理配置可以支持推理特定指令。例如，在至少一个实施例中，推理配置可以提供对一个或更多个8位整数点积指令的支持，该指令可以在部署的神经网络的推理操作期间使用。
在至少一个实施例中，关于图24B示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个GPGPU 2430被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个GPGPU 2430被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图25示出了根据至少一个实施例的计算机系统2500的框图。在至少一个实施例中，计算机系统2500包括具有一个或更多个处理器2502和系统存储器2504的处理子系统2501，所述系统存储器2504经由可包括存储器集线器2505的互连路径通信。在至少一个实施例中，存储器集线器2505可以是芯片组部件内的单独部件，或者可以集成在一个或更多个处理器2502内。在至少一个实施例中，存储器集线器2505通过通信链路2506与I/O子系统2511耦合。在一个实施例中，I/O子系统2511包括I/O集线器2507，所述I/O集线器可以使计算机系统2500能够接收来自一个或更多个输入设备2508的输入。在至少一个实施例中，I/O集线器2507可以使显示控制器向一个或更多个显示设备2510A提供输出，所述显示控制器可以包括在一个或更多个处理器2502中。在至少一个实施例中，与I/O集线器2507耦合的一个或更多个显示设备2510A可以包括本地、内部或嵌入式显示设备。
在至少一个实施例中，处理子系统2501包括经由总线或其他通信链路2513耦合到存储器集线器2505的一个或更多个并行处理器2512中。在至少一个实施例中，通信链路2513可以使用任何一种许多基于标准的通信链路技术或协议，例如但不限于PCI Express，或者可以是特定于供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器2512形成计算集中的并行或矢量处理系统，所述系统可以包括大量处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器2512形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O集线器2507耦合的一个或更多个显示设备2510A之一。在至少一个实施例中，并行处理器2512还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备2510B。
在至少一个实施例中，系统存储单元2514可以连接到I/O集线器2507，以提供用于计算机系统2500的存储机制。在至少一个实施例中，I/O交换机2516可以用于提供一个接口机制，以实现I/O集线器2507与其他组件之间的连接，例如可以集成到平台中的网络适配器2518和/或无线网络适配器2519，以及可以通过一个或更多个附加设备2520添加的各种其他设备。在至少一个实施例中，网络适配器2518可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器2519可以包括Wi-Fi、蓝牙、近场通信(NFC)中的一个或更多个，或包括一个或更多个无线电设备的其他网络设备。
在至少一个实施例中，计算机系统2500可以包括未明确示出的其他组件，所述其他组件包括USB或其他端口连接、光学存储驱动器、视频捕获设备等，所述其他组件也可以连接到I/O集线器2507。在至少一个实施例中，可以使用任何合适的协议(例如基于PCI(外围组件互连)的协议(例如PCI-Express)或其他总线或点对点通信接口和/或协议(例如NV-Link高速互连或互连协议))来实现互连图25中各个组件的通信路径。
在至少一个实施例中，一个或更多个并行处理器2512包括为图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并构成图形处理单元(GPU)。在至少一个实施例中，一个或更多个并行处理器2512包括为通用处理而优化的电路。在至少一个实施例中，计算机系统2500的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，一个或更多个并行处理器2512、存储器集线器2505、处理器2502和I/O集线器2507，可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算机系统2500的组件可以被集成到单个封装中，以形成系统级封装(SIP)配置。在至少一个实施例中，计算机系统2500的组件的至少一部分可以被集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连到模块化计算机系统中。
在至少一个实施例中，关于图25示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，处理器2502和并行处理器2512中的至少一个用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，处理器2502和并行处理器2512中的至少一者用于至少部分地基于执行至少一个BMMA指令来确定至少一种伽罗瓦余数结果和/或LDPC编码。
处理器
图26A示出了根据至少一个实施例的并行处理器2600。在至少一个实施例中，并行处理器2600的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在至少一个实施例中，所示的并行处理器2600是根据示例性实施例的图25所示的一个或更多个并行处理器2512的变体。
在至少一个实施例中，并行处理器2600包括并行处理单元2602。在至少一个实施例中，并行处理单元2602包括I/O单元2604，其使得能够与其他设备进行通信，包括并行处理单元2602的其他实例。在至少一个实施例中，I/O单元2604可以直接连接到其他设备。在至少一个实施例中，I/O单元2604通过使用集线器或交换机接口(例如，存储器集线器2505)与其他设备连接。在至少一个实施例中，存储器集线器2505与I/O单元2604之间的连接形成通信链路2513。在至少一个实施例中，I/O单元2604与主机接口2606和存储器交叉开关2616连接，其中主机接口2606接收用于执行处理操作的命令，而存储器交叉开关2616接收用于执行存储器操作的命令。
在至少一个实施例中，当主机接口2606经由I/O单元2604接收命令缓冲区时，主机接口2606可以引导工作操作以执行那些命令到前端2608。在至少一个实施例中，前端2608与调度器2610耦合，调度器2610配置成将命令或其他工作项分配给处理集群阵列2612。在至少一个实施例中，调度器2610确保在任务分配给处理集群阵列2612中的处理集群阵列2612之前，正确配置了处理集群阵列2612并处于有效状态。在至少一个实施例中，调度器2610通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2610可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2612上执行的线程的快速抢占和上下文切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃(doorbell)之一在处理阵列2612上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2610的微控制器内的调度器2610逻辑在处理阵列2612上自动分配。
在至少一个实施例中，处理集群阵列2612可以包括多达“N”个处理集群(例如，集群2614A、集群2614B到集群2614N)。在至少一个实施例中，处理集群阵列2612的每个集群2614A-2614N可以执行大量并发线程。在至少一个实施例中，调度器2610可以使用各种调度和/或工作分配算法将工作分配给处理集群阵列2612的集群2614A-2614N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2610动态地处理，或者可以在配置为由处理集群阵列2612执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理集群阵列2612的不同的集群2614A-2614N分配用于处理不同类型的程序或用于执行不同类型的计算。
在至少一个实施例中，处理集群阵列2612可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理集群阵列2612配置成执行通用并行计算操作。例如，在至少一个实施例中，处理集群阵列2612可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。
在至少一个实施例中，处理集群阵列2612配置成执行并行图形处理操作。在至少一个实施例中，处理集群阵列2612可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列2612可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2602可以经由I/O单元2604从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2622)，然后将其写回到系统存储器。
在至少一个实施例中，当并行处理单元2602用于执行图形处理时，调度器2610可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理集群阵列2612的多个集群2614A-2614N。在至少一个实施例中，处理集群阵列2612的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2614A-2614N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2614A-2614N之间传输中间数据以进行进一步处理。
在至少一个实施例中，处理集群阵列2612可以经由调度器2610接收要执行的处理任务，该调度器2610从前端2608接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如，表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2610可以配置成获取与任务相对应的索引，或者可以从前端2608接收索引。在至少一个实施例中，前端2608可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理集群阵列2612配置成有效状态。
在至少一个实施例中，并行处理单元2602的一个或更多个实例中的每一个可以与并行处理器存储器2622耦合。在至少一个实施例中，可以经由存储器交叉开关2616访问并行处理器存储器2622，所述存储器交叉开关2616可以接收来自处理集群阵列2612以及I/O单元2604的存储器请求。在至少一个实施例中，存储器交叉开关2616可以经由存储器接口2618访问并行处理器存储器2622。在至少一个实施例中，存储器接口2618可以包括多个分区单元(例如，分区单元2620A、分区单元2620B到分区单元2620N)，其可各自耦合至并行处理器存储器2622的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元2620A-2620N为配置为等于存储器单元的数量，使得第一分区单元2620A具有对应的第一存储器单元2624A，第二分区单元2620B具有对应的存储器单元2624B，第N分区单元2620N具有对应的第N存储器单元2624N。在至少一个实施例中，分区单元2620A-2620N的数量可以不等于存储器单元的数量。
在至少一个实施例中，存储器单元2624A-2624N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2624A-2624N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2624A-2624N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2620A-2620N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2622的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2622的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。
在至少一个实施例中，处理集群阵列2612的集群2614A-2614N中的任何一个都可以处理将被写入并行处理器存储器2622内的任何存储器单元2624A-2624N中的数据。在至少一个实施例中，存储器交叉开关2616可以配置为将每个集群2614A-2614N的输出传输到任何分区单元2620A-2620N或另一个集群2614A-2614N，集群2614A-2614N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2614A-2614N可以通过存储器交叉开关2616与存储器接口2618通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2616具有到存储器接口2618的连接以与I/O单元2604通信，以及到并行处理器存储器2622的本地实例的连接，从而使不同处理集群2614A-2614N内的处理单元与系统存储器或不是并行处理单元2602本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2616可以使用虚拟通道来分离集群2614A-2614N和分区单元2620A-2620N之间的业务流。
在至少一个实施例中，可以在单个插入卡上提供并行处理单元2602的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2602的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2602的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2602或并行处理器2600的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。
图26B是根据至少一个实施例的分区单元2620的框图。在至少一个实施例中，分区单元2620是图26A的分区单元2620A-2620N之一的实例。在至少一个实施例中，分区单元2620包括L2高速缓存2621、帧缓冲区接口2625和ROP 2626(光栅操作单元)。L2高速缓存2621是读/写高速缓存，其配置成执行从存储器交叉开关2616和ROP 2626接收的加载和存储操作。在至少一个实施例中，L2高速缓存2621将读取未命中和紧急回写请求输出到帧缓冲区接口2625以进行处理。在至少一个实施例中，还可以经由帧缓冲区接口2625将更新发送到帧缓冲区以进行处理。在至少一个实施例中，帧缓冲区接口2625与并行处理器存储器中的存储器单元(诸如图26A的存储器单元2624A-2624N(例如，在并行处理器存储器2622内)之一相互作用。
在至少一个实施例中，ROP 2626是一种处理单元，其执行光栅操作，诸如模版、z测试、混合等。在至少一个实施例中，ROP 2626然后输出存储在图形存储器中的处理后的图形数据。在至少一个实施例中，ROP 2626包括压缩逻辑以压缩被写入存储器的深度或颜色数据并解压缩从存储器读取的深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算法中的一种或更多种的无损压缩逻辑。在至少一个实施例中，ROP 2626执行的压缩的类型可以基于要压缩的数据的统计特性而变化。例如，在至少一个实施例中，基于每图块基础上的深度和颜色数据执行增量颜色压缩。
在至少一个实施例中，ROP 2626包括在每个处理集群内(例如，图26A的集群2614A-2614N)，而不是在分区单元2620内。在至少一个实施例中，通过存储器交叉开关2616而不是像素片段数据传输对像素数据的读取和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上(诸如图25的一个或更多个显示设备2510之一)显示，由处理器2502路由以供进一步处理，或者由图26A的并行处理器2600内的处理实体之一路由以供进一步处理。
图26C是根据至少一个实施例的并行处理单元内的处理集群2614的框图。在至少一个实施例中，处理集群是图26A的处理集群2614A-2614N之一的实例。在至少一个实施例中，处理集群2614可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群内的一组处理引擎发出指令。
在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2632来控制处理集群2614的操作。在至少一个实施例中，管线管理器2632从图26A的调度器2610接收指令，通过图形多处理器2634和/或纹理单元2636管理这些指令的执行。在至少一个实施例中，图形多处理器2634是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2614内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2614内可以包括图形多处理器2634的一个或更多个实例。在至少一个实施例中，图形多处理器2634可以处理数据，并且数据交叉开关2640可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2632可以通过指定要经由数据交叉开关2640分配的处理后的数据的目的地来促进处理后的数据的分配。
在至少一个实施例中，处理集群2614内的每个图形多处理器2634可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种运算，包括整数和浮点算术、比较运算、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。
在至少一个实施例中，传送到处理集群2614的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2634内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2634内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2634内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2634内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2634上同时执行多个线程组。
在至少一个实施例中，图形多处理器2634包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2634可以放弃内部高速缓存并使用处理集群2614内的高速缓存存储器(例如，L1高速缓存2648)。在至少一个实施例中，每个图形多处理器2634还可以访问分区单元(例如，图26A的分区单元2620A-2620N)内的L2高速缓存，这些分区单元在所有处理集群2614之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2634还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2602外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2614包括图形多处理器2634的多个实例，它们可以共享可以存储在L1高速缓存2648中的公共指令和数据。
在至少一个实施例中，每个处理集群2614可以包括配置成将虚拟地址映射为物理地址的存储器管理单元(“MMU”)2645。在至少一个实施例中，MMU 2645的一个或更多个实例可以驻留在图26A的存储器接口2618内。在至少一个实施例中，MMU 2645包括一组页表条目(PTE)，其用于将虚拟地址映射到图块的物理地址(更多关于分块谈论)以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU 2645可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2634或L1高速缓存或处理集群2614内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问位置，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。
在至少一个实施例中，可以配置处理集群2614，使得每个图形多处理器2634耦合到纹理单元2636，以执行纹理映射操作，所述操作确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2634内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2634将处理后的任务输出到数据交叉开关2640，以将处理后的任务提供给另一处理集群2614以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2616的系统存储器中。在至少一个实施例中，preROP 2642(光栅前操作单元)配置成从图形多处理器2634接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图26A的分区单元2620A-2620N)一起定位。在至少一个实施例中，PreROP 2642单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。
在至少一个实施例中，关于图26A-C示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个并行处理器2600用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个并行处理器2600用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图26D示出了根据至少一个实施例的图形多处理器2634。在至少一个实施例中，图形多处理器2634与处理集群2614的管线管理器2632耦合。在至少一个实施例中，图形多处理器2634具有执行管线，该执行管线包括但不限于指令高速缓存2652、指令单元2654、地址映射单元2656、寄存器文件2658、一个或更多个通用图形处理单元(GPGPU)核心2662和一个或更多个加载/存储单元2666。在至少一个实施例中，GPGPU核心2662和加载/存储单元2666与高速缓存存储器2672和共享存储器2670通过存储器和高速缓存互连2668耦合。
在至少一个实施例中，指令高速缓存2652从管线管理器2632接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2652中并将其分派以供指令单元2654执行。在一个实施例中，指令单元2654可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心2662内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2656可以用于将统一地址空间中的地址转换成可以由加载/存储单元2666访问的不同的存储器地址。
在至少一个实施例中，寄存器文件2658为图形多处理器2634的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2658为连接到图形多处理器2634的功能单元(例如，GPGPU核心2662、加载/存储单元2666)的数据路径的运算数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2658，使得为每个功能单元分配寄存器文件2658的专用部分。在至少一个实施例中，寄存器文件2658在图形多处理器2634正在执行的不同线程束之间划分。
在至少一个实施例中，GPGPU核心2662可以各自包括用于执行图形多处理器2634的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。GPGPU核心2662在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2662的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE 754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2634可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，一个或更多个GPGPU核心也可以包括固定或特殊功能逻辑。
在至少一个实施例中，GPGPU核心2662包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核心2662可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。
在至少一个实施例中，存储器和高速缓存互连2668是将图形多处理器2634的每个功能单元连接到寄存器文件2658和共享存储器2670的互连网络。在至少一个实施例中，存储器和高速缓存互连2668是交叉开关互连，其允许加载/存储单元2666在共享存储器2670和寄存器文件2658之间实现加载和存储操作。在至少一个实施例中，寄存器文件2658可以以与GPGPU核心2662相同的频率操作，从而在GPGPU核心2662和寄存器文件2658之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2670可以用于启用在图形多处理器2634内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2672可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2636之间通信的纹理数据。在至少一个实施例中，共享存储器2670也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2672中的自动高速缓存的数据之外，在GPGPU核心2662上执行的线程还可以以编程方式将数据存储在共享存储器中。
在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。
在至少一个实施例中，关于图26D示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形多处理器2634用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形多处理器2634用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图27示出了根据至少一个实施例的多GPU计算系统2700。在至少一个实施例中，多GPU计算系统2700可以包括经由主机接口交换机2704耦合到多个通用图形处理单元(GPGPU)2706A-D的处理器2702。在至少一个实施例中，主机接口交换机2704是将处理器2702耦合到PCI Express总线的PCI Express交换机设备，处理器2702可以通过PCIExpress总线与GPGPU 2706A-D通信。GPGPU 2706A-D可以经由一组高速P2P GPU到GPU链路2716互连。在至少一个实施例中，GPU到GPU链路2716经由专用GPU链路连接到GPGPU 2706A-D中的每一个。在至少一个实施例中，P2P GPU链路2716使得能够在每个GPGPU 2706A-D之间进行直接通信，而无需通过处理器2702所连接的主机接口总线2704进行通信。在至少一个实施例中，在GPU到GPU业务定向到P2P GPU链路2716的情况下，主机接口总线2704保持可用于系统存储器访问或例如经由一个或更多个网络设备与多GPU计算系统2700的其他实例进行通信。虽然在至少一个实施例中，GPGPU 2706A-D经由主机接口交换机2704连接到处理器2702，但是在至少一个实施例中，处理器2702包括对P2P GPU链路2716的直接支持，并且可以直接连接到GPGPU 2706A-D。
在至少一个实施例中，关于图27示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个GPGPU 2806被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个GPGPU 2806被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图28是根据至少一个实施例的图形处理器2800的框图。在至少一个实施例中，图形处理器2800包括环形互连2802、管线前端2804、媒体引擎2837和图形核心2880A-2880N。在至少一个实施例中，环形互连2802将图形处理器2800耦合到其他处理单元，所述处理单元包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2800是集成在多核心处理系统内的许多处理器之一。
在至少一个实施例中，图形处理器2800经由环形互连2802接收多批命令。在至少一个实施例中，输入的命令由管线前端2804中的命令流转化器(streamer)2803解释。在至少一个实施例中，图形处理器2800包括可扩展执行逻辑，用于经由图形核心2880A-2880N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2803将命令提供给几何管线2836。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2803将命令提供给视频前端2834，该视频前端与媒体引擎2837耦合。在至少一个实施例中，媒体引擎2837包括用于视频和图像后处理的视频质量引擎(VQE)2830，以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2833引擎。在至少一个实施例中，几何管线2836和媒体引擎2837各自生成用于由至少一个图形核心2880A提供的线程执行资源的执行线程。
在至少一个实施例中，图形处理器2800包括具有(featuring)模块化核心2880A-2880N(有时被称为核心切片)的可扩展线程执行资源，每个图形核心具有多个子核心2850A-2850N，2860A-2860N(有时称为核心子切片)。在至少一个实施例中，图形处理器2800可以具有任意数量的图形核心2880A到2880N。在至少一个实施例中，图形处理器2800包括具有至少第一子核心2850A和第二子核心2860A的图形核心2880A。在至少一个实施例中，图形处理器2800是具有单个子核心(例如2850A)的低功率处理器。在至少一个实施例中，图形处理器2800包括多个图形核心2880A-2880N，每个图形核心包括一组第一子核心2850A-2850N和一组第二子核心2860A-2860N。在至少一个实施例中，第一子核心2850A-2850N中的每个子核心至少包括第一组执行单元2852A-2852N和媒体/纹理采样器2854A-2854N。在至少一个实施例中，第二子核心2860A-2860N中的每个子核心至少包括第二组执行单元2862A-2862N和采样器2864A-2864N。在至少一个实施例中，每个子核心2850A-2850N，2860A-2860N共享一组共享资源2870A-2870N。在至少一个实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。
在至少一个实施例中，关于图28示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器2800用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器2800用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图29是根据至少一个实施例的说明用于处理器2900的微架构的框图，该处理器2900可以包括用于执行指令的逻辑电路。在至少一个实施例中，处理器2900可以执行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用指令等。在至少一个实施例中，处理器2900可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据运算数。在至少一个实施例中，处理器2900可以执行指令以加速机器学习或深度学习算法、训练或推理。
在至少一个实施例中，处理器2900包括有序前端(“前端”)2901，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2901可以包括几个单元。在至少一个实施例中，指令预取器2926从存储器中获取指令并将指令提供给指令解码器2928，指令解码器2928又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2928将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2928将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个实施例中，跟踪高速缓存2930可以将解码的微指令组装成微指令队列2934中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2930遇到复杂指令时，微码ROM 2932提供完成操作所需的微指令。
在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2928可以访问微码ROM2932以执行该指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2928处进行处理。在至少一个实施例中，如果需要多个微指令完成该操作，则可以将指令存储在微码ROM 2932中。在至少一个实施例中，追踪高速缓存器2930参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM 2932读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM2932完成对指令的微操作排序之后，机器的前端2901可以恢复从追踪高速缓存2930获取微操作。
在至少一个实施例中，乱序执行引擎(“乱序引擎”)2903可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。在至少一个实施例中，乱序执行引擎2903包括但不限于分配器/寄存器重命名器2940、存储器微指令队列2942、整数/浮点微指令队列2944、存储器调度器2946、快速调度器2902、慢速/通用浮点调度器(“慢速/通用FP调度器”)2904和简单浮点调度器(“简单FP调度器”)2906。在至少一个实施例中，快速调度器2902、慢速/通用浮点调度器2904和简单浮点调度器2906也统称为“微指令调度器2902、2904、2906”。在至少一个实施例中，分配器/寄存器重命名器2940分配每个微指令按序列执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2940将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2940还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2942用于存储器操作和整数/浮点微指令队列2944用于非存储器操作，在存储器调度器2946和微指令调度器2902、2904、2906的前面。在至少一个实施例中，微指令调度器2902、2904、2906基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2902可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2904和简单浮点调度器2906可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2902、2904、2906对调度端口进行仲裁，以调度用于执行的微指令。
在至少一个实施例中，执行块2911包括但不限于整数寄存器文件/支路网络2908、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2910、地址生成单元(“AGU”)2912和2914、快速算术逻辑单元(“快速ALU”)2916和2918、慢速算术逻辑单元(“慢速ALU”)2920、浮点ALU(“FP”)2922和浮点移动单元(“FP移动”)2924。在至少一个实施例中，整数寄存器文件/支路网络2908和浮点寄存器文件/旁路网络2910在本文中也称为“寄存器文件2908、2910”。在至少一个实施例中，AGU 2912和2914、快速ALU 2916和2918、慢速ALU 2920、浮点ALU 2922和浮点移动单元2924在本文中也称为“执行单元2912、2914、2916、2918、2920、2922和2924”。
在至少一个实施例中，执行块2911可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。
在至少一个实施例中，寄存器文件2908、2910可以布置在微指令调度器2902、2904、2906与执行单元2912、2914、2916、2918、2920、2922和2924之间。在至少一个实施例中，整数寄存器文件/支路网络2908执行整数操作。在至少一个实施例中，浮点寄存器文件/支路网络2910执行浮点操作。在至少一个实施例中，寄存器文件2908、2910中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2908、2910可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2908可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2910可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。
在至少一个实施例中，执行单元2912、2914、2916、2918、2920、2922和2924可以执行指令。在至少一个实施例中，寄存器文件2908、2910存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2900可以包括但不限于任何数量的执行单元2912、2914、2916、2918、2920、2922和2924及其组合。在至少一个实施例中，浮点ALU 2922和浮点移动单元2924，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU 2922可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU 2916、2918。在至少一个实施例中，快速ALU 2916、2918可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU 2920，因为慢速ALU 2920可以包括但不限于用于长延迟类型运算的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGU 2912、2914执行。在至少一个实施例中，快速ALU2916、快速ALU 2918和慢速ALU 2920可以对64位数据运算数执行整数运算。在至少一个实施例中，可以实现快速ALU 2916、快速ALU 2918和慢速ALU 2920以支持包括十六、三十二、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU 2922和浮点移动单元2924可以实现为支持具有各种宽度的位的一定范围的运算数。在至少一个实施例中，浮点ALU2922和浮点移动单元2924可以结合SIMD和多媒体指令在128位宽的打包数据运算数上进行运算。
在至少一个实施例中，微指令调度器2902、2904、2906在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2900中推测性地调度和执行微指令，处理器2900还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。
在至少一个实施例中，术语“寄存器”可以指代可以用作识别运算数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。
在至少一个实施例中，关于图29示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个处理器2900用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个处理器2900用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图30示出了根据至少一个实施例的处理系统。在至少一个实施例中，系统3000包括一个或更多个处理器3002和一个或更多个图形处理器3008，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器3002或处理器核心3007的服务器系统。在至少一个实施例中，系统3000是结合在片上系统(SoC)集成电路内的处理平台，以在移动、手持或嵌入式设备使用。
在至少一个实施例中，系统3000可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，系统3000是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统3000还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统3000是电视或机顶盒设备，其具有一个或更多个处理器3002以及由一个或更多个图形处理器3008生成的图形界面。
在至少一个实施例中，一个或更多个处理器3002每个包括一个或更多个处理器核心3007，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心3007中的每一个被配置为处理特定指令集3009。在至少一个实施例中，指令集3009可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，处理器核心3007可以各自处理不同的指令集3009，该指令序列可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心3007还可以包括其他处理设备，例如数字信号处理器(DSP)。
在至少一个实施例中，处理器3002包括高速缓存存储器3004。在至少一个实施例中，处理器3002可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器3002的各个组件之间共享。在至少一个实施例中，处理器3002还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术在处理器核心3007之间共享该外部高速缓存。在至少一个实施例中，处理器3002中另外包括寄存器文件3006，处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件3006可以包括通用寄存器或其他寄存器。
在至少一个实施例中，一个或更多个处理器3002与一个或更多个接口总线3010耦合，以在处理器3002与系统3000中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线3010在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口总线3010不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCI Express)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器3002包括集成存储器控制器3016和平台控制器集线器3030。在至少一个实施例中，存储器控制器3016促进存储器设备与处理系统3000的其他组件之间的通信，而平台控制器集线器(PCH)3030通过本地I/O总线提供到输入/输出(I/O)设备的连接。
在至少一个实施例中，存储器设备3020可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备3020可以用作处理系统3000的系统存储器，以存储数据3022和指令3021，以在一个或更多个处理器3002执行应用程序或过程时使用。在至少一个实施例中，存储器控制器3016还与可选的外部图形处理器3012耦合，其可以与处理器3002中的一个或更多个图形处理器3008通信以执行图形和媒体操作。在至少一个实施例中，显示设备3011可以连接至处理器3002。在至少一个实施例中，显示设备3011可以包括内部显示设备中的一个或更多个，例如在移动电子设备或膝上型设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备中。在至少一个实施例中，显示设备3011可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。
在至少一个实施例中，平台控制器集线器3030使外围设备能够通过高速I/O总线连接到存储设备3020和处理器3002。在至少一个实施例中，I/O外围设备包括但不限于音频控制器3046、网络控制器3034、固件接口3028、无线收发器3026、触摸传感器3025、数据存储设备3024(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备3024可以经由存储接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器3025可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器3026可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口3028使能与系统固件的通信，并且可以是例如统一可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器3034可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线3010耦合。在至少一个实施例中，音频控制器3046是多通道高清晰度音频控制器。在至少一个实施例中，处理系统3000包括可选的传统(legacy)I/O控制器3040，用于将传统(例如，个人系统2(PS/2))设备耦合到系统。在至少一个实施例中，平台控制器集线器3030还可以连接到一个或更多个通用串行总线(USB)控制器3042，该控制器连接输入设备，诸如键盘和鼠标3043组合、相机3044或其他USB输入设备。
在至少一个实施例中，存储器控制器3016和平台控制器集线器3030的实例可以集成到离散的外部图形处理器中，例如外部图形处理器3012。在至少一个实施例中，平台控制器集线器3030和/或存储器控制器3016可以在一个或更多个处理器3002的外部。例如，在至少一个实施例中，系统3000可以包括外部存储器控制器3016和平台控制器集线器3030，其可以配置成在与处理器3002通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。
在至少一个实施例中，参考图30示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器3008被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器3008被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图31是根据至少一个实施例的具有一个或更多个处理器核心3102A-3102N、集成存储器控制器3114和集成图形处理器3108的处理器3100的框图。在至少一个实施例中，处理器3100可以包含附加核心，多达并包括以虚线框表示的附加核心3102N。在至少一个实施例中，每个处理器核心3102A-3102N包括一个或更多个内部高速缓存单元3104A-3104N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存单元3106。
在至少一个实施例中，内部高速缓存单元3104A-3104N和共享高速缓存单元3106表示处理器3100内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元3104A-3104N可以包括每个处理器核心内的至少一级指令和数据高速缓存以及共享中级高速缓存中的一级或更多级缓存，例如2级(L2)、3级(L3)、4级(L4)或其他级别的高速缓存，其中将外部存储器之前的最高级别的高速缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元3106和3104A-3104N之间的一致性。
在至少一个实施例中，处理器3100还可包括一组一个或更多个总线控制器单元3116和系统代理核心3110。在至少一个实施例中，一个或更多个总线控制器单元3116管理一组外围总线，例如一个或更多个PCI或PCIe总线。在至少一个实施例中，系统代理核心3110为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心3110包括一个或更多个集成存储器控制器3114，以管理对各种外部存储器设备(未示出)的访问。
在至少一个实施例中，一个或更多个处理器核心3102A-3102N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心3110包括用于在多线程处理期间协调和操作核心3102A-3102N的组件。在至少一个实施例中，系统代理核心3110可以另外包括电源控制单元(PCU)，该电源控制单元包括用于调节处理器核心3102A-3102N和图形处理器3108的一个或更多个电源状态的逻辑和组件。
在至少一个实施例中，处理器3100还包括用于执行图处理操作的图形处理器3108。在至少一个实施例中，图形处理器3108与共享高速缓存单元3106和包括一个或更多个集成存储器控制器3114的系统代理核心3110耦合。在至少一个实施例中，系统代理核心3110还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器3111。在至少一个实施例中，显示器控制器3111也可以是经由至少一个互连与图形处理器3108耦合的独立模块，或者可以集成在图形处理器3108内。
在至少一个实施例中，基于环的互连单元3112用于耦合处理器3100的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器3108经由I/O链路3113与环形互连3112耦合。
在至少一个实施例中，I/O链路3113代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块3118(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心3102A-3102N和图形处理器3108中的每一个使用嵌入式存储器模块3118作为共享的最后一级高速缓存。
在至少一个实施例中，处理器核心3102A-3102N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心3102A-3102N在指令集架构(ISA)方面是异构的，其中一个或更多个处理器核心3102A-3102N执行公共指令集，而一个或更多个其他处理器核心3102A-3102N执行公共指令集的子集或不同指令集。在至少一个实施例中，就微架构而言，处理器核心3102A-3102N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器3100可以在一个或更多个芯片上实现或被实现为SoC集成电路。
在至少一个实施例中，关于图31示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器3108被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器3108被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图32是图形处理器3200的框图，该图形处理器可以是分立的图形处理单元，或者可以是与多个处理核心集成的图形处理器。在至少一个实施例中，图形处理器3200经由存储器映射的I/O接口与图形处理器3200上的寄存器以及放置在存储器中的命令进行通信。在至少一个实施例中，图形处理器3200包括用于访问存储器的存储器接口3214。在至少一个实施例中，存储器接口3214是到本地存储器、一个或更多个内部高速缓存、一个或更多个共享的外部高速缓存和/或到系统存储器的接口。
在至少一个实施例中，图形处理器3200还包括用于将显示输出数据驱动到显示设备3220的显示控制器3202。在至少一个实施例中，显示控制器3202包括用于显示设备3220的一个或更多个覆盖平面的硬件以及多层视频或用户接口元素的组合。在至少一个实施例中，显示设备3220可以是内部或外部显示设备。在至少一个实施例中，显示设备3220是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在至少一个实施例中，图形处理器3200包括视频编解码器引擎3206，以将媒体编码、解码或转码为一种或更多种媒体编码格式，从一种或更多种媒体编码格式编码、解码或转码，或在一种或更多种媒体编码格式之间进行编码、解码或转码，所述媒体编码格式包括但不限于运动图像专家组(MPEG)格式(例如MPEG-2)，高级视频编码(AVC)格式(例如H.264/MPEG-4AVC，以及美国电影电视工程师协会(SMPTE)421M/VC-1)和联合图像专家组(JPEG)格式(例如JPEG)和MotionJPEG(MJPEG)格式。
在至少一个实施例中，图形处理器3200包括块图像传送(BLIT)引擎3204，以执行二维(2D)光栅化器操作，包括例如位边界块传送。但是，在至少一个实施例中，使用图形处理引擎(GPE)3210的一个或更多个组件来执行2D图形操作。在至少一个实施例中，GPE 3210是用于执行图形操作(包括三维(3D)图形操作和媒体操作)的计算引擎。
在至少一个实施例中，GPE 3210包括用于执行3D操作的3D管线3212，例如使用对3D图元形状(例如，矩形、三角形等)进行操作的处理功能来渲染三维图像和场景。在至少一个实施例中，3D管线3212包括执行各种任务和/或产生到3D/媒体子系统3215的执行线程的可编程和固定功能元素。虽然3D管线3212可用于执行媒体操作，但是在至少一个实施例中，GPE 3210还包括媒体管线3216，其用于执行媒体操作，诸如视频后处理和图像增强。
在至少一个实施例中，媒体管线3216包括固定功能或可编程逻辑单元，用于执行一种或更多种专门的媒体操作，例如视频解码加速，视频去隔行和视频编码加速，代替或代表视频编解码器引擎3206。在至少一个实施例中，媒体管线3216还包括线程产生单元，用于产生线程以在3D/媒体子系统3215上执行。在至少一个实施例中，产生的线程在3D/媒体子系统3215中包含的一个或更多个图形执行单元上执行媒体操作的计算。
在至少一个实施例中，3D/媒体子系统3215包括用于执行3D管线3212和媒体管线3216产生的线程的逻辑。在至少一个实施例中，3D管线3212和媒体管线3216将线程执行请求发送到3D/媒体子系统3215，其包括用于仲裁各种请求并将其分派给可用线程执行资源的线程分派逻辑。在至少一个实施例中，执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在至少一个实施例中，3D/媒体子系统3215包括用于线程指令和数据的一个或更多个内部高速缓存。在至少一个实施例中，子系统3215还包括共享存储器，其包括寄存器和可寻址存储器，以在线程之间共享数据并存储输出数据。
在至少一个实施例中，参考图32示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器3200被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理器3200被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图33是根据至少一个实施例的图形处理器的图形处理引擎3310的框图。在至少一个实施例中，图形处理引擎(GPE)3310是图32中所示的GPE 3210的版本。在至少一个实施例中，媒体管线3316是可选的，并且可以不显式地包括在GPE 3310中。在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE 3310。
在至少一个实施例中，GPE 3310耦合到或包括命令流转化器3303，其向3D管线3312和/或媒体管线3316提供命令流。在至少一个实施例中，命令流转化器3303耦合到存储器，所述存储器可以是系统存储器，也可以是内部高速缓存存储器和共享高速缓存存储器中的一个或更多个。在至少一个实施例中，命令流转化器3303从存储器接收命令，并且将命令发送到3D管线3312和/或媒体管线3316。在至少一个实施例中，命令是从环形缓冲区中获取的指令、基元或微操作，该环形缓冲区存储用于3D管线3312和媒体管线3316的命令。在至少一个实施例中，环形缓冲区还可以包括存储各批多个命令的批命令缓冲区。在至少一个实施例中，用于3D管线3312的命令还可以包括对存储在存储器中的数据的引用，例如但不限于用于3D管线3312的顶点和几何数据和/或用于媒体管线3316的图像数据和存储器对象。在至少一个实施例中，3D管线3312和媒体管线3316通过执行操作或通过将一个或更多个执行线程分派到图形核心阵列3314，来处理命令和数据。在至少一个实施例中，图形核心阵列3314包括一个或更多个图形核心块(例如，一个或更多个图形核心3315A、一个或更多个图形核心3315B)，每个块包括一个或更多个图形核心。在至少一个实施例中，每个图形核心包括一组图形执行资源，所述图形执行资源包括通用和图形特定的执行逻辑，用于执行图形和计算操作，以及固定功能纹理处理和/或机器学习和人工智能加速逻辑。
在至少一个实施例中，3D管线3312包括固定功能和可编程逻辑，用于通过处理指令并将执行线程分派到图形核心阵列3314，来处理一个或更多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。在至少一个实施例中，图形核心阵列3314提供统一的执行资源块，所述执行资源块用于处理着色器程序。在至少一个实施例中，在图形核心阵列3314的图形核心3315A-3315B内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器关联的多个同时执行线程。
在至少一个实施例中，图形核心阵列3314还包括执行逻辑，用于执行媒体功能，诸如视频和/或图像处理。在至少一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。
在至少一个实施例中，输出数据可以将数据输出到统一返回缓冲区(URB)3318中的存储器，所述输出数据由在图形核心阵列3314上执行的线程生成。在至少一个实施例中，URB 3318可以存储多个线程的数据。在至少一个实施例中，URB 3318可以用于在图形核心阵列3314上执行的不同线程之间发送数据。在至少一个实施例中，URB 3318还可用于图形核心阵列3314上的线程与共享功能逻辑3320内的固定功能逻辑之间的同步。
在至少一个实施例中，图形核心阵列3314是可缩放的，使得图形核心阵列3314包括可变数量的图形核心，每个图形核心具有基于GPE 3310的目标功率和性能水平的可变数量的执行单元。在至少一个实施例中，执行资源是动态可伸缩的，使得执行资源可以根据需要被启用或禁用。
在至少一个实施例中，图形核心阵列3314耦合到共享功能逻辑3320，该共享功能逻辑包括在图形核心阵列3314中的图形核心之间共享的多个资源。在至少一个实施例中，由共享功能逻辑3320执行的共享功能体现在向图形核心阵列3314提供专门的补充功能的硬件逻辑单元中。在至少一个实施例中，共享功能逻辑3320包括但不限于采样器单元3321、数学单元3322和线程间通信(ITC)逻辑3323。在至少一个实施例中，一个或更多个高速缓存3325被包含在或耦合到共享功能逻辑3320中。
在至少一个实施例中，如果对专用功能的需求不足以包含在图形核心阵列3314中，则使用共享功能。在至少一个实施例中，专用功能的单个实例在共享功能逻辑3320中使用，并且在图形核心阵列3314内的其他执行资源之间共享。在至少一个实施例中，特定共享功能可以包括在图形核心阵列3314内的共享功能逻辑3316内，所述特定共享功能在图形核心阵列3314广泛使用的共享功能逻辑3320内。在至少一个实施例中，图形核心阵列3314内的共享功能逻辑3316可包括共享功能逻辑3320内的一些或全部逻辑。在至少一个实施例中，共享功能逻辑3320内的所有逻辑元件可在图形核心阵列3314的共享功能逻辑3316内复制。在至少一个实施例中，排除共享功能逻辑3320，以支持图形核心阵列3314内的共享功能逻辑3316。
在至少一个实施例中，参考图33示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理引擎3310被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个图形处理引擎3310被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图34是根据本文所述的至少一个实施例的图形处理器核心3400的硬件逻辑的框图。在至少一个实施例中，图形处理器核心3400被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心3400，有时称为核心切片，可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心3400是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心3400可以包括与多个子核心3401A-3401F耦合的固定功能块3430，也称为子切片，其包括通用和固定功能逻辑的模块块。
在至少一个实施例中，固定功能块3430包括几何固定功能管线3436，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何和固定功能管线3436可以由图形处理器3400中的所有子核心共享。在至少一个实施例中，几何固定功能管线3436包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。
在固定的至少一个实施例中，固定功能块3430还包括图形SoC接口3437、图形微控制器3438和媒体管线3439。图形SoC接口3437提供了图形核心3400以及片上集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器3438是可编程子处理器，其可配置为管理图形处理器3400的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线3439包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线3439经由对子核心3401-3401F内的计算或采样逻辑的请求来实现媒体操作。
在至少一个实施例中，SoC接口3437使图形核心3400能够与通用应用程序处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口3437还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心3400和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口3437还可以实现用于图形处理器核心3400的电源管理控制，并且启用图形核心3400的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口3437使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线3439，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线3436，几何形状和固定功能管线3414)。
在至少一个实施例中，图形微控制器3438可以配置为对图形核心3400执行各种调度和管理任务。在至少一个实施例中，图形微控制器3438可以在子核心3401A-3401F中的执行单元(EU)阵列3402A-3402F、3404A-3404F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心3400的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器3438还可以促进图形核心3400的低功率或空闲状态，从而为图形核心3400提供在图形核心3400内独立于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存和恢复寄存器的能力。
在至少一个实施例中，图形核心3400可以具有比所示的子核心3401A-3401F多或少达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心3400还可以包括共享功能逻辑3410、共享和/或高速缓存存储器3412、几何/固定功能管线3414以及附加的固定功能逻辑3416以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑3410可以包括可由图形核心3400内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器3412可以是图形核心3400内的N个子核心3401A-3401F的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线3414来代替固定功能块3430内的几何/固定功能管线3436，并且可以包括相似的逻辑单元。
在至少一个实施例中，图形核心3400包括附加的固定功能逻辑3416，其可以包括供图形核心3400使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑3416包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何和固定功能管线3416、3436内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑3416中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的环境。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑3416中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。
在至少一个实施例中，附加的固定功能逻辑3416还可包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练或推理的优化。
在至少一个实施例中，在每个图形子核心3401A-3401F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心3401A-3401F包括多个EU阵列3402A-3402F、3404A-3404F，线程分派和线程间通信(TD/IC)逻辑3403A-3403F，3D(例如，纹理)采样器3405A-3405F，媒体采样器3406A-3406F，着色器处理器3407A-3407F和共享本地存储器(SLM)3408A-3408F。EU阵列3402A-3402F、3404A-3404F每个都包含多个执行单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑3403A-3403F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器3405A-3405F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器3406A-3406F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心3401A-3401F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心3401A-3401F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器3408A-3408F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。
在至少一个实施例中，关于图34示出或描述的至少一个组件被用于实现结合图14描述的技术和/或功能。在至少一个实施例中，至少一个图形处理器核3400用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少部分地基于执行至少一个BMMA指令，使用至少一个图形处理器核3400来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图35A-35B示出了根据至少一个实施例的包括图形处理器核心的处理元件的阵列的线程执行逻辑3500。图35A示出了至少一个实施例，其中使用了线程执行逻辑3500。图35B示出了根据至少一个实施例的执行单元的示例性内部细节。
如图35A中所示，在至少一个实施例中，线程执行逻辑3500包括着色器处理器3502、线程分派器3504、指令高速缓存3506、包括多个执行单元3508A-3508N的可缩放执行单元阵列、采样器3510、数据高速缓存3512和数据端口3514。在至少一个实施例中，可缩放执行单元阵列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行单元(例如，执行单元3508A、3508B、3508C、3508D、直到3508N-1和3508N中的任意一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻辑3500包括通过指令高速缓存3506、数据端口3514、采样器3510和执行单元3508A-3508N中的一个或更多个到存储器(诸如系统存储器或高速缓存存储器)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如3508A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元3508A-3508N的阵列可缩放以包括任意数量的单独执行单元。
在至少一个实施例中，执行单元3508A-3508N主要用于执行着色器程序。在至少一个实施例中，着色器处理器3502可以处理各种着色器程序并经由线程分派器3504来分派与着色器程序相关联的执行线程。在至少一个实施例中，线程分派器3504包括用于仲裁来自图形和媒体管线的线程初始化庆祝以及在执行单元3508A-3508N中的一个或更多个执行单元上实例化请求的线程的逻辑。例如，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中，线程分派器3504还可以处理来自执行着色器程序的运行时线程产生请求。
在至少一个实施例中，执行单元3508A-3508N支持一种指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例如Direct 3D和OpenGL)中的着色器程序只需最少的转换即可执行。在至少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单元3508A-3508N包括一个或更多个算术逻辑单元(ALU)，能够执行多发出单指令多数据(SIMD)，并且多线程操作实现了高效的执行环境尽管有更高的延迟存储器访问。在至少一个实施例中，每个执行单元内的每个硬件线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑操作、先验操作和其他其他操作。在至少一个实施例中，在等待来自存储器或共享功能之一的数据时，执行单元3508A-3508N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用于处理其他线程。例如，在至少一个实施例中，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。
在至少一个实施例中，执行单元3508A-3508N中的每一个执行单元在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素是“执行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中，多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU)或浮点单元(FPU)。在至少一个实施例中，执行单元3508A-3508N支持整数和浮点数据类型。
在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执行单元将基于那些元素的数据大小来处理各种元素。例如，在至少一个实施例中，当对256位宽的向量进行运算时，将向量的256位存储在寄存器中，并且执行单元对向量进行运算，作为四个单独的64位封装数据元素(四字(QW)大小数据元素)、八个单独的32位封装数据元素(双字(DW)大小数据元素)、十六个单独的16位封装数据元素(单词(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。
在至少一个实施例中，一个或更多个执行单元可以被组合成具有融合EU共有的线程控制逻辑(3507A-3507N)的融合执行单元3509A-3509N。在至少一个实施例中，可以将多个EU合并成一个EU组。在至少一个实施例中，融合EU组中的每个EU可以被配置为执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据各种实施例而变化。在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单元3509A-3509N包括至少两个执行单元。例如，在至少一个实施例中，融合执行单元3509A包括第一EU 3508A、第二EU 3508B以及第一EU 3508A和第二EU3508B共有的线程控制逻辑3507A。在至少一个实施例中，线程控制逻辑3507A控制在融合图形执行单元3509A上执行的线程，从而允许融合执行单元3509A-3509N内的每个EU使用公共指令指针寄存器来执行。
在至少一个实施例中，一个或更多个内部指令高速缓存(例如3506)被包括在线程执行逻辑3500中以高速缓存用于执行单元的线程指令。在至少一个实施例中，包括一个或更多个数据高速缓存(例如3512)以在线程执行期间高速缓存线程数据。在至少一个实施例中，包括采样器3510以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例中，采样器3510包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。
在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和分派逻辑将线程发起请求发送到线程执行逻辑3500。在至少一个实施例中，一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器3502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少一个实施例中，着色器处理器3502内的像素处理器逻辑然后执行应用程序接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了执行着色器程序，着色器处理器3502经由线程分派器3504将线程分派到执行单元(例如3508A)。在至少一个实施例中，着色器处理器3502使用采样器3510中的纹理采样逻辑来访问存储在存储器中的纹理贴图中的纹理数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步处理。
在至少一个实施例中，数据端口3514提供了一种用于线程执行逻辑3500的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在至少一个实施例中，数据端口3514包括或耦合到一个或更多个高速缓存存储器(例如，数据高速缓存3512)以高速缓存数据以便经由数据端口进行存储器访问。
如图35B所示，在至少一个实施例中，图形执行单元3508可以包括指令获取单元3537、通用寄存器文件阵列(GRF)3524、架构寄存器文件阵列(ARF)3526、线程仲裁器3522、发送单元3530、分支单元3532、一组SIMD浮点单元(FPU)3534，以及在至少一个实施例中，一组专用整数SIMD ALU 3535。GRF 3524和ARF 3526包括一组与可以在图形执行单元3508中活跃的每个同时硬件线程相关联的通用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF 3526中维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF 3524中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指针，可以被保存在ARF 3526中的线程专用寄存器中。
在至少一个实施例中，图形执行单元3508具有一种架构，该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源在用于执行多个同时线程的逻辑上分配。
在至少一个实施例中，图形执行单元3508可以共同发布多个指令，每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程3508的线程仲裁器3522可以将指令分派到发送单元3530、分支单元3532或SIMD FPU 3534之一以供执行。在至少一个实施例中，每个执行线程可以访问GRF 3524中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD 8元素向量进行访问。在至少一个实施例中，每个执行单元线程可以访问GRF 3524中的4KB，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化，但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少一个实施例中，GRF 3524可以存储总共28KB。在至少一个实施例中，灵活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表示跨步的矩形块数据结构。
在至少一个实施例中，经由由消息传递发送单元3530执行的“发送”指令来调度存储器操作、采样器操作和其他更长延迟的系统通信。在至少一个实施例中，将分支指令分派到专用分支单元3532促进SIMD发散和最终收敛。
在至少一个实施例中，图形执行单元3508包括一个或更多个SIMD浮点单元(FPU)3534，以执行浮点运算。在至少一个实施例中，一个或更多个FPU 3534还支持整数计算。在至少一个实施例中，一个或更多个FPU 3534可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，一个或更多个FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数SIMD ALU 3535，并且可以被专门优化以执行与机器学习计算相关的操作。
在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元3508的多个实例的阵列。在至少一个实施例中，执行单元3508可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行单元3508上执行的每个线程在不同的通道上执行。
在至少一个实施例中，参考图35A和图35B示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个线程执行逻辑3500用于至少部分地基于执行至少一个BMMA指令来确定转换结果。在至少一个实施例中，至少一个线程执行逻辑3500用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图36示出了根据至少一个实施例的并行处理单元(“PPU”)3600。在至少一个实施例中，PPU 3600配置有机器可读代码，该机器可读代码如果由PPU 3600执行，则使得PPU3600执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，PPU 3600是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU 3600执行的一组指令的实例。在至少一个实施例中，PPU 3600是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如液晶显示器(“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU 3600用于执行计算，诸如线性代数运算和机器学习操作。图36仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理器来对其进行补充和/或替代。
在至少一个实施例中，一个或更多个PPU 3600配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，PPU3600配置成加速深度学习系统和应用程序，包括以下非限制性示例：自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言翻译、在线搜索优化以及个性化用户推荐等。
在至少一个实施例中，PPU 3600包括但不限于输入/输出(“I/O”)单元3606、前端单元3610、调度器单元3612、工作分配单元3614、集线器3616、交叉开关(“Xbar”)3620、一个或更多个通用处理集群(“GPC”)3618和一个或更多个分区单元(“存储器分区单元”)3622。在至少一个实施例中，PPU 3600通过一个或更多个高速GPU互连(“GPU互连”)3608连接到主机处理器或其他PPU 3600。在至少一个实施例中，PPU 3600通过互连3602连接到主机处理器或其他外围设备。在一实施例中，PPU 3600连接到包括一个或更多个存储器设备(“存储器”)3604的本地存储器。在至少一个实施例中，存储器设备3604包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。
在至少一个实施例中，高速GPU互连3608可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元结合的一个或更多个PPU 3600(“CPU”)，支持PPU 3600和CPU之间的缓存相干以及CPU主控。在至少一个实施例中，高速GPU互连3608通过集线器3616将数据和/或命令传输到PPU 3600的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图36中可能未明确示出的其他组件。
在至少一个实施例中，I/O单元3606配置为通过系统总线3602从主机处理器(图36中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元3606直接通过系统总线3602或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元3606可以经由系统总线3602与一个或更多个其他处理器(例如一个或更多个PPU 3600)通信。在至少一个实施例中，I/O单元3606实现快速外围组件互连(“PCIe”)接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元3606实现用于与外部设备通信的接口。
在至少一个实施例中，I/O单元3606对经由系统总线3602接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU 3600执行各种操作的命令。在至少一个实施例中，I/O单元3606如命令所指定的那样将解码的命令发送到PPU 3600的各种其他单元。在至少一个实施例中，命令被发送到前端单元3610和/或被发送到集线器3616或PPU 3600的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图36中未明确示出)。在至少一个实施例中，I/O单元3606配置为在PPU 3600的各种逻辑单元之间路由通信。
在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU 3600以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU3600两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元3606通过系统总线3602传输的存储器请求连接到系统总线3602的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU 3600，使得前端单元3610接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU 3600的各个单元。
在至少一个实施例中，前端单元3610耦合到调度器单元3612，该调度器单元3612配置各种GPC 3618以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元3612配置为跟踪与调度器单元3612管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC 3618，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元3612管理在一个或更多个GPC 3618上执行的多个任务。
在至少一个实施例中，调度器单元3612耦合到工作分配单元3614，该工作分配单元3614配置为分派任务以在GPC 3618上执行。在至少一个实施例中，工作分配单元3614跟踪从调度器单元3612接收到的多个调度任务并且工作分配单元3614管理每个GPC 3618的待处理任务池和活跃任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC 3618处理的任务；活跃任务池可包括用于由GPC 3618主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC 3618中的一个完成任务的执行，该任务将从GPC 3618的活动任务池中逐出，并且从待处理任务池中选择一个其他任务，并安排其在GPC 3618上执行。在至少一个实施例中，如果活跃任务在GPC 3618上处于空闲状态，例如在等待数据依赖性解决时，则活跃任务从GPC 3618中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC 3618上执行。
在至少一个实施例中，工作分配单元3614经由XBar 3620与一个或更多个GPC3618通信。在至少一个实施例中，XBar 3620是互连网络，其将PPU 3600的许多单元耦合到PPU 3600的其他单元，并且可以配置为将工作分配单元3614耦合到特定的GPC 3618。在至少一个实施例中，一个或更多个PPU 3600的其他单元也可以通过集线器3616连接到XBar3620。
在至少一个实施例中，任务由调度器单元3612管理，并由工作分配单元3614分配给GPC 3618之一。GPC 3618配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC 3618中的其他任务消耗，通过XBar3620路由到不同的GPC 3618或存储在存储器3604中。在至少一个实施例中，结果可以通过分区单元3622写到存储器3604中，其实现了用于向存储器3604写入数据或从存储器3604读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连3608传输到另一PPU 3604或CPU。在至少一个实施例中，PPU 3600包括但不限于数量为U个分区单元3622，该数量等于耦合到PPU 3600的分离且不同的存储设备3604的数量。在至少一个实施例中，将结合图38在本文中更详细地描述分区单元3622。
在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU 3600上执行。在一个实施例中，多个计算应用程序由PPU 3600同时执行，并且PPU 3600为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU 3600执行，并且驱动器核心将任务输出至由PPU 3600处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令。在至少一个实施例中，结合图38根据至少一个实施例更详细地描述了线程和协作线程。
在至少一个实施例中，参考图36示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个PPU 3600被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个PPU 3600用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图37示出了根据至少一个实施例的通用处理集群(“GPC”)3700。在至少一个实施例中，GPC 3700是图36的GPC 3618。在至少一个实施例中，每个GPC 3700包括但不限于用于处理任务的多个硬件单元，并且每个GPC 3700包括但不限于管线管理器3702、预光栅操作单元(“preROP”)3704、光栅引擎3708、工作分配交叉开关(“WDX”)3716、存储器管理单元(“MMU”)3718、一个或更多个数据处理集群(“DPC”)3706，以及部件的任何合适组合。
在至少一个实施例中，GPC 3700的操作由管线管理器3702控制。在至少一个实施例中，管线管理器3702管理一个或更多个DPC 3706的配置，以处理分配给GPC 3700的任务。在至少一个实施例中，管线管理器3702配置一个或更多个DPC 3706中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC 3706配置为在可编程流式多处理器(“SM”)3714上执行顶点着色器程序。在至少一个实施例中，管线管理器3702配置为将从工作分配单元接收的数据包路由到GPC 3700内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到preROP 3704和/或光栅引擎3708中的固定功能硬件单元，而可以将其他数据包路由到DPC 3706以由原始引擎3712或SM 3714进行处理。在至少一个实施例中，管线管理器3702配置DPC 3706中的至少一个以实现神经网络模型和/或计算管线。
在至少一个实施例中，preROP单元3704配置为在至少一个实施例中将由光栅引擎3708和DPC 3706生成的数据路由到分区单元3622中的光栅操作(“ROP”)单元，上面结合图36更详细地描述。在至少一个实施例中，preROP单元3704配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎3708包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎3708包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎3708的输出包括将由任何适当的实体(例如，由在DPC 3706内实现的片段着色器)处理的片段。
在至少一个实施例中，包括在GPC 3700中的每个DPC 3706包括但不限于M管线控制器(“MPC”)3710；图元引擎3712；一个或更多个SM3714；及其任何合适的组合。在至少一个实施例中，MPC 3710控制DPC3706的操作，将从管线管理器3702接收的分组路由到DPC 3706中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎3712，图元引擎3712配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM 3714。
在至少一个实施例中，SM 3714包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM 3714是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同指令。在至少一个实施例中，SM 3714实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，为每个单独的线程维持执行状态，并且可以收敛并并行地执行相同指令的线程以提高效率。本文更详细地描述SM 3714的至少一个实施例。
在至少一个实施例中，MMU 3718在GPC 3700和存储器分区单元(例如，图36的分区单元3622)之间提供接口，并且MMU 3718提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU 3718提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。
在至少一个实施例中，参考图37示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个GPC 2900被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个GPC 2900被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图38示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元3800。在至少一个实施例中，存储器分区单元3800包括但不限于光栅操作(“ROP”)单元3802；二级(“L2”)高速缓存3804；存储器接口3806；及其任何合适的组合。在至少一个实施例中，存储器接口3806耦合到存储器。在至少一个实施例中，存储器接口3806可以实现32、64、128、1024位数据总线，或者类似的实现方式用于高速数据传输。在至少一个实施例中，PPU包括U个存储器接口3806，每对分区单元3800一个存储器接口3806，其中每对分区单元3800连接到对应的存储器设备。例如，在至少一个实施例中，PPU可以连接至多达Y个存储器设备，例如高带宽存储器堆栈或图形双数据速率版本5同步动态随机存取存储器(“GDDR5SDRAM”)。
在至少一个实施例中，存储器接口3806实现高带宽存储器第二代(“HBM2”)存储器接口，并且Y等于U的一半。在至少一个实施例中，HBM2存储器堆栈位于与PPU相同的物理封装上，与传统的GDDR5SDRAM系统相比，可提供大量功率并节省面积。在至少一个实施例中，每个HBM2堆栈包括但不限于四个存储器管芯，且Y＝4，每个HBM2堆栈包括每个管芯两个128位通道，用于总共8个通道和1024位的数据总线宽度。在至少一个实施例中，存储器支持单错误校正双错误检测(“SECDED”)错误校正码(“ECC”)以保护数据。ECC为对数据损坏敏感的计算应用程序提供更高的可靠性。
在至少一个实施例中，PPU实现了多级存储器层次结构。在至少一个实施例中，存储器分区单元3800支持统一存储器以为中央处理单元(“CPU”)和PPU存储器提供单个统一虚拟地址空间，从而实现虚拟存储器系统之间的数据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的存储器的访问频率，以确保将存储器页面移动到更频繁地访问页面的PPU的物理存储器。在至少一个实施例中，高速GPU互连3608支持地址转换服务，其允许PPU直接访问CPU的页表，并通过PPU提供对CPU存储器的完全访问。
在至少一个实施例中，复制引擎在多个PPU之间或PPU与CPU之间传输数据。在至少一个实施例中，复制引擎可以为未被映射到页表中的地址生成页面错误，并且存储器分区单元3800然后为页面错误提供服务，将地址映射到页表中，之后复制引擎执行传输。在至少一个实施例中，为多个处理器之间的多个复制引擎操作固定(即不可分页)存储器，从而实质上减少了可用存储器。在至少一个实施例中，在硬件页面故障的情况下，可以将地址传递给复制引擎，而无需考虑是否驻留存储器页，并且复制过程是透明的。
根据至少一个实施例，来自图36的存储器3604或其他系统存储器的数据由存储器分区单元3800获取，并将其存储在L2高速缓存3804中，L2高速缓存3804位于芯片上并且在各种GPC之间共享。在至少一个实施例中，每个存储器分区单元3800包括但不限于与对应的存储器设备相关联的L2高速缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较低级别的高速缓存。在至少一个实施例中，每个SM 3714可以实现一级(“L1”)高速缓存，其中L1高速缓存是专用于特定SM 3714的私有存储器，并且从L2高速缓存3804中获取数据并将其存储在每个L1高速缓存中，用于在SM 3714的功能单元中进行处理。在至少一个实施例中，L2高速缓存3804耦合到存储器接口3806和XBar 3620。
在至少一个实施例中，ROP单元3802执行与像素颜色有关的图形光栅操作，诸如颜色压缩、像素混合等。在至少一个实施例中，ROP单元3802结合光栅引擎3708实施深度测试，从光栅引擎3708的剔除引擎接收与像素片段相关联的样本位置的深度。在至少一个实施例中，针对在与片段关联的样本位置的深度缓冲区中的相应深度测试深度。在至少一个实施例中，如果片段通过了针对样本位置的深度测试，则ROP单元3802更新深度缓冲区，并将该深度测试的结果发送给光栅引擎3708。将意识到，分区单元3800的数量可以不同于GPC的数量，因此，可以在至少一个实施例中将每个ROP单元3802耦合到每个GPC。在至少一个实施例中，ROP单元3802追踪从不同GPC接收到的分组，并且确定ROP单元3802生成的结果通过XBar3620路由到哪个单元。
图39示出了根据至少一个实施例的流式多处理器(“SM”)3900。在至少一个实施例中，SM 3900是图37的SM。在至少一个实施例中，SM 3900包括但不限于指令高速缓存3902；一个或更多个调度器单元3904；寄存器文件3908；一个或更多个处理核心(“核心”)3910；一个或更多个特殊功能单元(“SFU”)3912；一个或更多个加载/存储单元(“LSU”)3914；互连网络3916；共享存储器/一级(“L1”)高速缓存3918；和其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将任务分配给SM 3900之一。在至少一个实施例中，调度器单元3904从工作分配单元接收任务并管理分配给SM 3900的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元3904调度线程块以作为并行线程的线程束来执行，其中，每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元3904管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心3910、SFU 3912和LSU 3914)。
在至少一个实施例中，协作组可以指用于组织通信线程组的编程模型，其允许开发者表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的应用程序提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块(即，小到单个线程)和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。在至少一个实施例中，编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地环境中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。
在至少一个实施例中，调度单元3906配置为将指令发送到功能单元中的一个或更多个，并且调度器单元3904包括但不限于两个调度单元3906，该两个调度单元3906使得来自相同线程束的两个不同指令能够在每个时钟周期被调度。在至少一个实施例中，每个调度器单元3904包括单个调度单元3906或附加调度单元3906。
在至少一个实施例中，每个SM 3900在至少一个实施例中包括但不限于寄存器文件3908，该寄存器文件3908为SM 3900的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件3908在每个功能单元之间划分，从而为每个功能单元分配寄存器文件3908的专用部分。在至少一个实施例中，寄存器文件3908在由SM 3900执行的不同线程束之间划分，并且寄存器文件3908为连接到功能单元的数据路径的运算数提供临时存储。在至少一个实施例中，每个SM 3900包括但不限于多个L个处理核心3910。在至少一个实施例中，SM3900包括但不限于大量(例如128个或更多)不同的处理核心3910。在至少一个实施例中，每个处理核心3910在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE 754-2008标准。在至少一个实施例中，处理核心3910包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。
根据至少一个实施例，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心3910中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B+C，其中A、B、C和D是4×4矩阵。
在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA 9C++API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C++程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。
在至少一个实施例中，每个SM 3900包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU 3912。在至少一个实施例中，SFU 3912包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU 3912包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM 3900执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存3918中。在至少一个实施例中，根据至少一个实施例，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM 3900包括但不限于两个纹理单元。
在至少一个实施例中，每个SM 3900包括但不限于实现共享存储器/L1高速缓存3918与寄存器文件3908之间的加载和存储操作的N个LSU 3914。在至少一个实施例中，每个SM 3900包括但不限于互连网络3916，该互连网络3916将每个功能单元连接到寄存器文件3908和LSU 3914以寄存器文件3908和共享存储器/L1高速缓存3918。在至少一个实施例中，互连网络3916是交叉开关，其可以配置为将任何功能单元连接到寄存器文件3908中的任何寄存器，并且将LSU 3914连接到寄存器文件3908和共享存储器/L1高速缓存3918中的存储器位置。
在至少一个实施例中，共享存储器/L1高速缓存3918是片上存储器的阵列，其在至少一个实施例中允许SM 3900与图元引擎之间以及SM3900中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存3918包括但不限于128KB的存储容量，并且位于从SM 3900到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存3918在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存3918、L2高速缓存和存储器中的一个或更多个是后备存储。
在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存3918内的集成使共享存储器/L1高速缓存3918能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能图形处理单元，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM3900执行程序并执行计算，使用共享存储器/L1高速缓存3918 在线程之间进行通信，以及使用LSU 3914通过共享存储器/L1高速缓存3918和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM 3900向调度器单元3904写入可以用来在DPC上启动新工作的命令。
在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、精简指令集计算机(“RISC”)CPU，一个或更多个存储器管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。
在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。在至少一个实施例中，图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，PPU可以是包括在主板的芯片组中的集成图形处理单元(“iGPU”)。
在至少一个实施例中，关于图39示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个流式多处理器3900被用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个流式多处理器3900被用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
在至少一个实施例中，单个半导体平台可以指唯一的单一基于半导体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性的多芯片模块，其模拟芯片上的操作，并且相对于利用传统的中央处理单元(“CPU”)和总线实现方式进行了实质性的改进。在至少一个实施例中，根据用户的需求，各种模块也可以分开放置或以半导体平台的各种组合放置。
在至少一个实施例中，机器可读的可执行代码或计算机控制逻辑算法形式的计算机程序被存储在主存储器1904和/或辅助存储中。根据至少一个实施例，如果由一个或更多个处理器执行，则计算机程序使系统1900能够执行各种功能。在至少一个实施例中，存储器1904、存储和/或任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助存储可以指代任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存储驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘(“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在至少一个实施例中，各个先前附图的架构和/或功能是在CPU1902；并行处理系统1912；能够具有两个CPU 1902的至少部分能力的集成电路；并行处理系统1912；芯片组(例如，设计成作为执行相关功能的单元工作并出售的一组集成电路等)；和集成电路的任何适当组合的环境中实现的。
在至少一个实施例中，各个先前附图的架构和/或功能在通用计算机系统、电路板系统、专用于娱乐目的的游戏控制台系统、专用系统等的环境中实现。在至少一个实施例中，计算机系统1900可以采取台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。
在至少一个实施例中，并行处理系统1912包括但不限于多个并行处理单元(“PPU”)1914和相关联的存储器1916。在至少一个实施例中，PPU 1914经由互连1918和交换机1920或多路复用器连接到主机处理器或其他外围设备。在至少一个实施例中，并行处理系统1912在可并行化的PPU 1914上分配计算任务，例如，作为跨多个图形处理单元(“GPU”)线程块的计算任务分布的一部分。在至少一个实施例中，在PPU 1914中的一些或全部之间共享和访问存储器(例如，用于读取和/或写入访问)，尽管这种共享存储器可能引发相对于使用本地存储器和驻留在PPU 1914上的寄存器的性能损失。在至少一个实施例中，通过使用命令(诸如__syncthreads())来同步PPU 1914的操作，其中块中的所有线程(例如，跨多个PPU 1914执行)在进行之前到达某个代码执行点。
网络
图40示出了根据至少一个实施例的用于在5G无线通信网络内传送(communicate)数据的网络4000。在至少一个实施例中，网络4000包括具有覆盖区域4004的基站4006、多个移动设备4008和回程(backhaul)网络4002。在至少一个实施例中，如图所示，基站4006与移动设备4008 建立上行链路和/或下行链路连接，其用于将数据从移动设备4008传送到基站4006，反之亦然。在至少一个实施例中，在上行链路/下行链路连接上承载的数据可以包括在移动设备4008之间传送的数据，以及通过回程网络4002向/从远端(未示出)传送的数据。在至少一个实施例中，术语“基站”是指配置为提供对网络的无线接入的任何组件(或组件集合)，例如增强型基站(eNB)、宏单元、毫微微单元、Wi-Fi接入点(AP)或其他无线地启用的设备。在至少一个实施例中，基站可以根据一种或更多种无线通信协议提供无线接入，例如，长期演进(LTE)、高级LTE(LTE-A)、高速分组接入(HSPA)、Wi-Fi 802.11a/b/g/n/ac等。在至少一个实施例中，术语“移动设备”是指能够与基站建立无线连接的任何组件(或组件集合)，例如用户设备(UE)、移动站(STA)和其他无线地启用的设备。在一些实施例中，网络4000可以包括各种其他无线设备，例如中继器、低功率节点等。
在至少一个实施例中，关于图40示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用至少一个基站4006来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用至少一个基站4006来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图41示出了根据至少一个实施例的用于5G无线网络的网络架构4100。在至少一个实施例中，如图所示，网络架构4100包括无线电接入网络(RAN)4104、演进分组核心(EPC)4102(其可以称为核心网络)、以及试图访问RAN 4104的UE 4108的家庭网络4116。在至少一个实施例中，RAN 4104和EPC 4102形成服务无线网络。在至少一个实施例中，RAN4104包括基站4106，并且EPC 4102包括移动性管理实体(MME)4112、服务网关(SGW)4110和分组数据网络(PDN)网关(PGW)4114。在至少一个实施例中，家庭网络4116包括应用服务器4118和家庭订户服务器(HSS)4120。在至少一个实施例中，HSS 4120可以是家庭网络4116、EPC4102的一部分和/或其变体。
在至少一个实施例中，MME 4112是网络中用于NAS信令的加密/完整性保护的终点，并处理安全密钥管理。在至少一个实施例中，应当理解，术语“MME”用于4G LTE网络中，并且5G LTE网络可以包括执行类似功能的安全锚节点(SEAN)或安全接入功能(SEAF)。在至少一个实施例中，术语“MME”、“SEAN”和“SEAF”可以互换使用。在至少一个实施例中，MME4112还提供用于LTE和2G/3G接入网络之间的移动性的控制平面功能，以及到漫游UE的家庭网络的接口。在至少一个实施例中，SGW 4110路由并转发用户数据分组，同时在切换期间还充当用户平面的移动性锚点。在至少一个实施例中，PGW 4114通过作为UE的业务的出口点和入口点来提供从UE到外部分组数据网络的连接。在至少一个实施例中，HSS 4120是包含用户相关信息和订阅相关信息的中央数据库。在至少一个实施例中，应用服务器4118是中央数据库，其包含关于可利用网络架构4100和经由网络架构4100通信的各种应用的用户相关信息。
在至少一个实施例中，关于图41示出或描述的至少一个组件用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个基站4106用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个基站4106用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图42是根据至少一个实施例的示出根据LTE和5G原理进行操作的移动电信网络/系统的一些基本功能的示意图。在至少一个实施例中，移动电信系统包括基础设施设备，所述基础设施设备包括连接至核心网络4202的基站4214，所述核心网络4202按照熟悉通信技术的人员将理解的常规布置操作。在至少一个实施例中，基础设施设备4214也可以称为例如基站、网络元件、增强型NodeB(eNodeB)或协作实体，并且提供到由虚线4204表示的覆盖区域或单元内的一个或更多个通信设备的无线接入接口，其可以称为无线电接入网。在至少一个实施例中，一个或更多个移动通信设备4206可以经由信号的发送与接收来传送数据，所述信号表示使用无线接入接口的数据。在至少一个实施例中，核心网络4202还可为由网络实体服务的通信设备提供包括认证、移动性管理、计费等的功能。
在至少一个实施例中，图42的移动通信设备也可以被称为通信终端、用户设备(UE)、终端设备等，并且被配置为经由网络实体与由相同或不同覆盖区域服务的一个或更多个其他通信设备进行通信。在至少一个实施例中，可以通过在双向通信链路上使用无线接入接口发送和接收表示数据的信号来执行这些通信。
在至少一个实施例中，如图42所示，eNodeB 4214a之一被更详细地示出为包括发送器4212和接收器4210，发送器4212用于经由无线接入接口向一个或更多个通信设备或UE4206发送信号，接收器4210用于接收来自覆盖区域4204内的一个或更多个UE的信号。在至少一个实施例中，控制器4208控制发送器4212和接收器4210经由无线接入接口发送和接收信号。在至少一个实施例中，控制器4208可以执行控制无线接入接口的通信资源元素的分配的功能，并且在一些示例中可以包括调度器，用于调度经由无线接入接口的用于上行链路和下行链路两者的传输。
在至少一个实施例中，示例UE 4206a被更详细地示出为包括发送器4220和接收器4218，所述发送器4220用于在无线接入接口的上行链路上向eNodeB 4214发送信号，所述接收器4218用于经由无线接入接口在下行链路上接收由eNodeB 4214发送的信号。在至少一个实施例中，发送器4220和接收器4218由控制器4216控制。
在至少一个实施例中，参考图42示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，至少一个基站4214用于至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，至少一个基站4214用于至少部分地基于执行至少一个BMMA指令来确定至少一个伽罗瓦余数结果和/或LDPC编码。
图43示出了根据至少一个实施例的无线电接入网络4300，所述无线电接入网络4300可以是5G网络架构的一部分。在至少一个实施例中，无线电接入网络4300覆盖被划分为多个蜂窝区域(单元)的地理区域，所述蜂窝区域可以由用户设备(UE)基于从一个接入点或基站在地理区域上广播的标识来唯一地标识。在至少一个实施例中，宏单元4340、4328和4316以及小单元4330可以包括一个或更多个扇区。在至少一个实施例中，扇区是单元的子区域，并且一个单元内的所有扇区由同一基站服务。在至少一个实施例中，属于该扇区的单个逻辑标识可以标识扇区内的无线电链路。在至少一个实施例中，单元内的多个扇区可以由天线组形成，每个天线负责与单元的一部分中的UE进行通信。
在至少一个实施例中，每个单元由基站(BS)服务。在至少一个实施例中，基站是无线电接入网络中的网络元件，其负责在一个或更多个单元中向UE或从UE进行无线电收发。在至少一个实施例中，基站也可以被称为基站收发器站(BTS)、无线电基站、无线电收发器、收发器功能、基本服务集(BSS)、扩展服务集(ESS)、接入点(AP)、节点B(NB)、eNode B(eNB)、gNode B(gNB)或其他一些合适的术语。在至少一个实施例中，基站可以包括用于与网络的回程部分进行通信的回程接口。在至少一个实施例中，基站具有集成天线，或通过馈线连接到天线或远程无线电头端(RRH)。
在至少一个实施例中，回程可以提供基站和核心网络之间的链路，并且在一些示例中，回程可以提供各个基站之间的互连。在至少一个实施例中，核心网络是无线通信系统的一部分，所述无线通信系统通常独立于无线电接入网络中使用的无线电接入技术。在至少一个实施例中，可以采用各种类型的回程接口，诸如直接物理连接、虚拟网络或类似的使用任何合适的传输网络的接口。在至少一个实施例中，一些基站可以被配置为集成接入和回程(IAB)节点，其中无线频谱可以既用于接入链路(即，与UE的无线链路)，又用于回程链路，其有时被称为无线自回程。在至少一个实施例中，通过无线自回程，可以利用无线频谱进行回程通信，所述无线频谱用于基站和UE之间的通信，与要求每个新基站部署要配备自己的硬线回程连接相反，这实现了高密度小型单元网络的快速、容易部署。
在至少一个实施例中，在单元4340和4328中示出了高功率基站4336和4320，并且在单元4316中示出了高功率基站4310，所述高功率基站4310控制远程无线电头端(RRH)4312。在至少一个实施例中，单元4340、4328和4316可以被称为大型单元或宏单元。在至少一个实施例中，在小单元4330(例如，微单元、微微单元、毫微微单元、家庭基站、家庭节点B、家庭eNode B等)中示出了低功率基站4334，所述低功率基站4334可与一个或更多个宏单元重叠，并且可以称为小型单元或小单元。在至少一个实施例中，可以根据系统设计以及组件约束来确定单元大小。在至少一个实施例中，可以部署中继节点来扩展给定单元的大小或覆盖区域。在至少一个实施例中，无线电接入网络4300可以包括任意数量的无线基站和单元。在至少一个实施例中，基站4336、4320、4310、4334为任意数量的移动设备提供到核心网络的无线接入点。
在至少一个实施例中，四轴飞行器或无人机4342可以被配置用作基站。在至少一个实施例中，单元可以不一定是固定的，并且单元的地理区域可以根据诸如四轴飞行器4342之类的移动基站的位置而移动。
在至少一个实施例中，无线电接入网络4300支持用于多个移动装置的无线通信。在至少一个实施例中，移动装置通常被称为用户设备(UE)，但是也可以被称为移动站(MS)、订户站、移动单元、订户单元、无线单元、远程单元、移动设备、无线设备、无线通信设备、远程设备、移动订户站、接入终端(AT)、移动终端、无线终端、远程终端、手持设备、终端、用户代理、移动客户端、客户端或其他一些合适的术语。在至少一个实施例中，UE可以是向用户提供对网络服务的访问的装置。
在至少一个实施例中，“移动”装置不必须具有移动能力，并且可以是固定的。在至少一个实施例中，移动装置或移动设备广泛地指代各种设备和技术。在至少一个实施例中，移动装置可以是移动设备、蜂窝(单元)电话、智能电话、会话发起协议(SIP)电话、膝上型计算机、个人计算机(PC)、笔记本、上网本、智能本、平板电脑、个人数字助理(PDA)、各种各样的嵌入式系统，例如，对应于“物联网”(IoT)、汽车或其他运输工具、遥感器或致动器、机器人或机器人设备、卫星无线电、全球定位系统(GPS)设备、目标跟踪设备、无人机、多直升机、四轴飞行器、遥控设备、消费者和/或可穿戴设备，例如眼镜、可穿戴相机、虚拟现实设备、智能手表、健康或健身跟踪器、数字音频播放器(例如MP3播放器)、相机、游戏机、数字家居设备或智能家居设备，诸如家居音频、视频和/或多媒体设备、器具、自动售货机、智能照明、家庭安全系统、智能电表、安全设备、太阳能电池板或太阳能电池阵列、控制电力的市政基础设施设备(例如，智能电网)、照明、水等，工业自动化和企业设备、物流控制器、农业设备、军事防御设备、车辆、飞机、船舶和武器等。在至少一个实施例中，移动装置可以提供连接的医疗或远程医疗支持，即远距离的医疗保健。在至少一个实施例中，远程医疗设备可以包括远程医疗监视设备和远程医疗管理设备，其通信可以被给予比其他类型的信息优先的待遇或优先访问，例如，就传输关键服务数据的优先访问和/或用于传输关键服务数据的相关QoS而言。
在至少一个实施例中，无线电接入网络4300的单元可以包括UE，所述UE可以与每个单元的一个或更多个扇区进行通信。在至少一个实施例中，UE 4314和4308可以通过RRH4312与基站4310进行通信；UE 4322和4326可以与基站4320进行通信；UE 4332可以与低功率基站4334进行通信；UE 4338和4318可以与基站4336进行通信；并且UE 4344可以与移动基站4342进行通信。在至少一个实施例中，每个基站4310、4320、4334、4336和4342可以被配置为提供到用于各个单元中的所有UE的核心网络(未示出)的接入点，并且从基站(例如，基站4336)到一个或更多个UE (例如，UE 4338和4318)的传输可以被称为下行链路(DL)传输，而从UE(例如，UE 4338)到基站的传输可以被称为上行链路(UL)传输。在至少一个实施例中，下行链路可以指点对多点传输，所述点对多点传输可以被称为广播信道复用。在至少一个实施例中，上行链路可以指点对点传输。
在至少一个实施例中，四轴飞行器4342(可以被称为移动网络节点)可以被配置为通过与基站4336通信而在单元4340内充当UE。在至少一个实施例中，多个UE(例如，UE 4322和4326)可以使用点对点(P2P)或侧链信号4324彼此通信，所述多个UE可以绕过基站(诸如基站4320)。
在至少一个实施例中，UE在移动时与其位置无关地进行通信的能力被称为移动性。在至少一个实施例中，移动性管理实体(MME)建立、维护和发布UE与无线电接入网络之间的各种物理信道。在至少一个实施例中，无线电接入网络4300可以利用基于DL的移动性或基于UL的移动性来实现移动性和切换(即，UE的连接从一个无线电信道到另一无线电信道的转移)。在至少一个实施例中，在被配置用于基于DL移动性的网络中，UE可以监视来自其服务单元的信号的各种参数，也可以监视相邻单元的各种参数，并且根据这些参数的质量，UE可以维护与一个或更多个相邻单元的通信。在至少一个实施例中，如果在给定的时间量内来自相邻单元的信号质量超过了来自服务单元的信号质量，或者如果UE从一个单元移动到另一个单元，则UE可以进行从服务单元到相邻(目标)单元的越区切换(handoff)或切换(handover)。在至少一个实施例中，UE 4318(被示为车辆，但是可以使用任意适当形式的UE)可以从对应于某个单元(诸如服务单元4340)的地理区域移动到对应于某个相邻单元(诸如相邻单元4316)的地理区域。在至少一个实施例中，当在给定的时间量内来自相邻单元4316的信号强度或质量超过其服务单元4340的信号强度或质量时，UE 4318可以向指示其状况的服务基站4336发送报告消息。在至少一个实施例中，UE4318可以接收切换命令，并且可以经历到单元4316的切换。
在至少一个实施例中，被配置用于基于UL移动性的网络可以利用来自每个UE的UL参考信号来选择每个UE的服务单元。在至少一个实施例中，基站4336、4320和4310/4312可以广播统一的同步信号(例如，统一的主同步信号(PSS)、统一的辅助同步信号(SSS)和统一的物理广播信道(PBCH))。在至少一个实施例中，UE 4338、4318、4322、4326、4314 和4308可以接收统一的同步信号，从同步信号中导出载波频率和时隙定时，并且响应于导出定时，发送上行链路导频或参考信号。在至少一个实施例中，无线电接入网络4300内的两个或更多个单元(例如，基站4336和4310/4312)可以同时接收由UE(例如，UE 4318)发送的上行链路导频信号。在至少一个实施例中，单元可以测量导频信号的强度，并且无线电接入网络(例如，一个或更多个基站4336和4310/4312，和/或核心网络内的一个或更多个中央节点)可以确定UE 4318的服务单元。在至少一个实施例中，在UE 4318移动通过无线电接入网络4300时，网络可以继续监视UE 4318发送的上行链路导频信号。在至少一个实施例中，当由相邻单元测量的导频信号的信号强度或质量超过由服务单元测量的信号强度或质量时，网络4300可以在有或没有通知UE 4318的情况下将UE 4318从服务单元切换到相邻单元。
在至少一个实施例中，由基站4336、4320和4310/4312发送的同步信号可以是统一的，但是可以不识别特定单元，而是可以识别多个单元中以相同的频率和/或相同的定时工作的区域。在至少一个实施例中，由于可以减少需要在UE和网络之间交换的移动性消息的数量，因此5G网络或其他下一代通信网络中的区域启用了基于上行链路的移动性框架，并提高了UE和网络的效率。
在至少一个实施例中，无线电接入网络4300中的空中接口可以利用未经许可的频谱、许可频谱或共享频谱。在至少一个实施例中，未经许可的频谱提供了频谱的一部分的共享使用，而无需政府授予的许可，然而，尽管访问未经许可的频谱，通常仍然需要遵守某些技术规则，通常来说，任意运营商或设备都可获得访问权限。在至少一个实施例中，许可频谱通常借助于移动网络运营商从政府监管机构购买许可，而提供对频谱的一部分的独占使用。在至少一个实施例中，共享频谱可以落在许可频谱和未经许可的频谱之间，其中可能需要技术规则或限制来访问频谱，但是频谱仍然可以由多个运营商和/或多个RAT共享。在至少一个实施例中，例如，对一部分许可频谱的许可证持有人可以提供许可共享访问(LSA)，来与其他各方共享频谱，例如，在获得许可方确定的适当条件下进行访问。
在至少一个实施例中，关于图43示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用至少无线接入网4300站(诸如gNB之类)来至少部分地基于执行至少一个BMMA 指令确定变换结果。在至少一个实施例中，使用至少无线接入网4300站(诸如gNB之类)来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图44提供了根据至少一个实施例的5G移动通信系统的示例说明，其中使用了多个不同类型的设备。在至少一个实施例中，如图44所示，可以将第一基站4418提供给信号传输超过几公里的大型单元或宏单元。然而，在至少一个实施例中，系统还可以支持经由非常小的单元传输，诸如经由第二基础设施设备4416传输，所述第二基础设施设备4416在数百米的距离上发送和接收信号，从而形成所谓的“微微”(Pico)单元。在至少一个实施例中，第三类基础设施设备4412可以在数十米的距离上发送和接收信号，并且因此可用于形成所谓的“毫微微”(Femto)单元。
在至少一个实施例中，也如图44所示，可以使用不同类型的通信设备经由不同类型的基础设施设备4412、4416、4418来发送和接收信号，并且可以根据不同类型的基础设施设备使用不同的通信参数来传送数据。在至少一个实施例中，常规上，移动通信设备可以被配置为经由网络的可用通信资源与移动通信网络进行数据通信。在至少一个实施例中，无线电接入系统被配置为向设备(诸如智能电话4406)提供最高的数据速率。在至少一个实施例中，可以提供“物联网”，在物联网中低功率机器类型的通信设备以非常低的功率、低带宽、并且可能具有低复杂度来发送和接收数据。在至少一个实施例中，这种机器类型的通信设备4414的示例可以经由Pico单元进行通信。在至少一个实施例中，非常高的数据率和低移动性可以是与例如电视4404通信的特征，所述电视4404可以经由Pico单元进行通信。在至少一个实施例中，虚拟现实耳机4408可能需要非常高的数据率和低延迟。在至少一个实施例中，可以部署中继设备4410来扩展给定单元或网络的大小或覆盖区域。
在至少一个实施例中，关于图44示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用至少一个基站(诸如基站4418)来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用至少一个基站(诸如基站4418)来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图45示出了示例性高级系统4500，其中可以使用至少一个实施例。
在至少一个实施例中，高级系统4500包括应用程序4502、系统软件+库4504、框架软件4506和数据中心基础设施+资源协调器4508。在至少一个实施例中，高级系统4500可以被实现为云服务、物理服务、虚拟服务、网络服务和/或其变体。
在至少一个实施例中，如图45所示，数据中心基础设施+资源协调器4508可包括5G无线电资源协调器4510，GPU分组处理和I/O 4512以及节点计算资源(“节点C.R.s”)4516(1)-4516(N)，其中“N”代表任何整个正整数。在至少一个实施例中，节点C.R.4516(1)-4516(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器(GPU)等)，存储器设备(例如动态只读存储器)，存储设备(例如固态硬盘或磁盘驱动器)，网络输入/输出(“NW I/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.4516(1)-4516(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。
在至少一个实施例中，5G无线电资源协调器4510可以配置或以其他方式控制一个或更多个节点C.R.4516(1)-4516(N)和/或5G网络架构可能包括的其他各种组件和资源。在至少一个实施例中，5G无线电资源协调器4510可以包括用于高级系统4500的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，5G无线电资源协调器4510可以包括硬件、软件或其某种组合。在至少一个实施例中，可以利用5G无线电资源协调器4510来配置或控制各种媒体访问控制子层、无线电接入网络、物理层或子层和/或其变体，它们可以是5G网络架构的一部分。在至少一个实施例中，5G无线电资源协调器4510可以配置或分配分组的计算、网络、存储器或存储资源以支持可以作为5G网络架构的一部分执行的一个或更多个工作负载。
在至少一个实施例中，GPU分组处理和I/O 4512可以可以配置或以其他方式处理各种输入和输出，以及分组(诸如数据分组)，所述分组可以作为5G网络架构的一部分进行发送/接收，所述5G网络架构可以由高级系统4500实现。在至少一个实施例中，分组可以被格式化为由网络提供的数据，并且通常可以分为控制信息和有效载荷(即，用户数据)。在至少一个实施例中，分组的类型可以包括互联网协议版本4(IPv4)分组、互联网协议版本6(IPv6)分组和以太网II帧分组。在至少一个实施例中，可以将数据分组的控制数据分类为数据完整性字段和语义字段。在至少一个实施例中，可以在其上接收数据分组的网络连接包括局域网、广域网、虚拟专用网、因特网、内联网、外联网、公共交换电话网、红外网、无线网、卫星网络及其任意组合。
在至少一个实施例中，框架软件4506包括AI模型架构+训练+用例4522。在至少一个实施例中，AI模型架构+训练+用例4522可以包括工具、服务、软件或其他资源，用于根据一个或更多个实施例使用一个或更多个机器学习模型来训练一个或更多个机器学习模型或预测或推理信息。例如，在至少一个实施例中，可以通过使用上述关于高级系统4500描述的软件和计算资源，根据神经网络架构计算权重参数，来训练机器学习模型。在至少一个实施例中，通过使用通过一种或更多种训练技术计算出的权重参数，与一个或更多个神经网络相对应的经训练的机器学习模型可以用于使用上述关于高级系统4500描述的资源来推理或预测信息。在至少一个实施例中，框架软件4506可以包括支持系统软件+库4504和应用程序4502的框架。
在至少一个实施例中，系统软件+库4504或应用程序4502可以分别包括基于Web的服务软件或应用程序，例如由Amazon Web Services，Google Cloud和Microsoft Azure提供的那些。在至少一个实施例中，框架软件4506可以包括但不限于一种免费和开放源软件网络应用程序框架，例如Apache SparkTM(以下称为“Spark”)。在至少一个实施例中，系统软件+库4504可以包括由节点C.R.4516(1)-4516(N)的至少部分使用的软件。在至少一个实施例中，一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。
在至少一个实施例中，PHY 4518是一组系统软件和库，其被配置为提供与无线技术的物理层的接口，所述无线技术的物理层可以是诸如5G新无线电(NR)物理层之类的物理层。在至少一个实施例中，NR物理层利用灵活且可扩展的设计，并且可以包括各种组件和技术，诸如调制方案、波形结构、帧结构、参考信号、多天线传输和信道编码。
在至少一个实施例中，NR物理层支持正交相移键控(QPSK)、16正交幅度调制(QAM)、64QAM和256QAM调制格式。在至少一个实施例中，用于不同用户实体(UE)类别的不同调制方案也可以被包括在NR 物理层中。在至少一个实施例中，NR物理层可以在高达至少52.6GHz的上行链路(UL)和下行链路(DL)中利用循环前缀正交频分复用(CP-OFDM)，其具有可扩展的的数字学(子载波间隔，循环前缀)。在至少一个实施例中，采用单个流传输(即，没有空间复用)，NR物理层可以在UL中支持离散傅立叶变换扩展正交频分复用(DFT-SOFDM)以用于覆盖受限的情况。
在至少一个实施例中，NR帧支持在许可频谱和未经许可的频谱两者中的时分双工(TDD)和频分双工(FDD)传输和操作，这实现了非常低延迟、快速混合自动重复请求(HARQ)确认、动态TDD、与LTE共存以及可变长度的传输(例如，超可靠的低延迟通信(URLLC)的持续时间短，增强型移动宽带(eMBB)的持续时间长)。在至少一个实施例中，NR帧结构遵循三个关键设计原则，以增强前向兼容性并减少不同特征之间的相互作用。
在至少一个实施例中，第一原则为传输是自包含的，其可以参考这样一种方案，其中时隙和波束中的数据可自行解码而不依赖于其他时隙和波束。在至少一个实施例中，这意味着将数据解调所需的参考信号被包括在给定时隙和给定波束中。在至少一个实施例中，第二原则为传输在时间和频率上被很好地限制，这导致一种方案，其中可以引入与传统传输并行的新型传输。在至少一个实施例中，第三原则为避免跨时隙和跨不同传输方向的静态和/或严格的定时关系。在至少一个实施例中，第三原则的使用可能需要利用异步混合自动重复请求(HARQ)而不是预定义的重传时间。
在至少一个实施例中，NR帧结构还允许快速的HARQ确认，其中当从DL接收切换到UL传输时，在DL数据的接收期间执行解码，并且UE在保护时段期间准备HARQ确认。在至少一个实施例中，为了获得低延迟，在时隙(或一组时隙)的开始处，将控制信号和参考信号预先加载到时隙(或在时隙聚合的情况下的一组时隙)。
在至少一个实施例中，NR具有超瘦设计，所述超瘦设计最小化了始终在线(always-on)的传输，以提高网络能效并确保前向兼容性。在至少一个实施例中，仅在必要时才发送NR中的参考信号。在至少一个实施例中，四个主要参考信号是解调参考信号(DMRS)、相位跟踪参考信号(PTRS)、探测参考信号(SRS)和信道状态信息参考信号(CSI-RS)。
在至少一个实施例中，DMRS被用来估计用于解调的无线电信道。在至少一个实施例中，DMRS是特定于UE的、可以是波束赋形的、限制在调度的资源中，并且仅在必要时在DL和UL两者中被发送。在至少一个实施例中，为了支持多层多输入多输出(MIMO)传输，可以调度多个正交DMRS端口，每层一个。在至少一个实施例中，基本的DMRS模式在前面加载，因为DMRS设计考虑了支持低延迟应用的早期解码需求。在至少一个实施例中，对于低速场景，DMRS在时域中使用低密度。然而，在至少一个实施例中，对于高速场景，增加DMRS的时间密度来跟踪无线电信道中的快速变化。
在至少一个实施例中，在NR中引入了PTRS以使得能够补偿振荡器相位噪声。通常，在至少一个实施例中，相位噪声按照振荡器载波频率的函数而增加。因此，在至少一个实施例中，可以在高载波频率(诸如毫米波)上利用PTRS来减轻相位噪声。在至少一个实施例中，PTRS是特定于UE的、被限制在调度资源中并且可以是波束赋形的。在至少一个实施例中，可根据振荡器的质量、载波频率、OFDM子载波间隔以及用于传输的调制和编码方案来配置PTRS。
在至少一个实施例中，在UL中发送SRS以执行信道状态信息(CSI)测量，所述信道状态信息(CSI)测量主要用于调度和链路自适应。在至少一个实施例中，对于NR，SRS还用于基于交互性(reciprocity)的预编码器设计，其用于大规模MIMO和UL波束管理。在至少一个实施例中，SRS具有模块化和灵活的设计，以支持不同的过程和UE能力。在至少一个实施例中，用于信道状态信息参考信号(CSI-RS)的方法是相似的。
在至少一个实施例中，NR采用不同的天线解决方案和技术，这取决于频谱的哪一部分被用于其操作。在至少一个实施例中，对于较低的频率，假设低至中等数量的有源天线(最多约32个发射器链)，并且FDD操作是公共的。在至少一个实施例中，CSI的获取需要在DL中传输CSI-RS并且在UL中传输CSI报告。在至少一个实施例中，在该频率区域中可用的有限带宽需要通过多用户MIMO(MU-MIMO)和更高阶空间复用来实现高频谱效率，这是通过与LTE相比更高分辨率的CSI报告来实现的。
在至少一个实施例中，对于更高的频率，可以在给定的孔径中使用更多数量的天线，这增加了波束赋形和多用户(MU)-MIMO的能力。在至少一个实施例中，这里，频谱分配是TDD类型的，并且假设基于交互性的操作。在至少一个实施例中，通过UL信道探测获取显式信道估计形式的高分辨率CSI。在至少一个实施例中，这种高分辨率CSI使得能够在基站(BS)处采用复杂的预编码算法。在至少一个实施例中，对于更高的频率(在毫米波范围内)，当前通常需要模拟波束赋形实现，其将传输限制为每个时间单位和无线电链单个波束方向。在至少一个实施例中，由于载波波长短，各向同性天线元件在该频率区域中非常小，因此需要大量天线元件来维护覆盖。在至少一个实施例中，即使对于控制信道传输，也需要在发射器和接收器端两者处都应用波束赋形来对抗增加的路径损耗。
在至少一个实施例中，为了支持这些多样的用例，NR具有高度灵活但统一的CSI框架的特征，其中与LTE相比，NR中的CSI测量、CSI报告和实际DL传输之间的耦合减少。在至少一个实施例中，NR还支持更高级的方案，诸如多点传输和协调。在至少一个实施例中，控制和数据传输遵循自包含的原则，其中，对传输进行解码所需的所有信息(诸如伴随的DMRS)都包含在传输本身中。结果，在至少一个实施例中，随着UE在网络中移动，网络可以无缝地改变传输点或波束。
在至少一个实施例中，MAC 4520是一组系统软件和库，其被配置为提供与媒体访问控制(MAC)层的接口，所述MAC层可以是5G网络架构的一部分。在至少一个实施例中，MAC层控制负责与有线、光学或无线传输介质交互的硬件。在至少一个实施例中，MAC提供传输介质的流控制和多路复用。
在至少一个实施例中，MAC子层提供物理层的抽象，使得物理链路控制的复杂性对于逻辑链路控制(LLC)和网络栈的上层是不可见的。在至少一个实施例中，任意LLC子层(和更高层)可以与任意MAC一起使用。在至少一个实施例中，任意MAC可以与任意物理层一起使用，而与传输介质无关。在至少一个实施例中，MAC子层在将数据发送到网络上的另一设备时，将更高级的帧封装为适合于传输介质的帧，添加帧校验序列来识别传输错误，然后只要适当的信道访问方法允许，就尽快将数据转发到物理层。在至少一个实施例中，如果检测到干扰信号，则MAC还负责补偿冲突，其中MAC可以发起重传。
在至少一个实施例中，应用程序4502可以包括一种或更多种类型的应用程序，所述应用程序由节点C.R.4516(1)-4516(N)的至少部分和/或框架软件4506使用。在至少一个实施例中，一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序、认知计算和机器学习应用程序，包括训练或推理软件、机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。
在至少一个实施例中，RAN API 4514可以是一组子例程定义、通信协议和/或软件工具，其提供一种与无线电接入网络(RAN)的组件进行通信的方法，所述RAN可以是5G网络架构的一部分。在至少一个实施例中，无线电接入网络是网络通信系统的一部分，并且可以实现无线电接入技术。在至少一个实施例中，无线电接入网络功能通常由硅芯片提供，所述硅芯片驻留在核心网络以及用户设备两者中。在图43的描述中可以找到有关无线电接入网络的更多信息。
在至少一个实施例中，高级系统4500可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练、推理和/或其他各种过程。此外，在至少一个实施例中，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务，以及其他服务，例如允许用户配置和实现5G网络架构的各个方面的服务。
在至少一个实施例中，关于图45示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用至少一个PHY 4518和/或至少一个节点C.R.4516来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用至少一个PHY4518和/或至少一个节点C.R.4516来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图46示出了根据至少一个实施例的网络的系统4600的架构。在至少一个实施例中，系统4600被示出为包括用户设备(UE)4602和UE 4604。在至少一个实施例中，UE 4602和4604被示出为智能手机(例如，可连接至一个或更多个蜂窝网络的手持式触摸屏移动计算设备)，但还可以包括任意移动或非移动计算设备，例如个人数据助理(PDA)、寻呼机、膝上型计算机、台式计算机、无线手持设备，或包含无线通信接口的任意计算设备。
在至少一个实施例中，UE 4602和4604中的任何一个都可以包括物联网(IoT)UE，所述物联网(IoT)UE可以包括被设计用于利用短命UE连接的低功率IoT应用的网络接入层。在至少一个实施例中，IoT UE可以利用诸如机器到机器(M2M)或机器类型通信(MTC)之类的技术来与MTC服务器或设备交换数据，所述交换数据过程经由公共陆地移动网络(PLMN)、基于邻近性的服务(ProSe)或设备到设备(D2D)通信、传感器网络、或IoT网络来实现。在至少一个实施例中，数据的M2M或MTC交换可以是机器发起的数据交换。在至少一个实施例中，IoT网络描述了互连的IoT UE，所述IoT UE可以包括具有短寿命连接的唯一可识别的嵌入式计算设备(在互联网基础设施内)。在至少一个实施例中，IoT UE可以执行后台应用(例如，保持活动消息、状态更新等)，以促进IoT网络的连接。
在至少一个实施例中，UE 4602和4604可以被配置为与无线电接入网络(RAN)4616连接，例如，通信地耦合。在至少一个实施例中，例如，RAN 4616可以是例如演进的通用移动电信系统(UMTS)地面无线电接入网络(E-UTRAN)、下一代RAN(NG RAN)，或某种其他类型的RAN。在至少一个实施例中，UE 4602和4604分别利用连接4612和4614，每个所述连接包括物理通信接口或层。在至少一个实施例中，连接4612和4614被示为实现通信耦合的空中接口，并且可以与蜂窝通信协议一致，诸如全球移动通信系统(GSM)协议、码分多址(CDMA)网络协议、一键通(PTT)协议，蜂窝PTT(POC)协议、通用移动电信系统(UMTS)协议、3GPP长期演进(LTE)协议、第五代(5G)协议、新无线电(NR)协议及其变体。
在至少一个实施例中，UE 4602和4604可以进一步经由ProSe接口4606直接交换通信数据。在至少一个实施例中，ProSe接口4606可以可替代地称为侧链路接口，其包括一个或更多个逻辑信道，包括但不限于物理侧链路控制信道(PSCCH)、物理侧链路共享信道(PSSCH)、物理侧链路发现信道(PSDCH)和物理侧链路广播信道(PSBCH)。
在至少一个实施例中，UE 4604被示出为被配置为经由连接4608访问接入点(AP)4610。在至少一个实施例中，连接4608可以包括本地无线连接，诸如与任意IEEE 802.11协议一致的连接，其中AP 4610将包括无线保真
路由器。在至少一个实施例中，AP4610被示出连接到因特网而不连接到无线系统的核心网络。
在至少一个实施例中，RAN 4616可以包括一个或更多个接入节点，所述接入节点启用连接4612和4614。在至少一个实施例中，这些接入节点(AN)可以被称为基站(BS)、NodeB、演进NodeB(eNB)、下一代NodeB(gNB)、RAN节点等，并且可以包括在地理区域(例如，单元)内提供覆盖的地面站(例如，地面接入点)或卫星站。在至少一个实施例中，RAN 4616可以包括用于提供宏单元的一个或更多个RAN节点，例如，宏RAN节点4618，以及用于提供毫微微单元或微微单元(例如，具有较小覆盖面积的单元、具有较小用户容量的单元，或与宏单元相比具有更高带宽的单元)，例如，低功率(LP)RAN节点4620。
在至少一个实施例中，RAN节点4618和4620中的任意一个可以终止空中接口协议，并且可以是UE 4602和4604的第一联系点。在至少一个实施例中，RAN节点4618和4620中的任意一个可以实现RAN 4616的各种逻辑功能，包括但不限于无线电网络控制器(RNC)功能，诸如无线电承载管理、上行链路和下行链路动态无线电资源管理和数据分组调度以及移动性管理。
在至少一个实施例中，UE 4602和4604可以被配置为根据各种通信技术，使用正交频分复用(OFDM)通信信号在多载波通信信道上彼此通信，或与RAN节点4618和4620中的任何一个进行通信，所述各种通信技术诸如但不限于，正交频分多址(OFDMA)通信技术(例如，用于下行链路通信)或单载波频分多址(SC-FDMA)通信技术(例如，用于上行链路和ProSe或侧链路通信)，和/或其变体。在至少一个实施例中，OFDM信号可以包括多个正交子载波。
在至少一个实施例中，下行链路资源网格可以用于从RAN节点4618和4620中的任意一个到UE 4602和4604的下行链路传输，而上行链路传输可以利用类似的技术。在至少一个实施例中，网格可以是时频网格，称为资源网格或时频资源网格，其是每个时隙中下行链路中的物理资源。在至少一个实施例中，这样的时频平面表示是OFDM系统的常见实践，这使得其对于无线电资源分配是直观的。在至少一个实施例中，资源网格的每一列和每一行分别对应于一个OFDM符号和一个OFDM子载波。在至少一个实施例中，时域中的资源网格的持续时间对应于无线电帧中的一个时隙。在至少一个实施例中，资源网格中的最小时频单元被表示为资源元素。在至少一个实施例中，每个资源网格包括多个资源块，所述资源块描述某些物理信道到资源元素的映射。在至少一个实施例中，每个资源块包括资源元素的集合。在至少一个实施例中，在频域中，这可以表示当前可以分配的最小数量的资源。在至少一个实施例中，存在使用这种资源块传送的几个不同的物理下行链路信道。
在至少一个实施例中，物理下行链路共享信道(PDSCH)可以向UE4602和4604运载用户数据和高层信令。在至少一个实施例中，物理下行链路控制信道(PDCCH)可以运载有关与PDSCH信道相关的传输格式和资源分配的信息。在至少一个实施例中，它还可以向UE4602和4604通知与上行链路共享信道有关的传输格式、资源分配和HARQ(混合自动重复请求)信息。在至少一个实施例中，通常，可以基于从UE 4602和4604中的任何一个反馈的信道质量信息，在RAN节点4618和4620中的任何一个处执行下行链路调度(将控制和共享信道资源块分配给单元内的UE 4602)。在至少一个实施例中，可以在用于(例如，分配给)UE 4602和4604中的每一个的PDCCH上发送下行链路资源分配信息。
在至少一个实施例中，PDCCH可以使用控制信道元素(CCE)来传达控制信息。在至少一个实施例中，在被映射到资源元素之前，PDCCH复数值的符号可以首先被组织成四元组，然后可以使用子块交织器对其进行置换以进行速率匹配。在至少一个实施例中，可以使用这些CCE中的一个或更多个来发送每个PDCCH，其中每个CCE可以对应于被称为资源元素组(REG)的九组四个物理资源元素。在至少一个实施例中，四个正交相移键控(QPSK)符号可以映射到每个REG。在至少一个实施例中，取决于下行链路控制信息(DCI)的大小和信道条件，可以使用一个或更多个CCE来发送PDCCH。在至少一个实施例中，在LTE中可以存在具有不同数量的CCE(例如，聚合级别，L＝1、2、4或8)的四个或更多个不同的PDCCH格式。
在至少一个实施例中，使用PDSCH资源的增强型物理下行链路控制信道(EPDCCH)可用于控制信息传输。在至少一个实施例中，可以使用一个或更多个增强型控制信道元素(ECCE)来传输EPDCCH。在至少一个实施例中，每个ECCE可以对应于九组四个物理资源元素，所述九组四个物理资源元素被称为增强型资源元素组(EREG)。在至少一个实施例中，在某些情况下，ECCE可以具有其他数量的EREG。
在至少一个实施例中，RAN 4616被示出为经由S1接口4622通信地耦合到核心网络(CN)4638。在至少一个实施例中，CN 4638可以是演进的分组核心(EPC)网络、NextGen分组核心(NPC)网络或某些其他类型的CN。在至少一个实施例中，S1接口4622被分成两个部分：S1-U接口4626，其在RAN节点4618和4620与服务网关(S-GW)4630之间运载业务数据；以及S1-移动性管理实体(MME)接口4624，其是RAN节点4618和4620与MME 4628之间的信令接口。
在至少一个实施例中，CN 4638包括MME 4628、S-GW 4630、分组数据网络(PDN)网关(P-GW)4634和归属订户服务器(HSS)4632。在至少一个实施例中，MME 4628在功能上可以类似于传统服务通用分组无线服务(GPRS)支持节点(SGSN)的控制平面。在至少一个实施例中，MME 4628可以管理访问中的移动性方面，诸如网关选择和跟踪区域列表管理。在至少一个实施例中，HSS 4632可以包括用于网络用户的数据库，所述数据库包括用于支持网络实体对通信会话的处理的订阅相关信息。在至少一个实施例中，CN 4638可以包括一个或几个HSS 4632，这取决于移动用户的数量、设备的容量、网络的组织等。在至少一个实施例中，HSS 4632可以提供支持路由/漫游、认证、授权、命名/地址解析、位置依赖性等。
在至少一个实施例中，S-GW 4630可以终止朝向RAN 4616的S1接口4622，并且在RAN 4616和CN 4638之间路由数据分组。在至少一个实施例中，S-GW 4630可以是RAN间节点切换的本地移动性锚点，并且还可以提供3GPP间移动性的锚点。在至少一个实施例中，其他责任可以包括合法拦截、计费和某些策略实施。
在至少一个实施例中，P-GW 4634可以终止朝向PDN的SGi接口。在至少一个实施例中，P-GW 4634可以经由互联网协议(IP)接口4642在EPC网络4638和诸如包括应用服务器4640(或者称为应用功能(AF))的网络之类的外部网络之间路由数据分组。在至少一个实施例中，应用服务器4640可以是向使用IP承载资源的应用提供核心网络(例如，UMTS分组服务(PS)域、LTE PS数据服务等)的元件。在至少一个实施例中，P-GW 4634被示为经由IP通信接口4642通信地耦合到应用服务器4640。在至少一个实施例中，应用服务器4640还可以被配置为经由CN 4638支持用于UE 4602和4604的一种或更多种通信服务(例如，互联网语音协议(VoIP)会话、PTT会话、分组通信会话、社交网络服务等)。
在至少一个实施例中，P-GW 4634可以进一步是用于策略实施和计费数据收集的节点。在至少一个实施例中，策略和计费实施功能(PCRF)4636是CN 4638的策略和计费控制元素。在至少一个实施例中，在非漫游情况下，在与UE的互联网协议连接访问网络(IP-CAN)会话关联的归属公共陆地移动网络(HPLMN)中可能只有单个PCRF。在至少一个实施例中，在本地业务中断的漫游情况下，可能有两个PCRF与UE的IP-CAN会话相关联：HPLMN中的归属PCRF(H-PCRF)，以及访问公共陆地移动网络(VPLMN)中的访问PCRF(V-PCRF)。在至少一个实施例中，PCRF 4636可以经由P-GW 4634通信地耦合到应用服务器4640。在至少一个实施例中，应用服务器4640可以向PCRF 4636发送信号，来指示新的服务流并选择适当的服务质量(QoS)和计费参数。在至少一个实施例中，PCRF 4636可以将该规则提供给具有适当业务流模板(TFT)和标识符的QoS类别(QCI)的策略和计费实施功能(PCEF)(未示出)，其开始进行QoS和计费，如应用服务器4640所指定的。
在至少一个实施例中，关于图46示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用RAN4616的至少一个组件(诸如RAN节点4618或4620)来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用RAN4616的至少一个组件(诸如RAN节点4618或4620)来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图47示出了根据至少一个实施例的设备4700的示例组件。在至少一个实施例中，设备4700可以包括应用电路4704、基带电路4708、射频(RF)电路4710、前端模块(FEM)电路4702、一个或更多个天线4712，以及电源管理电路(PMC)4706，至少如图所示耦合在一起。在至少一个实施例中，所示设备4700的组件可以被包括在UE或RAN节点中。在至少一个实施例中，设备4700可以包括更少的元件(例如，RAN节点可以不利用应用电路4704，而是包括处理器/控制器来处理从EPC接收的IP数据)。在至少一个实施例中，设备4700可以包括附加元件，例如，存储器/存储、显示器、照相机、传感器或输入/输出(I/O)接口。在至少一个实施例中，以下描述的组件可以被包括在一个以上的设备中(例如，所述电路可以被单独地包括在用于云-RAN(C-RAN)实现的一个以上的设备中)。
在至少一个实施例中，应用电路4704可以包括一个或更多个应用处理器。在至少一个实施例中，应用电路4704可以包括诸如但不限于一个或更多个单核或多核处理器之类的电路。在至少一个实施例中，处理器可包括通用处理器和专用处理器(例如，图形处理器、应用处理器等)的任意组合。在至少一个实施例中，处理器可以与存储器/存储耦合，或可以包括存储器/存储器，并且可以被配置为执行存储在存储器/存储器中的指令，以使各种应用程序或操作系统能够在设备4700上运行。在至少一个实施例中，应用电路4704的处理器可以处理从EPC接收的IP数据分组。
在至少一个实施例中，基带电路4708可以包括诸如但不限于一个或更多个单核或多核处理器之类的电路。在至少一个实施例中，基带电路4708可以包括一个或更多个基带处理器或控制逻辑，用于处理从RF电路4710的接收信号路径接收的基带信号，并生成用于RF电路4710的发送信号路径的基带信号。在至少一个实施例中，基带处理电路4708可以与应用电路4704接口，以产生和处理基带信号，并用于控制RF电路4710的操作。在至少一个实施例中，基带电路4708可以包括第三代(3G)基带处理器4708A、第四代(4G)基带处理器4708B、第五代(5G)基带处理器4708C，或其他基带处理器4708D，所述其他基带处理器用于其他现有代、正在开发或将要开发的代(例如，第二代(2G)、第六代(6G)等)。在至少一个实施例中，基带电路4708(例如，一个或更多个基带处理器4708A-D)可以处理各种无线电控制功能，其使得能够经由RF电路4710与一个或更多个无线电网络进行通信。在至少一个实施例中，基带处理器4708A-D的部分或全部功能可以被包括在存储器4708G中存储的模块中，并且可以经由中央处理单元(CPU)4708E来执行。在至少一个实施例中，无线电控制功能可以包括但不限于信号调制/解调、编码/解码、射频移位等。在至少一个实施例中，基带电路4708的调制/解调电路可以包括快速傅立叶变换(FFT)、预编码或星座图映射/解映射功能。在至少一个实施例中，基带电路4708的编码/解码电路可以包括卷积、尾随卷积(tailbiting convolution)、涡轮(turbo)、维特比(Viterbi)或低密度奇偶校验(LDPC)编码器/解码器功能。
在至少一个实施例中，基带电路4708可以包括一个或更多个音频数字信号处理器(DSP)4708F。在至少一个实施例中，音频DSP 4708F可以包括用于压缩/解压缩和回声消除的元件，并且在其他实施例中可以包括其他合适的处理元件。在至少一个实施例中，基带电路的组件可以适当地组合在单个芯片、单个芯片组中，或者在一些实施例中布置在同一电路板上。
在至少一个实施例中，基带电路4708和应用电路4704的部分或全部组件可以一起实现，例如，在片上系统(SOC)上。
在至少一个实施例中，基带电路4708可以提供与一种或更多种无线电技术兼容的通信。在至少一个实施例中，基带电路4708可以支持与演进通用地面无线电接入网络(EUTRAN)或其他无线城域网(WMAN)、无线局域网(WLAN)、无线个域网(WPAN)的通信。在至少一个实施例中，基带电路4708被配置为支持一种以上无线协议的无线电通信，并且可以被称为多模式基带电路。
在至少一个实施例中，RF电路4710可以使得能够使用调制的电磁辐射通过非固体介质与无线网络进行通信。在至少一个实施例中，RF电路4710可以包括开关、滤波器、放大器等，以促进与无线网络的通信。在至少一个实施例中，RF电路4710可以包括接收信号路径，所述接收信号路径可以包括用于将从FEM电路4702接收的RF信号进行降频转换并且将基带信号提供给基带电路4708的电路。在至少一个实施例中，RF电路4710还可包括发送信号路径，所述发送信号路径可以包括用于将由基带电路4708提供的基带信号进行升频转换并将RF输出信号提供给FEM电路4702以进行传输的电路。
在至少一个实施例中，RF电路4710的接收信号路径可以包括混频器电路4710a、放大器电路4710b和滤波器电路4710c。在至少一个实施例中，RF电路4710的发送信号路径可以包括滤波器电路4710c和混频器电路4710a。在至少一个实施例中，RF电路4710还可以包括合成器电路4710d，用于合成由接收信号路径和发送信号路径的混频器电路4710a使用的频率。在至少一个实施例中，接收信号路径的混频器电路4710a可以被配置为基于由合成器电路4710d提供的合成频率来将从FEM电路4702接收的RF信号进行降频转换。在至少一个实施例中，放大器电路4710b可以被配置为放大经降频转换的信号，并且滤波器电路4710c可以是低通滤波器(LPF)或带通滤波器(BPF)，其被配置为从经降频转换的信号中去除不想要的信号，以产生输出基带信号。在至少一个实施例中，可以将输出基带信号提供给基带电路4708来进行进一步处理。在至少一个实施例中，尽管这不是必需的，但是输出基带信号可以是零频率基带信号。在至少一个实施例中，接收信号路径的混频器电路4710a可以包括无源混频器。
在至少一个实施例中，发送信号路径的混频器电路4710a可以被配置为基于由合成器电路4710d提供的合成频率来将输入基带信号进行升频转换，以生成用于FEM电路4702的RF输出信号。在至少一个实施例中，基带信号可以由基带电路4708提供，并且可以由滤波器电路4710c滤波。
在至少一个实施例中，接收信号路径的混频器电路4710a和发送信号路径的混频器电路4710a可以包括两个或更多个混频器，并且可以分别被布置为用于正交降频转换和升频转换。在至少一个实施例中，接收信号路径的混频器电路4710a和发送信号路径的混合器电路4710a可以包括两个或更多个混频器，并且可以被布置用于图像抑制(例如，Hartley图像抑制)。在至少一个实施例中，接收信号路径的混频器电路4710a和发送信号路径的混频器电路4710a可分别被布置用于直接降频转换和直接升频转换。在至少一个实施例中，接收信号路径的混频器电路4710a和发送信号路径的混频器电路4710a可以被配置用于超外差操作。
在至少一个实施例中，输出基带信号和输入基带信号可以是模拟基带信号。在至少一个实施例中，输出基带信号和输入基带信号可以是数字基带信号。在至少一个实施例中，RF电路4710可以包括模数转换器(ADC)和数模转换器(DAC)电路，并且基带电路4708可以包括用于与RF电路4710通信的数字基带接口。
在至少一个实施例中，可以提供单独的无线电IC电路来处理每个频谱的信号。在至少一个实施例中，合成器电路4710d可以是分数N合成器或分数N/N+1合成器。在至少一个实施例中，合成器电路4710d可以是Δ-∑合成器、倍频器或包括具有分频器的锁相环的合成器。
在至少一个实施例中，合成器电路4710d可以被配置为基于频率输入和分频器控制输入来合成输出频率，以供RF电路4710的混频器电路4710a使用。在至少一个实施例中，合成器电路4710d可以是分数N/N+1合成器。
在至少一个实施例中，频率输入可以由压控振荡器(VCO)提供。在至少一个实施例中，分频器控制输入可以由基带电路4708或应用处理器4704根据期望的输出频率来提供。在至少一个实施例中，可以基于由应用处理器4704指示的信道从查找表确定分频器控制输入(例如，N)。
在至少一个实施例中，RF电路4710的合成器电路4710d可以包括分频器、延迟锁定环(DLL)、多路复用器和相位累加器。在至少一个实施例中，分频器可以是双模分频器(DMD)，并且相位累加器可以是数字相位累加器(DPA)。在至少一个实施例中，DMD可以被配置为将输入信号除以N或N+1(例如，基于进位)，以提供分数分频比。在至少一个实施例中，DLL可以包括一组级联的、可调谐的延迟元件、相位检测器、电荷泵和D型触发器。在至少一个实施例中，延迟元件可以被配置为将VCO周期分成Nd个相等的相位分组，其中Nd是延迟线中的多个延迟元件。在至少一个实施例中，以这种方式，DLL提供负反馈以帮助确保通过延迟线的总延迟是一个VCO周期。
在至少一个实施例中，合成器电路4710d可以被配置为生成载波频率作为输出频率，而在其他实施例中，输出频率可以是载波频率的倍数(例如，两倍载波频率，四倍载波频率)，并与正交发生器和分频器电路结合使用，以生成相对于彼此具有多个不同相位的载波频率的多个信号。在至少一个实施例中，输出频率可以是LO频率(fLO)。在至少一个实施例中，RF电路4710可以包括IQ/极性转换器。
在至少一个实施例中，FEM电路4702可以包括接收信号路径，所述接收信号路径可以包括被配置为对从一个或更多个天线4712接收的RF信号进行操作、放大接收信号，并且向RF电路4710提供接收信号的放大版本以供进一步处理的电路。在至少一个实施例中，FEM电路4702还可以包括发送信号路径，所述发送信号路径可包括被配置为放大由RF电路4710提供的用于传输的信号，以由一个或更多个天线4712中的一个或更多个进行传输。在至少一个实施例中，仅在RF电路4710中，通过发送或接收信号路径进行放大可以仅在FEM 4702中、仅在FEM 4702中、或在RF电路4710和FEM 4702两者中完成。
在至少一个实施例中，FEM电路4702可以包括TX/RX开关，以在发送模式操作和接收模式操作之间切换。在至少一个实施例中，FEM电路可以包括接收信号路径和发送信号路径。在至少一个实施例中，FEM电路的接收信号路径可以包括LNA，用于放大接收到的RF信号并提供经放大的接收到的RF信号作为输出(例如，到RF电路4710)。在至少一个实施例中，FEM电路4702的发送信号路径可以包括功率放大器(PA)，用于放大输入的RF信号(例如，由RF电路4710提供的)；以及一个或更多个滤波器，用于产生用于后续发送的RF信号(例如，由一个或更多个天线4712中的一个或更多个)。
在至少一个实施例中，PMC 4706可以管理提供给基带电路4708的电源。在至少一个实施例中，PMC 4706可以控制电源选择、电压缩放、电池充电或DC-DC转换。在至少一个实施例中，当设备4700能够由电池供电时，例如，当设备被包括在UE中时，常常可以包括PMC4706。在至少一个实施例中，PMC 4706可以提高功率转换效率，同时提供期望的实现尺寸和散热特性。
在至少一个实施例中，PMC 4706可以附加地或替代地与其他组件耦合，并对其他组件执行类似的电源管理操作，所述其他组件诸如但不限于应用电路4704、RF电路4710或FEM 4702。
在至少一个实施例中，PMC 4706可以控制设备4700的各种节能机制，或者以其他方式成为设备4700的各种节能机制的一部分。在至少一个实施例中，如果设备4700处于RRC连接状态，则其仍然连接到RAN节点，因为它希望很快会收到业务，那么一段时间不活动后，它随后可以进入称为不连续接收模式(DRX)的状态。在至少一个实施例中，在此状态期间，设备4700可以断电短暂的时间间隔，从而节省功率。
在至少一个实施例中，如果在延长的时间段内没有数据业务活动，则设备4700可以过渡到RRC空闲状态，其中它与网络断开连接并且不执行任何操作，所述操作诸如信道质量反馈、切换等操作。在至少一个实施例中，设备4700进入非常低的功率状态并执行寻呼，在所述寻呼过程中，所述设备4700再次周期性地唤醒来侦听网络，然后再次关闭电源。在至少一个实施例中，设备4700在该状态下可以不接收数据，为了接收数据，它必须转换回RRC已连接状态。
在至少一个实施例中，附加的省电模式可以允许设备无法使用网络超过寻呼间隔的时间段(范围从几秒到几小时)。在至少一个实施例中，在此期间，设备完全无法连接到网络，并且可以完全断电。在至少一个实施例中，在该时间期间发送的任意数据都引起较大的延迟，并且假定延迟是可接受的。
在至少一个实施例中，应用电路4704的处理器和基带电路4708的处理器可以用于执行协议栈的一个或更多个实例的元素。在至少一个实施例中，可以单独地或组合地使用基带电路4708的处理器来执行层3、层2或层1功能，而应用电路4708的处理器可以利用从这些层接收的数据(例如，分组数据)，并进一步执行层4功能(例如，传输通信协议(TCP)和用户数据报协议(UDP)层)。在至少一个实施例中，层3可以包括无线电资源控制(RRC)层。在至少一个实施例中，层2可以包括媒体访问控制(MAC)层、无线电链路控制(RLC)层和分组数据汇聚协议(PDCP)层。在至少一个实施例中，层1可以包括UE/RAN节点的物理(PHY)层。
在至少一个实施例中，关于图47示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用设备4700的至少一个组件(诸如5G基带电路4708C)来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用设备4700的至少一个组件(诸如5G基带电路4708C)来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图48示出了根据至少一个实施例的基带电路的示例性接口。在至少一个实施例中，如上所述，图47的基带电路4708可以包括处理器4708A-4708E和由所述处理器利用的存储器4708G。在至少一个实施例中，处理器4708A-4708E中的每一个可分别包括存储器接口4802A-4802E，以向/从存储器4708G发送/接收数据。
在至少一个实施例中，基带电路4708可以进一步包括通信地耦合到其他电路/设备的一个或更多个接口，诸如存储器接口4804(例如，用于向/从基带电路4708外部的存储器发送/接收数据的接口)、应用电路接口4806(例如，向/从图47的应用电路4704发送/接收数据的接口)、RF电路接口4808(例如，向/从图47的RF电路4710发送/接收数据的接口)、无线硬件连接接口4810(例如，用于向/从近场通信(NFC)组件、
组件(例如，
Low Energy)、
组件和其他通信组件发送/接收数据的接口)，和电源管理接口4812(例如，向/从PMC 4706发送/接收电源或控制信号的接口)。
在至少一个实施例中，关于图48示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用基带电路4808的至少一个组件来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用基带电路4808的至少一个组件来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图49示出了根据至少一个实施例的上行链路信道的示例。在至少一个实施例中，图49示出了在5G NR中的物理上行链路共享信道(PUSCH)内发送和接收数据，所述物理上行链路共享信道可以是移动设备网络的物理层的一部分。
在至少一个实施例中，指定5G NR中的物理上行链路共享信道(PUSCH)承载多路复用的控制信息和用户应用程序数据。在至少一个实施例中，与其前身相比，5G NR提供了更多的灵活性和可靠性，在某些示例中，5G NR可以称为4G LTE，包括更灵活的导频布置以及对循环前缀(CP)-OFDM和离散傅里叶变换扩展(DFT-s)-OFDM波形的支持。在至少一个实施例中，利用标准引入的经滤波的OFDM(f-OFDM)技术来添加附加滤波，以减少带外发送并以更高的调制阶数改善性能。在至少一个实施例中，对前向纠错(FEC)进行了修改以替代Turbo码，所述Turbo码通过准循环低密度奇偶校验(QC-LDPC)码在4G LTE中使用，所述QC-LDPC码被证明实现更好的传输速率，并为更高效的硬件实现提供机会。
在至少一个实施例中，将5G NR下行链路和上行链路数据的传输组织为10ms持续时间的帧，每个帧被划分成10个子帧，每个子帧为1ms。在至少一个实施例中，取决于在5GNR中参数化的所选子载波间隔，子帧由可变数量的时隙组成。在至少一个实施例中，时隙由14个OFDMA符号构建，每个OFDMA符号之前都带有循环前缀。在至少一个实施例中，位于通带内并被指定用于传输的子载波被称为资源元素(RE)。在至少一个实施例中，同一符号中的一组12个相邻RE形成物理资源块(PRB)。
在至少一个实施例中，5G NR标准定义了与PUSCH信道内的传输相关联的两种类型参考信号。在至少一个实施例中，解调参考信号(DMRS)是具有高频密度的用户特定参考信号。在至少一个实施例中，仅在专用正交频分多址(OFDMA)符号内发送DMRS，并且将所述DMRS指定用于频率选择性信道估计。在至少一个实施例中，时隙中的DMRS符号的数量可以根据配置而在1到4之间变化，其中，为快速时变信道指定了更密集的DMRS符号时间间隔，以便在信道的相干时间内获得更准确的估计。在至少一个实施例中，在频域中，DMRS PRB被映射在整个传输分配内。在至少一个实施例中，可以在2和3之间选择分配给相同天线端口(AP)的DMRS资源元素(RE)之间的间隔。在至少一个实施例中，在2-2多输入多输出(MIMO)的情况下，一种标准允许在AP之间正交分配RE。在至少一个实施例中，接收器可以在MIMO均衡之前基于DMRSRE执行部分单输入多输出(SIMO)信道估计，而忽略空间相关性。
在至少一个实施例中，第二类型的参考信号是相位跟踪参考信号(PTRS)。在至少一个实施例中，PTRS子载波被布置成在时域中具有高密度的梳状结构。在至少一个实施例中，它主要在毫米波频带中用于跟踪和校正相位噪声，这是性能损失的重要来源。在至少一个实施例中，PTRS的使用是可选的，因为当相位噪声的影响可忽略时，所述PTRS可以降低传输的总频谱效率。
在至少一个实施例中，为了传输数据，可以从MAC层生成传输块并将其提供给物理层。在至少一个实施例中，传输块可以是旨在传输的数据。在至少一个实施例中，物理层中的传输以分组资源数据开始，所述分组资源数据可以被称为传输块。在至少一个实施例中，通过循环冗余校验(CRC)4902接收传输块。在至少一个实施例中，将循环冗余校验附加到每个传输块以用来错误检测。在至少一个实施例中，循环冗余校验被用于传输块中的错误检测。在至少一个实施例中，使用整个传输块来计算CRC奇偶校验位，然后将这些奇偶校验位附加到传输块末端。在至少一个实施例中，指定最小和最大代码块大小，以便所述块大小与进一步的处理兼容。在至少一个实施例中，当输入块大于最大代码块大小时，对输入块进行分段。
在至少一个实施例中，通过低密度奇偶校验(LDPC)编码4904来接收并编码传输块。在至少一个实施例中，NR将低密度奇偶校验(LDPC)码用于数据信道，将Polar码用于控制信道。在至少一个实施例中，LDPC码由其奇偶校验矩阵定义，每列代表一个编码位，每行代表一个奇偶校验方程。在至少一个实施例中，通过以迭代方式在变量和奇偶校验之间交换消息来解码LDPC码。在至少一个实施例中，为NR提出的LDPC码使用准循环结构，其中奇偶校验矩阵由较小的基本矩阵定义。在至少一个实施例中，基本矩阵的每个条目代表ZxZ零矩阵或移位的ZxZ单位矩阵。
在至少一个实施例中，通过速率匹配4906接收编码的传输块。在至少一个实施例中，使用编码块来创建具有期望码率的输出比特流。在至少一个实施例中，利用速率匹配4906来创建输出比特流，所述输出比特流以期望的码率发送。在至少一个实施例中，从缓冲器中选择并修剪位以创建具有期望编码率的输出比特流。在至少一个实施例中，结合了混合自动重复请求(HARQ)纠错方案。
在至少一个实施例中，在加扰4908中对输出比特进行加扰，这可以有助于保密。在至少一个实施例中，将码字与正交序列和特定于UE的加扰序列逐位相乘。在至少一个实施例中，可以将加扰4908的输出输入到调制/映射/预编码和其他过程4910中。在至少一个实施例中，执行各种调制、映射和预编码处理。
在至少一个实施例中，利用调制方案来对从加扰4908输出位进行调制，从而产生调制符号块。在至少一个实施例中，使用调制方案QPSK、16QAM、64QAM之一对加扰的码字进行调制，从而得到调制符号块。在至少一个实施例中，可以利用信道交织器处理，所述信道交织器处理实现调制符号到发送波形上的第一时间映射，同时确保两个时隙上都存在HARQ信息。在至少一个实施例中，基于发送天线将调制符号映射到各个层。在至少一个实施例中，可以对符号进行预编码，其中将它们划分为多个集合，并且可以执行快速傅立叶逆变换。在至少一个实施例中，可以执行传输数据和控制复用，使得在两个时隙中都存在HARQ确认(ACK)信息，并将其映射到解调参考信号周围的资源。在至少一个实施例中，执行各种预编码处理。
在至少一个实施例中，在资源元素映射4912中，将符号映射到分配的物理资源元素。在至少一个实施例中，分配大小可以限于其基本因子为2、3和5的值。在至少一个实施例中，从子载波开始以递增顺序映射符号。在至少一个实施例中，通过在OFDMA调制4914中的IFFT运算，对子载波映射的调制符号数据进行正交频分多址(OFDMA)调制。在至少一个实施例中，使用发射FIR滤波器对每个符号的时域表示进行级联和滤波，以衰减由于相位不连续和利用不同数值学而导致的对相邻频带的有害带外发射。在至少一个实施例中，OFDMA调制4914的输出可以被发送来被另一系统接收和处理。
在至少一个实施例中，可以通过OFDMA解调4916来接收传输。在至少一个实施例中，尽管可以存在其他上下文，但是传输可以源自通过蜂窝网络的用户移动设备。在至少一个实施例中，可以通过IFFT处理来解调传输。在至少一个实施例中，一旦通过IFFT处理完成OFDMA解调，就可以执行对余数采样时间偏移量(STO)和载波频率偏移量(CFO)的估计和校正。在至少一个实施例中，必须在频域中执行CFO和STO校正，因为接收信号可以是来自多个UE的传输的叠加，所述多个UE在频率上被多路复用，每个UE都遭受特定的余数同步误差。在至少一个实施例中，将余数CFO估计为属于不同OFDM符号的导频子载波之间的相位旋转，并在频域中通过循环卷积运算进行校正。
在至少一个实施例中，可以通过资源元素解映射4918来接收OFDMA解调4916的输出。在至少一个实施例中，资源元素解映射4918可以从分配的物理资源元素中确定符号并解映射符号。在至少一个实施例中，在信道估计4920中执行信道估计和均衡，以补偿多径传播的影响。在至少一个实施例中，可以利用信道估计4920来最小化源自各种传输层和天线的噪声的影响。在至少一个实施例中，信道估计4920可以从资源元素解映射4918的输出生成均衡符号。在至少一个实施例中，解调/解映射4922可以从信道估计4920接收均衡符号。在至少一个实施例中，通过层解映射运算对均衡的符号进行解映射和置换。在至少一个实施例中，可以利用最大后验概率(MAP)解调方法来产生表示关于对接收位为0或1的信念的值，所述值以对数似然比(LLR)的形式表示。
在至少一个实施例中，在LDPC解码之前，使用各种运算来处理软解调位，包括使用循环缓冲器对LLR软组合进行解扰、解交织和速率不匹配。在至少一个实施例中，解扰4924可涉及使加扰4908的一个或更多个过程反向的过程。在至少一个实施例中，速率不匹配4926可以涉及反向速率匹配4906的一个或更多个过程。在至少一个实施例中，解扰4924可以接收来自解调/解映射4922的输出，并且对接收位进行解扰。在至少一个实施例中，速率不匹配4926可以接收解扰位，并且在LDPC解码4928之前利用利用循环缓冲器的LLR软组合。
在至少一个实施例中，在实际应用中，LDPC码的解码是基于迭代置信传播算法来完成的。在至少一个实施例中，可以以二部图的形式来表示LDPC码，其中大小为M×N的奇偶校验矩阵H是定义图节点之间的连接的邻接矩阵。在至少一个实施例中，矩阵H的M行对应于奇偶校验节点，而N列对应于可变节点，即接收到的码字位。在至少一个实施例中，信念传播算法的原则基于迭代消息交换，其中，更新变量和校验节点之间的后验概率，直到获得有效码字为止。在至少一个实施例中，LDPC解码4928可以输出包括数据的传输块。
在至少一个实施例中，CRC校验4930可以基于附接到所接收传输块的奇偶校验位来确定错误并执行一个或更多个动作。在至少一个实施例中，CRC校验4930可以分析和处理附加到所接收传输块的奇偶校验位，或者分析和处理与CRC相关联的任意信息。在至少一个实施例中，CRC校验4930可以将处理后的传输块发送到MAC层来进行进一步处理。
应当注意，在各种实施例中，可以是传输块或其他变型的发送和接收数据可以包括图49中未示出的各种过程。在至少一个实施例中，图49中示出的过程并非意在穷举和进一步的过程，诸如附加调制、映射、复用、预编码、星座映射/解映射、MIMO检测、检测、解码及其变体，其可用于作为网络的一部分发送和接收数据。
在至少一个实施例中，关于图49示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用LDPC编码4904和CRC 4902中的至少一种来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用LDPC编码4904和CRC 4902中的至少一种来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图50示出了根据一些实施例的网络的系统5000的架构。在至少一个实施例中，系统5000被示为包括UE 5002、5G接入节点或RAN节点(示为(R)AN节点5008)、用户平面功能(被示为UPF 5004)、数据网络(DN 5006)，例如，可以是运营商服务、因特网接入或第三方服务，以及5G核心网络(5GC)(显示为CN 5010)。
在至少一个实施例中，CN 5010包括认证服务器功能(AUSF 5014)；核心接入和移动性管理功能(AMF 5012)；会话管理功能(SMF 5018)；网络公开功能(NEF 5016)；策略控制功能(PCF 5022)；网络功能(NF)存储库功能(NRF 5020)；统一数据管理(UDM 5024)；以及应用程序功能(AF 5026)。在至少一个实施例中，CN 5010还可以包括未示出的其他元素，诸如结构化数据存储网络功能(SDSF)、非结构化数据存储网络功能(UDSF)及其变型。
在至少一个实施例中，UPF 5004可以充当锚点(所述锚点用于RAT内和RAT间移动性)、互连至DN 5006的外部PDU会话点，以及支持多宿主PDU会话的分支点。在至少一个实施例中，UPF 5004还可以执行分组路由和转发、分组检查、实施策略规则的用户平面部分、合法地拦截分组(向上收集)；以及业务使用情况报告、执行用户平面的QoS处理(例如，分组过滤、选通、UL/DL速率实施)、执行上行链路业务验证(例如，SDF到QoS流映射)、上行链路和下行链路中的传输级别分组标记，以及下行链路分组缓冲和下行链路数据通知触发。在至少一个实施例中，UPF5004可以包括上行链路分类器，以支持将业务流路由到数据网络。在至少一个实施例中，DN 5006可以表示各种网络运营商服务、因特网接入或第三方服务。
在至少一个实施例中，AUSF 5014可以存储用于UE 5002认证的数据并处理与认证有关的功能。在至少一个实施例中，AUSF 5014可以促进用于各种接入类型的公共认证框架。
在至少一个实施例中，AMF 5012可以负责注册管理(例如，注册UE 5002等)、连接管理、可达性管理、移动性管理，以及与AMF相关事件的合法拦截，以及接入认证和授权。在至少一个实施例中，AMF 5012可以为SMF 5018提供SM消息的传输，并且充当用于路由SM消息的透明代理。在至少一个实施例中，AMF 5012还可在UE 5002与SMS功能(SMSF)(图50未示出)之间提供用于短消息服务(SMS)消息的传输。在至少一个实施例中，AMF 5012可以充当安全锚点功能(SEA)，所述SEA可以包括与AUSF 5014和UE 5002的交互以及中间密钥的接收，所述中间密钥是通过UE 5002认证过程建立的。在至少一个实施例中，在使用基于USIM认证的情况下，AMF 5012可以从AUSF 5014检索安全材料。在至少一个实施例中，AMF 5012还可以包括安全上下文管理(SCM)功能，所述功能从SEA接收密钥，所述密钥用于导出接入网络专用密钥。此外，在至少一个实施例中，AMF 5012可以是RANCP接口的终点(N2参考点)、NAS(NI)信令的终点，并且执行NAS加密和完整性保护。
在至少一个实施例中，AMF 5012还可以通过N3互通功能(IWF)接口支持与UE 5002的NAS信令。在至少一个实施例中，N3IWF可以用于提供对不可信实体的接入。在至少一个实施例中，N3IWF可以分别是用于控制平面和用户平面N2和N3接口的终点，并且因此可以处理来自SMF和AMF的N2信令，以用于PDU会话和QoS，封装/解封装用于IPSec和N3隧道的分组，在上行链路中标记N3用户平面分组，以及考虑与在N2上接收到的与此类标记相关联的QoS要求，来实施与N3分组标记相对应的QoS。在至少一个实施例中，N3IWF还可以在UE 5002和AMF5012之间中继上行链路和下行链路控制平面NAS(NI)信令，并且在UE 5002和UPF 5004之间中继上行链路和下行链路用户平面分组。在至少一个实施例中，N3IWF还提供了与UE 5002建立IPsec隧道的机制。
在至少一个实施例中，SMF 5018可以负责会话管理(例如，会话建立、修改和释放，包括UPF和AN节点之间的隧道维护)；UEIP地址分配和管理(包括可选授权)；UP功能的选择和控制；在UPF上配置业务控制，以将业务路由到正确的目的地；终止与策略控制功能的接口；策略实施和QoS的控制部分；合法拦截(用于SM事件和与LI系统的接口)；NAS消息SM部分的终止；下行数据通知；特定SM信息的发起者，通过N2上的AMF发送给AN；确定会话的SSC模式。在至少一个实施例中，SMF 5018可以包括以下漫游功能：处理本地实施来应用QoSSLAB(VPLMN)；计费数据收集和计费接口(VPLMN)；合法拦截(在VPLMN中用于SM事件和与LI系统的接口)；支持与外部DN进行交互，以便通过外部DN传输PDU会话授权/认证的信令。
在至少一个实施例中，NEF 5016可以提供安全公开服务和功能的方式，所述安全公开服务和功能由3GPP网络功能为第三方、内部公开/再公开、应用功能(例如，AF 5026)、边缘计算或雾计算系统等提供。在至少一个实施例中，NEF 5016可以认证、授权，和/或抑制AF。在至少一个实施例中，NEF 5016也可以转换与AF 5026交换的信息和与内部网络功能交换的信息。在至少一个实施例中，NEF 5016可以在AF服务标识符和内部5GC信息之间转换。在至少一个实施例中，NEF 5016还可以基于其他网络功能的公开能力来从其他网络功能(NF)接收信息。在至少一个实施例中，该信息可以作为结构化数据存储在NEF 5016中，或者使用标准化接口存储在数据存储NF中。在至少一个实施例中，所存储的信息随后可由NEF5016重新公开给其他NF和AF，和/或用于其他目的，诸如分析。
在至少一个实施例中，NRF 5020可以支持服务发现功能，从NF实例接收NF发现请求，并将发现的NF实例的信息提供给NF实例。在至少一个实施例中，NRF 5020也维护可用NF实例及其所支持服务的信息。
在至少一个实施例中，PCF 5022可以提供策略规则来控制平面功能以实施它们，并且还可以支持统一策略框架来管理网络行为。在至少一个实施例中，PCF 5022还可实现前端(FE)，以接入与UDM 5024的UDR中的策略决策有关的订阅信息。
在至少一个实施例中，UDM 5024可以处理与订阅有关的信息，以支持网络实体对通信会话的处理，并且可以存储UE 5002的订阅数据。在至少一个实施例中，UDM 5024可以包括两个部分，应用程序FE和用户数据存储库(UDR)。在至少一个实施例中，UDM可以包括UDMFE，所述UDMFE负责凭证的处理、位置管理、订阅管理等。在至少一个实施例中，几个不同的前端可以在不同交易中为同一用户提供服务。在至少一个实施例中，UDM-FE接入存储在UDR中的订阅信息并执行认证凭证处理；用户标识处理；接入授权；注册/流动性管理；和订阅管理。在至少一个实施例中，UDR可以与PCF 5022进行交互。在至少一个实施例中，UDM5024还可以支持SMS管理，其中，SMS-FE实现与前面讨论的类似的应用逻辑。
在至少一个实施例中，AF 5026可以提供对业务路由的应用影响、对网络能力公开(NCE)的接入，以及与用于策略控制的策略框架进行交互。在至少一个实施例中，NCE可以是允许5GC和AF 5026经由NEF 5016彼此提供信息的机制，所述机制可以用于边缘计算的实现。在至少一个实施例中，网络运营商和第三方服务可以被托管在靠近UE 5002接入点的位置，以通过减少的端到端延迟和传输网络上的负载来实现有效的服务交付。在至少一个实施例中，对于边缘计算的实现，5GC可以选择靠近UE 5002的UPF 5004，并且经由N6接口执行从UPF 5004到DN 5006的业务转向。在至少一个实施例中，这可以基于UE订阅数据、UE位置和由AF 5026提供的信息。在至少一个实施例中，AF 5026可以影响UPF(重新)选择和业务路由。在至少一个实施例中，基于运营商部署，当AF 5026被认为是可信实体时，网络运营商可以允许AF 5026直接与相关NF进行交互。
在至少一个实施例中，CN 5010可以包括SMSF，所述SMSF可以负责SMS订阅检查和验证，并且向/从UE 5002向/从其他实体中继SM消息，诸如SMS-GMSC/IWMSC/SMS-路由器。在至少一个实施例中，SMS还可以与AMF 5012和UDM 5024交互来通知过程，所述通知过程是UE5002可用于SMS传输(例如，设置UE不可达标志，并在UE 5002可用于SMS时通知UDM 5024)。
在至少一个实施例中，系统5000可以包括以下基于服务的接口：Namf：由AMF展示的基于服务的接口；Nsmf：由SMF展示的基于服务的接口；Nnef：由NEF展示的基于服务的接口；Npcf：由PCF展示的基于服务的接口；Nudm：由UDM展示的基于服务的接口；Naf：由AF展示的基于服务的接口；Nnrf：由NRF展示的基于服务的接口；以及Nausf：由AUSF展示的基于服务的接口。
在至少一个实施例中，系统5000可以包括以下参考点：Nl：UE和AMF之间的参考点；N2：(R)AN和AMF之间的参考点；N3：(R)AN和UPF之间的参考点；N4：SMF和UPF之间的参考点；以及N6：UPF 和数据网络之间的参考点。在至少一个实施例中，NF中的NF服务之间可以存在更多参考点和/或基于服务的接口，然而，为了清楚起见，已经省略了这些接口和参考点。在至少一个实施例中，NS参考点可以在PCF和AF之间；并且N7参考点可以在PCF和SMF之间；N11参考点可以在AMF和SMF之间；等等。在至少一个实施例中，CN 5010可以包括Nx接口，所述Nx接口是MME和AMF 5012之间的一个CN间接口，以便实现CN5010和CN7250之间的互通。
在至少一个实施例中，系统5000可以包括多个RAN节点(诸如(R)AN节点5008)，其中，在连接到5GC 410的两个或多个(R)AN节点5008(例如，gNB)之间，在连接到CN 5010的(R)AN节点5008(例如gNB)和eNB(例如宏RAN节点)之间，和/或连接到CN 5010的两个eNB之间，定义了Xn接口。
在至少一个实施例中，Xn接口可以包括Xn用户平面(Xn-U)接口和Xn控制平面(Xn-C)接口。在至少一个实施例中，Xn-U可以提供用户平面PDU的无担保交付，并且支持/提供数据转发和流控制功能。在至少一个实施例中，Xn-C可以提供管理和错误处理功能、管理Xn-C接口的功能；在连接模式(例如，CM-CONNECTED)下对UE 5002的移动性支持包括管理一个或更多个(R)AN节点5008之间的连接模式UE移动性的功能。在至少一个实施例中，移动性支持可以包括从旧(源)服务(R)AN节点5008到新(目标)服务(R)AN节点5008的上下文转移；以及对旧(源)服务(R)AN节点5008与新(目标)服务(R)AN节点5008之间的用户平面隧道控制。
在至少一个实施例中，Xn-U的协议栈可以包括构建在互联网协议(IP)传输层上的传输网络层，以及在UDP和/或IP层上的GTP-U层，以承载用户平面PDU层。在至少一个实施例中，Xn-C协议栈可以包括应用层信令协议(称为Xn应用协议(Xn-AP))和构建在SCTP层上的传输网络层。在至少一个实施例中，SCTP层可以位于IP层之上。在至少一个实施例中，SCTP层提供了保证应用层消息的传递。在至少一个实施例中，在传输IP层中，点对点传输用于传递信令PDU。在至少一个实施例中，Xn-U协议栈和/或Xn-C协议栈可以与本文所示和描述的用户平面和/或控制平面协议栈相同或相似。
在至少一个实施例中，关于图50示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用系统5000的至少一个组件(诸如RAN节点5008)来至少部分地基于执行至少一个BMMA指令来确定变换结果。在至少一个实施例中，使用系统5000的至少一个组件(诸如RAN节点5008)来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图51是根据一些实施例的控制平面协议栈的图示。在至少一个实施例中，控制平面5100被示为在UE 4602(或者可选地，UE 4604)、RAN 4616和(一个或更多个)MME 4628之间的通信协议栈。
在至少一个实施例中，PHY层5102可以发送或接收信息，所述信息由MAC层5104在一个或更多个空中接口上使用。在至少一个实施例中，PHY层5102可以进一步执行链路自适应或自适应调制和编码(AMC)、功率控制、单元搜索(例如，用于初始同步和切换目的)以及较高层使用的其他度量，所述较高层诸如RRC层5110。在至少一个实施例中，PHY层5102还可以进一步对传输信道执行错误检测、传输信道的前向纠错(FEC)编码/解码、物理信道的调制/解调、交织、速率匹配、映射到物理信道以及多输入多输出(MIMO)天线处理。
在至少一个实施例中，MAC层5104可以执行逻辑信道和传输信道之间的映射，将来自一个或更多个逻辑信道的MAC服务数据单元(SDU)复用到要通过传输信道传递给PHY的传输块(TB)上，将MAC SDU从PHY经由传输通道传送的传输块(TB)解复用为一个或更多个逻辑通道，将MAC SDU多路复用到TB，调度信息报告，通过混合自动重发请求(HARD)进行错误纠正以及逻辑信道优先级划分。
在至少一个实施例中，RLC层5106可以以多种运算模式进行运算，包括：透明模式(TM)、未确认模式(UM)和已确认模式(AM)。在至少一个实施例中，RLC层5106可以执行上层协议数据单元(PDU)的传输、通过用于AM数据传输的自动重复请求(ARQ)的纠错，以及用于UM和AM数据传输的RLC SDU的级联、分段和重组。在至少一个实施例中，RLC层5106还可以对用于AM数据传输的RLC数据PDU进行重新分段，对用于UM和AM数据传输的RLC数据PDU进行重新排序，对用于UM和AM 数据传输的重复数据进行检测，对用于UM和AM数据传输的RLC SDU进行丢弃，对用于AM数据传输的协议错误进行检测，以及进行RLC重建。
在至少一个实施例中，PDCP层5108可以执行IP数据的报头压缩和解压缩、维护PDCP序列号(SN)、在下层重建时执行上层PDU的顺序传输、重建在RLC AM上映射的无线承载的较低层时重建较低层SDU的副本、加密和解密控制平面数据、执行控制平面数据的完整性保护和完整性验证、控制基于计时器的数据丢弃，以及执行安全运算(例如，加密、解密、完整性保护、完整性验证等)。
在至少一个实施例中，RRC层5110的主要服务和功能可以包括系统信息的广播(例如，包括在与非接入层(NAS)相关的主信息块(MIB)或系统信息块(SIB))，广播与接入层(AS)有关的系统信息、寻呼、建立、维护和发布UE和E-UTRAN之间(例如，RRC连接寻呼、RRC连接建立、RRC连接修改和RRC连接释放)的RRC连接，点对点无线承载的建立、配置、维护和发布，安全功能包括密钥管理、内部无线收发技术(RAT)移动性、以及UE测量报告的测量配置。在至少一个实施例中，所述MIB和SIB可以包括一个或更多个信息元素(IE)，其每个信息元素可以包括单独的数据字段或数据结构。
在至少一个实施例中，UE 4602和RAN 4616可以利用Uu接口(例如，LTE-Uu接口)经由协议栈来交换控制平面数据，所述协议栈包括PHY层5102、MAC层5104、RLC层5106、PDCP层5108和RRC层5110。
在至少一个实施例中，非接入层(NAS)协议(NAS协议5112)形成控制平面的最高层，所述控制平面在UE 4602和一个或更多个MME 4628之间。在至少一个实施例中，NAS协议5112支持UE 4602的移动性和会话管理过程，以建立和维护UE 4602和P-GW 4634之间的IP连接。
在至少一个实施例中，Si应用协议(S1-AP)层(Si-AP层5122)可以支持Si接口的功能并且包括基本过程(EP)。在至少一个实施例中，EP是RAN 4616和CN 4628之间的交互单元。在至少一个实施例中，S1-AP层服务可以包括两组：UE相关的服务和非UE相关的服务。在至少一个实施例中，这些服务执行的功能包括但不限于：E-UTRAN无线电接入承载(E-RAB)管理、UE能力指示、移动性、NAS信令传输、RAN信息管理(RIM)和配置转移。
在至少一个实施例中，流控制传输协议(SCTP)层(可选地称为流控制传输协议/互联网协议(SCTP/IP)层)(SCTP层5120)可以部分地基于由IP协议来确保在RAN 4616和MME4628之间可靠地传递信令消息，所述IP协议由IP层5118支持。在至少一个实施例中，L2层5116和L1层5114可以指由RAN节点和MME来交换信息的通信链路(例如，有线或无线)。
在至少一个实施例中，RAN 4616和一个或更多个MME 4628可以利用S1-MME接口经由协议栈来交换控制平面数据，所述协议栈包括L1层5114、L2层5116、IP层5118、SCTP层5120，以及Si-AP层5122。
在至少一个实施例中，关于图51示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用RAN5116的至少一个组件来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用RAN 5116的至少一个组件来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图52是根据至少一个实施例的用户平面协议栈的图示。在至少一个实施例中，用户平面5200被示为在UE 4602、RAN 4616、S-GW 4630和P-GW 4634之间的通信协议栈。在至少一个实施例中，用户平面5200可以利用与控制平面5100相同的协议层。在至少一个实施例中，例如，UE 4602和RAN 4616可以利用Uu接口(例如，LTE-Uu接口)来经由协议栈来交换用户平面数据，所述协议栈包括PHY层5102、MAC层5104、RLC层5106、PDCP层5108。
在至少一个实施例中，可以使用通用分组无线服务(GPRS)隧道协议在GPRS核心网络内以及在无线电接入网和核心网络之间承载用户数据，所述GPRS隧道协议用于用户平面(GTP-U)层(GTP-U层5204)。在至少一个实施例中，例如，所传输的用户数据可以是IPv4、IPv6或PPP格式中的任意一种的分组。在至少一个实施例中，UDP和IP安全性(UDP/IP)层(UDP/IP层5202)可以提供数据完整性校验和、在源和目的地寻址不同功能的端口号，以及选定数据流的加密和认证。在至少一个实施例中，RAN 4616和S-GW 4630可以利用S1-U接口经由协议栈来交换用户平面数据，所述协议栈包括L1层5114、L2层5116、UDP/IP层5202和GTP-U层5204。在至少一个实施例中，S-GW 4630和P-GW 4634可以利用S5/S8a接口经由协议栈来交换用户平面数据，所述协议栈包括L1层5114、L2层5116、UDP/IP层5202和GTP-U层5204。在至少一个实施例中，如以上关于图51所述，NAS协议支持UE 4602的移动性和会话管理过程，以建立和维护UE 4602与P-GW 4634之间的IP连接。
在至少一个实施例中，关于图51示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用RAN5116的至少一个组件来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用RAN 5116的至少一个组件来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图53示出了根据至少一个实施例的核心网络的组件5300。在至少一个实施例中，CN 4638的组件可以在一个物理节点或单独的物理节点中实现，所述物理节点包括用于从机器可读或计算机可读介质(例如，非暂时性机器可读存储介质)读取和执行指令的组件。在至少一个实施例中，利用网络功能虚拟化(NFV)通过存储在一个或更多个计算机可读存储介质中的可执行指令，来虚拟化上述网络节点功能中的任意一个或全部(下面将进一步详细描述)。在至少一个实施例中，CN 4638的逻辑实例化可被称为网络切片5302(例如，网络切片5302被示出为包括HSS 4632、一个或更多个MME 4628和S-GW 4630)。在至少一个实施例中，CN 4638的一部分的逻辑实例化可被称为网络子切片5304(例如，网络子切片5304被示出为包括P-GW 4634和PCRF 4636)。
在至少一个实施例中，可以使用NFV架构和基础设施来将一个或更多个网络功能虚拟化到物理资源上，所述物理资源包括工业标准服务器硬件、存储硬件或交换机的组合。在至少一个实施例中，可以使用NFV系统来执行一个或更多个EPC组件/功能的虚拟或可重新配置的实现。
在至少一个实施例中，关于图53示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用组件5300中的至少一个组件来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用组件5300中的至少一个组件来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
图54是示出根据至少一个实施例的用于支持网络功能虚拟化(NFV)的系统5400的组件的框图。在至少一个实施例中，系统5400被示为包括虚拟化基础设施管理器(示出为VIM 5402)、网络功能虚拟化基础设施(示出为NFVI 5404)、VNF管理器(示出为VNFM 5406)、虚拟化网络功能(示出为VNF 5408)、元素管理器(示出为EM 5410)、NFV协调器(示出为NFVO5412)和网络管理器(示出为NM 5414)。
在至少一个实施例中，VIM 5402管理NFVI 5404的资源。在至少一个实施例中，NFVI 5404可以包括用于执行系统5400的物理或虚拟资源和应用程序(包括管理程序)。在至少一个实施例中，VIM 5402可以使用NFVI5404管理虚拟资源的生命周期(例如，与一个或更多个物理资源关联的虚拟机(VM)的创建、维护和拆除)、跟踪VM实例、跟踪性能、VM实例和关联物理资源的故障和安全性，并向其他管理系统公开VM实例和关联的物理资源。
在至少一个实施例中，VNFM 5406可以管理VNF 5408。在至少一个实施例中，VNF5408可以用于执行EPC组件/功能。在至少一个实施例中，VNFM 5406可以管理VNF 5408的生命周期并跟踪VNF 5408的虚拟方面的性能、故障和安全性。在至少一个实施例中，EM 5410可以跟踪VNF 5408的功能方面的性能、故障和安全性。在至少一个实施例中，例如，来自VNFM5406和EM 5410的跟踪数据可以包括VIM 5402或NFVI 5404使用的性能测量(PM)数据。在至少一个实施例中，VNFM 5406和EM 5410两者可以按比例放大/缩小系统5400的VNF数量。
在至少一个实施例中，NFVO 5412可以协调、授权、释放和使用NFVI5404的资源，以便提供所请求的服务(例如，执行EPC功能、组件或切片)。在至少一个实施例中，NM 5414可以提供负责管理网络的最终用户功能包，所述最终用户功能包可以包括具有VNF的网络元件、非虚拟化的网络功能或两者(对VNF的管理可经由所述EM 5410来发生)。
在至少一个实施例中，关于图54示出或描述的至少一个组件被用于实现结合图1-14描述的技术和/或功能。在至少一个实施例中，使用系统5400的至少一个组件来至少部分地基于执行至少一个BMMA指令确定变换结果。在至少一个实施例中，使用系统5400的至少一个组件来至少部分地基于执行至少一个BMMA指令确定至少一个伽罗瓦余数结果和/或LDPC编码。
可以根据以下条款中的至少一个来描述至少一个实施例：
1、一种处理器，包括：
一个或更多个电路，用于执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。
2、根据条款1所述的处理器，其中，所述BMMA运算包括按位AND运算。
3、根据条款1-2中任何一项所述的处理器，其中，所述一个或更多个电路用于至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。
4、根据条款1-3中任何一项所述的处理器，其中，所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述一个或更多个电路用于响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。
5、根据条款1-4中任何一项所述的处理器，其中，所述一个或更多个电路用于至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。
6、根据条款1-5中任何一项所述的处理器，其中所述伽罗瓦多项式具有一阶值，所述一个或更多个电路用于将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且所述一个或更多个电路用于至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。
7、根据条款1-6中任何一项所述的处理器，其中，所述一个或更多个电路用于将第三组值加载到所述第二寄存器中，其中，所述第三组值表示一个或更多个多项式，并且所述一个或更多个电路用于至少部分地基于所述第一寄存器中的所述第一组值和所述第二寄存器中的所述第三组值来计算一个或更多个附加伽罗瓦余数值。
8、根据条款1-7中任何一项所述的处理器，其中，所述伽罗瓦多项式的阶数为8，并且由所述第三组值表示的所述一个或更多个多项式中的每个多项式阶数为127。
9、一种机器可读介质，其上存储有指令集，所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。
10、根据条款9所述的机器可读介质，其中，所述BMMA运算包括按位AND运算。
11、根据条款9-10中任何一项所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。
12、根据条款9-11中任何一项所述的机器可读介质，其中所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。
13、根据条款9-12中任何一项所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。
14、根据条款9-13中任何一项所述的机器可读介质，其中所述伽罗瓦多项式具有一阶值，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且还使得所述一个或更多个处理器至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。
15、根据条款9-14中任何一项所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第三组值加载到所述第二寄存器中，其中所述第三组值表示一个或更多个多项式，并且还使得所述一个或更多个处理器至少部分地基于所述第一寄存器中的所述第一组值和所述第二寄存器中的所述第三组值来计算一个或更多个附加伽罗瓦余数值。
16、一种方法，包括：
接收用于位矩阵乘法和累加(BMMA)运算的指令；以及
由处理器执行所述BMMA运算，以在数据路径的输出处生成结果矩阵的一个或更多个元素，其中，至少部分地通过计算按位逻辑AND运算，并对所述按位AND运算的结果的至少一部分应用“XOR”运算，来生成所述结果矩阵的所述一个或更多个元素中的每个元素。
17、根据条款16所述的方法，还包括：由所述处理器至少部分地基于具有一阶值的伽罗瓦多项式的矩阵表示来生成第一组值，其中所述结果矩阵表示一个或更多个伽罗瓦余数值，并且关于所述第一组值和第二组值来执行所述按位逻辑AND运算，所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高。
18、根据条款16-17中任何一项所述的方法，其中所述结果矩阵表示两个或更多个伽罗瓦余数值，并且所述第二组值表示所述二阶值的两个或更多个多项式。
19、根据条款16-18中任何一项所述的方法，其中所述指令是第一指令，所述BMMA运算是第一BMMA运算，并且所述方法还包括：
接收一个或更多个附加指令，所述一个或更多个附加指令用于相应的一个或更多个附加BMMA运算；
由所述处理器执行所述一个或更多个附加BMMA运算，以至少部分地基于第一组数据元素和第二组数据元素来生成一个或更多个附加结果矩阵的一个或更多个元素，所述第一组数据元素表示奇偶校验矩阵的有效载荷块的位，所述第二组数据元素表示奇偶编码矩阵的一部分，
其中通过至少部分基于所述一个或更多个附加结果矩阵的所述一个或更多个元素执行所述第一BMMA运算生成的所述结果矩阵表示至少部分地基于执行所述第一BMMA运算的低密度奇偶校验(LDPC)编码数据集。
20、根据条款16-19中任何一项所述的方法，其中，所述第一BMMA运算和所述一个或更多个附加BMMA运算是第一组运算，并且其中，所述方法还包括：由所述处理器与所述第一组运算并行地执行第二组运算，其中，所述第二组运算包括多个附加BMMA运算，所述多个附加BMMA运算至少部分地基于第三组数据元素和第四组数据元素来计算，所述第三组数据元素表示所述奇偶校验矩阵的所述有效载荷块的附加位，所述第四组数据元素表示所述奇偶编码矩阵的附加部分。
21、一种系统，包括：
一个或更多个处理器，用于响应于并行地执行一个或更多个位矩阵乘法和累加(BMMA)运算集合，至少部分地基于输入位集来生成编码的输出位集，所述编码的输出位集表示低密度奇偶校验(LDPC)编码数据集，其中所述一个或更多个BMMA运算集合中的一个或更多个包括BMMA运算的第一子集和BMMA运算的第二子集，所述第一子集针对第一组数据和第二组数据执行，所述第一组数据表示奇偶校验矩阵的有效载荷块的位，所述第二组数据表示奇偶编码矩阵的一部分，所述BMMA运算的第二子集至少部分地基于所述BMMA运算的第一子集的一个或更多个结果来计算奇偶编码矩阵行的奇偶值；以及
一个或更多个存储器，用于存储所述编码的输出位集。
22、根据条款21所述的系统，其中所述一个或更多个处理器用于响应于迭代地并行执行多个BMMA运算集合，来生成所述编码的输出位集。
23、根据条款21-22中任何一项所述的系统，其中相对于所述BMMA运算的第一子集，所述有效载荷块的位被映射到行优先寄存器。
24、根据条款21-23中任何一项所述的系统，其中相对于所述BMMA运算的第一子集，与所述奇偶编码矩阵的行相对应的奇偶方程信息被映射到列优先寄存器。
25、根据条款21-24中任何一项所述的系统，其中，所述一个或更多个处理器生成所述编码的输出位集，作为用于无线传输的第五代(5G)新无线电(NR)信号生成管线的一部分。
其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。
除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。在至少一个实施例中，除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。
除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。在至少一个实施例中，多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。
除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的运算可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的运算。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。
因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的运算的一个或更多个服务，并且这样的计算机系统被配置有使能实施运算的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式运算的多个设备，使得分布式计算机系统执行本文所述的运算，并且使得单个设备不执行所有运算。
本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。
本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。
在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。
除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。
以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。
在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。
尽管上面的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况，可以以不同的方式分配和划分各种功能和职责。
此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。
Claims (25)
1.一种处理器，包括：
一个或更多个电路，用于执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。
2.根据权利要求1所述的处理器，其中所述BMMA运算包括按位AND运算。
3.根据权利要求2所述的处理器，其中所述一个或更多个电路用于至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。
4.根据权利要求2所述的处理器，其中所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述一个或更多个电路用于响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。
5.根据权利要求2所述的处理器，其中所述一个或更多个电路用于至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。
6.根据权利要求5所述的处理器，其中所述伽罗瓦多项式具有一阶值，所述一个或更多个电路用于将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且所述一个或更多个电路用于至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。
7.根据权利要求6所述的处理器，其中所述一个或更多个电路用于将第三组值加载到所述第二寄存器中，其中所述第三组值表示一个或更多个多项式，并且所述一个或更多个电路用于至少部分地基于所述第一寄存器中的所述第一组值和所述第二寄存器中的所述第三组值来计算一个或更多个附加伽罗瓦余数值。
8.根据权利要求7所述的处理器，其中所述伽罗瓦多项式的阶数为8，并且由所述第三组值表示的所述一个或更多个多项式中的每个多项式的阶数为127。
9.一种机器可读介质，其上存储有指令集，所述指令集如果由一个或更多个处理器执行，则使得所述一个或更多个处理器至少：
执行一个或更多个操作，以响应于执行位矩阵乘法和累加(BMMA)运算来计算伽罗瓦余数值。
10.根据权利要求9所述的机器可读介质，其中所述BMMA运算包括按位AND运算。
11.根据权利要求10所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于XOR运算来计算所述伽罗瓦余数值，所述XOR运算被应用于所述按位AND运算的结果的至少一部分。
12.根据权利要求10所述的机器可读介质，其中所述伽罗瓦余数值是第一伽罗瓦余数值，并且所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器响应于执行所述位矩阵乘法和累加运算，与所述第一伽罗瓦余数值并行地计算一个或更多个附加伽罗瓦余数值。
13.根据权利要求10所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器至少部分地基于伽罗瓦多项式的矩阵表示来生成一组值，将所述第一组值加载到第一寄存器中，以及至少部分地基于所述第一寄存器中的所述第一组值来计算所述伽罗瓦余数值。
14.根据权利要求13所述的机器可读介质，其中所述伽罗瓦多项式具有一阶值，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第二组值加载到第二寄存器中，其中所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高，并且还使得所述一个或更多个处理器至少部分地基于所述第二寄存器中的所述第二组值来计算所述伽罗瓦余数值。
15.根据权利要求14所述的机器可读介质，其中所述指令集如果由所述一个或更多个处理器执行，还使得所述一个或更多个处理器将第三组值加载到所述第二寄存器中，其中所述第三组值表示一个或更多个多项式，并且还使得所述一个或更多个处理器至少部分地基于所述第一寄存器中的所述第一组值和所述第二寄存器中的所述第三组值来计算一个或更多个附加伽罗瓦余数值。
16.一种方法，包括：
接收用于位矩阵乘法和累加(BMMA)运算的指令；以及
由处理器执行所述BMMA运算，以在数据路径的输出处生成结果矩阵的一个或更多个元素，其中至少部分地通过计算按位逻辑AND运算，并对所述按位AND运算的结果的至少一部分应用XOR运算，来生成所述结果矩阵的所述一个或更多个元素中的每个元素。
17.根据权利要求16所述的方法，还包括：由所述处理器至少部分地基于具有一阶值的伽罗瓦多项式的矩阵表示来生成第一组值，其中所述结果矩阵表示一个或更多个伽罗瓦余数值，并且关于所述第一组值和第二组值来执行所述按位逻辑AND运算，所述第二组值表示具有二阶值的一个或更多个多项式，所述二阶值比所述一阶值高。
18.根据权利要求17所述的方法，其中所述结果矩阵表示两个或更多个伽罗瓦余数值，并且所述第二组值表示所述二阶值的两个或更多个多项式。
19.根据权利要求16所述的方法，其中所述指令是第一指令，所述BMMA运算是第一BMMA运算，并且所述方法还包括：
接收一个或更多个附加指令，所述一个或更多个附加指令用于相应的一个或更多个附加BMMA运算；
由所述处理器执行所述一个或更多个附加BMMA运算，以至少部分地基于第一组数据元素和第二组数据元素来生成一个或更多个附加结果矩阵的一个或更多个元素，所述第一组数据元素表示奇偶校验矩阵的有效载荷块的位，所述第二组数据元素表示奇偶编码矩阵的一部分，
其中通过执行所述第一BMMA运算生成的所述结果矩阵表示至少部分地基于执行所述第一BMMA运算的低密度奇偶校验(LDPC)编码数据集，执行所述第一BMMA运算至少部分地基于所述一个或更多个附加结果矩阵的所述一个或更多个元素。
20.根据权利要求19所述的方法，其中所述第一BMMA运算和所述一个或更多个附加BMMA运算是第一组运算，并且其中所述方法还包括：由所述处理器与所述第一组运算并行地执行第二组运算，其中所述第二组运算包括多个附加BMMA运算，所述多个附加BMMA运算至少部分地基于第三组数据元素和第四组数据元素来计算，所述第三组数据元素表示所述奇偶校验矩阵的所述有效载荷块的附加位，所述第四组数据元素表示所述奇偶编码矩阵的附加部分。
21.一种系统，包括：
一个或更多个处理器，用于响应于并行地执行一个或更多个位矩阵乘法和累加(BMMA)运算集合，至少部分地基于输入位集来生成编码的输出位集，所述编码的输出位集表示低密度奇偶校验(LDPC)编码数据集，其中所述一个或更多个BMMA运算集合中的一个或更多个包括BMMA运算的第一子集和BMMA运算的第二子集，所述第一子集相对于第一组数据和第二组数据执行，所述第一组数据表示奇偶校验矩阵的有效载荷块的位，所述第二组数据表示奇偶编码矩阵的一部分，所述BMMA运算的第二子集至少部分地基于所述BMMA运算的第一子集的一个或更多个结果来计算奇偶编码矩阵行的奇偶值；以及
一个或更多个存储器，用于存储所述编码的输出位集。
22.根据权利要求21所述的系统，其中所述一个或更多个处理器用于响应于迭代地并行执行多个BMMA运算集合，来生成所述编码的输出位集。
23.根据权利要求21所述的系统，其中相对于所述BMMA运算的第一子集，所述有效载荷块的位被映射到行优先寄存器。
24.根据权利要求21所述的系统，其中相对于所述BMMA运算的第一子集，与所述奇偶编码矩阵的行相对应的奇偶方程信息被映射到列优先寄存器。
25.根据权利要求21所述的系统，其中所述一个或更多个处理器生成所述编码的输出位集，作为用于无线传输的第五代(5G)新无线电(NR)信号生成管线的部分。
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