CN113299737A - 一种功率半导体器件制造方法及功率半导体器件 - Google Patents

一种功率半导体器件制造方法及功率半导体器件 Download PDF

Info

Publication number
CN113299737A
CN113299737A CN202110552179.1A CN202110552179A CN113299737A CN 113299737 A CN113299737 A CN 113299737A CN 202110552179 A CN202110552179 A CN 202110552179A CN 113299737 A CN113299737 A CN 113299737A
Authority
CN
China
Prior art keywords
region
semiconductor device
power semiconductor
layer
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110552179.1A
Other languages
English (en)
Inventor
吴昊
付晓君
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN202110552179.1A priority Critical patent/CN113299737A/zh
Publication of CN113299737A publication Critical patent/CN113299737A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种功率半导体器件制造方法及功率半导体器件，所述的方法包括：提供一衬底并在所述衬底上依次堆叠一成核层和一缓冲层；在所述缓冲层进行刻蚀，完成刻蚀后的缓冲层包括第一区域、第二区域和第三区域，其中，所述第三区域的厚度大于所述第一区域，所述第二区域沿所述缓冲层的厚度方向由所述第一区域延伸至所述第三区域；在所述缓冲层上堆叠一势垒层，在所述势垒层上分别设置一源极、一漏极以及一栅极；在所述源极和所述漏极之间堆叠一钝化层，完成功率半导体器件的制造。通过将缓冲层进行刻蚀，形成的具有阶梯结构的缓冲层，来调节功率半导体器件内部的电场分布，削弱栅极底部的电场峰值。

Description

一种功率半导体器件制造方法及功率半导体器件
技术领域
本发明涉及半导体制造领域，特别是涉及一种功率半导体器件制造方法及功率半导体器件。
背景技术
以氮化镓/GaN为代表的第三代宽禁带半导体材料，具有高压、高频、耐高温和抗辐照等特点，在微波射频和电力电子领域有着广泛的应用和无限的前景。和传统硅基功率器件相比，氮化镓功率器件具有较宽的宽禁带、较高的临界击穿电压、较大电子迁移速率。在小型化和集成化的功率器件中，受功率器件内部电场分布的限制，功率器件的击穿电压一般较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率半导体器件制造方法及功率半导体器件，用于解决现有技术中功率半导体器件的击穿电压较低的问题。
为实现上述目的及其他相关目的，本发明提供一种功率半导体器件制造方法，包括：
提供一衬底并在所述衬底上依次堆叠一成核层和一缓冲层；
在所述缓冲层进行刻蚀，完成刻蚀后的缓冲层包括第一区域、第二区域和第三区域，其中，所述第三区域的厚度大于所述第一区域，所述第二区域沿所述缓冲层的厚度方向由所述第一区域延伸至所述第三区域；
在所述缓冲层上堆叠一势垒层，在所述势垒层上分别设置一源极、一漏极以及一栅极，所述源极与所述第一区域的位置相对应，所述漏极与所述第三区域的位置相对应，所述栅极设置在第四区域上，所述第一区域和所述第二区域的连接处与所述第四区域相对应；
在所述源极和所述漏极之间堆叠一钝化层，完成功率半导体器件的制造。
可选的，所述成核层的厚度为5至20微米，所述成核层的材料为氮化铝。
可选的，所述缓冲层的厚度为1至3微米，所述缓冲层的材料为氮化镓。
可选的，所述势垒层的厚度为0至20纳米，所述势垒层的材料的化学式为AlxGa1- xN，其中，Al为铝，Ga为镓，N为氮，x为常数且x的取值范围为0.15至0.25。
可选的，所述栅极包括一氮化镓层，该氮化镓层的刻蚀宽度为1微米至2微米，且对所述氮化镓层进行镁离子掺杂。
可选的，镁离子的浓度为3×1023个镁离子每立方米。
可选的，所述栅极还包括一金属层，所述金属层设置在所述氮化镓层之上。
可选的，所述钝化层的材料为氮化硅。
可选的，所述第一区域与所述第三区域的厚度之比为k，k为常数且k的取值范围为0.1至0.5。
可选的，所述源极、所述漏极以及所述栅极的宽度位置范围为1微米至5微米。
可选的，所述栅极与所述源极之间的距离为1微米至3微米，所述栅极与所述漏极之间的距离为3微米至10微米。
可选的，所述源极、所述漏极以及所述栅极的材料包括以下至少之一：钛、铝、镍、金。
一种功率半导体器件，由所述的功率半导体器件制造方法制成，包括：
一衬底，在所述衬底上依次设有一成核层和一缓冲层；
所述缓冲层包括第一区域、第二区域和第三区域，其中，所述第三区域的厚度大于所述第一区域，所述第二区域沿所述缓冲层的厚度方向由所述第一区域延伸至所述第三区域；
所述缓冲层上设有一势垒层，在所述势垒层上分别设置一源极、一漏极以及一栅极，所述源极与所述第一区域的位置相对应，所述漏极与所述第三区域的位置相对应，所述栅极设置在第四区域上，所述第一区域和所述第二区域的连接处与所述第四区域相对应；
所述源极和所述漏极之间设有一钝化层。
如上所述，本发明的功率半导体器件制造方法及功率半导体器件，具有以下有益效果：
通过将缓冲层进行刻蚀，形成具有厚度差的第一区域和第三区域，并经第一区域与第三区域进行连接，形成的具有阶梯结构的缓冲层，来调节功率半导体器件内部的电场分布，削弱栅极底部的电场峰值，在不改变功率半导体器件的尺寸且不降低输出电流的情况下，提升所述功率半导体器件的击穿电压，还能够在该尺寸下提升所述半导体器件的FOM(figure of merit/品质因数)值。
附图说明
图1显示为本发明实施例的功率半导体器件制造方法的流程示意图。
图2显示为本发明实施例的缓冲层的结构示意图。
图3显示为本发明实施例的完成刻蚀后的缓冲层的结构示意图。
图4显示为本发明实施例的势垒层的结构示意图。
图5显示为本发明实施例的制成的功率半导体器件的结构示意图。
图6显示为本发明实施例的功率半导体器件的击穿曲线示意图。
图7显示为本发明实施例的功率半导体器件的输出曲线示意图。
图8显示为本发明实施例的功率半导体器件的击穿时等势线示意图。
图9显示为本发明实施例的功率半导体器件的结构示意图。
零件标号说明
1 衬底
2 成核层
3 缓冲层
31 第一区域
32 第二区域
33 第三区域
4 势垒层
5 栅极
51 氮化镓层
52 金属层
6 漏极
7 源极
8 钝化层
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
请参阅图1至图5，本发明提供一种功率半导体器件制造方法，包括：
S1：提供一衬底1并在所述衬底1上依次堆叠一成核层2和一缓冲层3；
S2：在所述缓冲层3进行刻蚀，完成刻蚀后的缓冲层3包括第一区域31、第二区域32和第三区域33，其中，所述第三区域33的厚度大于所述第一区域31，所述第二区域32沿所述缓冲层3的厚度方向由所述第一区域31延伸至所述第三区域33；
S3：在所述缓冲层3上堆叠一势垒层4，在所述势垒层4上分别设置一源极7、一漏极6以及一栅极5，所述源极7与所述第一区域31的位置相对应，所述漏极6与所述第三区域33的位置相对应，所述栅极5设置在第四区域上，所述第一区域31和所述第二区域32的连接处与所述第四区域相对应；
S4：在所述源极7和所述漏极6之间堆叠一钝化层8，完成功率半导体器件的制造。通过将缓冲层3进行刻蚀，形成具有厚度差的第一区域31和第三区域33，并经第一区域31与第三区域33进行连接，形成的具有阶梯结构的缓冲层，来调节功率半导体器件内部的电场分布，削弱栅极底部的电场峰值，在不改变功率半导体器件的尺寸且不降低输出电流的情况下，提升所述功率半导体器件的击穿电压，还能够在该尺寸下提升所述半导体器件的FOM(figure of merit/品质因数)值。
在一些实施过程中，衬底1可选用硅外延做为衬底，其厚度为200至300微米，例如，可选取200微米，也可选取250微米，所述成核层2的厚度为5至20微米，所述成核层2的材料为氮化铝/AlN，请参阅图2。
在一些实施过程中，所述缓冲层3的厚度为1至3微米，例如，可选取2微米，所述缓冲层3的材料为氮化镓/GaN，请参阅图2。
在一些实施过程中，所述势垒层4的厚度为0至20纳米，例如，可选取10纳米，所述势垒层4的材料的化学式为AlxGa1-xN，其中，Al为铝，Ga为镓，N为氮，x为常数且x的取值范围为0.15至0.25，例如，x取0.15，例如，x取0.2，又例如，x取0.25，请参阅图4。
在一些实施过程中，所述栅极5包括一氮化镓层51，该氮化镓层51的刻蚀宽度为1微米至2微米，例如，氮化镓层51的刻蚀宽度为1.5微米，且对所述氮化镓层51进行镁离子掺杂，形成P型半导体的氮化镓层51，进一步的，镁离子的浓度为3×1023个镁离子每立方米。
为了便于对栅极进行导通和电路控制，所述栅极5还包括一金属层52，所述金属层52设置在所述氮化镓层51之上，该金属层52的材料可选用以下至少之一：钛、铝、镍、金。
在一些实施过程中，所述钝化层8的材料为氮化硅/SiN。
在一些实施过程中，所述第一区域31与所述第三区域33的厚度之比为k，k为常数且k的取值范围为0.1至0.5，例如，第一区域31的厚度为0.4微米，第三区域33的厚度为2微米，k为0.2，第二区域32的宽度为1至3毫米，例如，为2毫米，请参阅图3。
在一些实施过程中，所述源极7、所述漏极6以及所述栅极5的材料包括以下至少之一：钛、铝、镍、金，所述源极7、所述漏极6以及所述栅极5的宽度位置范围为1微米至5微米，所述源极7、所述漏极6以及所述栅极5的宽度为2微米，又例如，所述源极7、所述漏极6以及所述栅极5的宽度为3微米。
进一步的，所述栅极5与所述源极7之间的距离为1微米至3微米，例如，为2微米，又例如为3微米，所述栅极5与所述漏极6之间的距离为3微米至10微米，例如，为5微米，又例如，为7微米。
请参阅图6，为本发明实施例的功率半导体器件的击穿曲线示意图。横坐标为击穿电压，单位为伏特/V，纵坐标为饱和电流，单位为毫安，在一些实施过程中，该功率半导体器件的击穿电压可达到1487伏特。
请参阅图7，为本发明实施例的功率半导体器件的输出曲线示意图。该功率半导体器件最大输出电流为242.9毫安，特征导通电阻为2.718毫欧·平方厘米，FOM值为8.14×108瓦特每立方厘米。
请参阅图8，为本发明实施例的击穿时等势线示意图。在1487伏特击穿时，该功率半导体器件等势线分布均匀，说明该实施例结构有效地对电场进行了平衡。
请参阅图9，本发明实施例提供了一种功率半导体器件，由所述的功率半导体器件制造方法制成，包括：一衬底1，在所述衬底1上依次设有一成核层2和一缓冲层3；所述缓冲层3包括第一区域31、第二区域32和第三区域33，其中，所述第三区域33的厚度大于所述第一区域31，所述第二区域32沿所述缓冲层3的厚度方向由所述第一区域31延伸至所述第三区域33；所述缓冲层3上设有一势垒层4，在所述势垒层4上分别设置一源极7、一漏极6以及一栅极5，所述源极7与所述第一区域31的位置相对应，所述漏极6与所述第三区域33的位置相对应，所述栅极5设置在第四区域上，所述第一区域31和所述第二区域32的连接处与所述第四区域相对应；所述源极7和所述漏极6之间设有一钝化层8。通过将缓冲层3进行刻蚀，形成具有厚度差的第一区域31和第三区域33，并经第一区域31与第三区域33进行连接，形成的具有阶梯结构的缓冲层，来调节功率半导体器件内部的电场分布，削弱栅极底部的电场峰值，在不改变功率半导体器件的尺寸且不降低输出电流的情况下，提升所述功率半导体器件的击穿电压，还能够在该尺寸下提升所述半导体器件的FOM(figure of merit/品质因数)值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种功率半导体器件制造方法，其特征在于，包括：
提供一衬底并在所述衬底上依次堆叠一成核层和一缓冲层；
在所述缓冲层进行刻蚀，完成刻蚀后的缓冲层包括第一区域、第二区域和第三区域，其中，所述第三区域的厚度大于所述第一区域，所述第二区域沿所述缓冲层的厚度方向由所述第一区域延伸至所述第三区域；
在所述缓冲层上堆叠一势垒层，在所述势垒层上分别设置一源极、一漏极以及一栅极，所述源极与所述第一区域的位置相对应，所述漏极与所述第三区域的位置相对应，所述栅极设置在第四区域上，所述第一区域和所述第二区域的连接处与所述第四区域相对应；
在所述源极和所述漏极之间堆叠一钝化层，完成功率半导体器件的制造。
2.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述成核层的厚度为5至20微米，所述成核层的材料为氮化铝。
3.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述缓冲层的厚度为1至3微米，所述缓冲层的材料为氮化镓。
4.根据权利要求1或者3所述的功率半导体器件制造方法，其特征在于，所述势垒层的厚度为0至20纳米，所述势垒层的材料的化学式为AlxGa1-xN，其中，Al为铝，Ga为镓，N为氮，x为常数且x的取值范围为0.15至0.25。
5.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述栅极包括一氮化镓层，该氮化镓层的刻蚀宽度为1微米至2微米，且对所述氮化镓层进行镁离子掺杂。
6.根据权利要求5所述的功率半导体器件制造方法，其特征在于，镁离子的浓度为3×1023个镁离子每立方米。
7.根据权利要求5或者6所述的功率半导体器件制造方法，其特征在于，所述栅极还包括一金属层，所述金属层设置在所述氮化镓层之上。
8.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述钝化层的材料为氮化硅。
9.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述第一区域与所述第三区域的厚度之比为k，k为常数且k的取值范围为0.1至0.5。
10.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述源极、所述漏极以及所述栅极的宽度位置范围为1微米至5微米。
11.根据权利要求1所述的功率半导体器件制造方法，其特征在于，所述栅极与所述源极之间的距离为1微米至3微米，所述栅极与所述漏极之间的距离为3微米至10微米。
12.根据权利要求1或者10所述的功率半导体器件制造方法，其特征在于，所述源极、所述漏极以及所述栅极的材料包括以下至少之一：钛、铝、镍、金。
13.一种功率半导体器件，由权利要求1至12任一项所述的功率半导体器件制造方法制成，其特征在于，包括：
一衬底，在所述衬底上依次设有一成核层和一缓冲层；
所述缓冲层包括第一区域、第二区域和第三区域，其中，所述第三区域的厚度大于所述第一区域，所述第二区域沿所述缓冲层的厚度方向由所述第一区域延伸至所述第三区域；
所述缓冲层上设有一势垒层，在所述势垒层上分别设置一源极、一漏极以及一栅极，所述源极与所述第一区域的位置相对应，所述漏极与所述第三区域的位置相对应，所述栅极设置在第四区域上，所述第一区域和所述第二区域的连接处与所述第四区域相对应；
所述源极和所述漏极之间设有一钝化层。
CN202110552179.1A 2021-05-20 2021-05-20 一种功率半导体器件制造方法及功率半导体器件 Pending CN113299737A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110552179.1A CN113299737A (zh) 2021-05-20 2021-05-20 一种功率半导体器件制造方法及功率半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110552179.1A CN113299737A (zh) 2021-05-20 2021-05-20 一种功率半导体器件制造方法及功率半导体器件

Publications (1)

Publication Number Publication Date
CN113299737A true CN113299737A (zh) 2021-08-24

Family

ID=77323147

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110552179.1A Pending CN113299737A (zh) 2021-05-20 2021-05-20 一种功率半导体器件制造方法及功率半导体器件

Country Status (1)

Country Link
CN (1) CN113299737A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012230991A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
CN103348480A (zh) * 2011-01-31 2013-10-09 宜普电源转换公司 用于氮化镓晶体管的离子植入及自行对准栅极结构
US20160087089A1 (en) * 2014-09-18 2016-03-24 Infineon Technologies Austria Ag Non-Planar Normally Off Compound Semiconductor Device
CN105931999A (zh) * 2016-04-22 2016-09-07 西安电子科技大学 薄势垒增强型AlGaN/GaN高电子迁移率晶体管及其制作方法
US20190229187A1 (en) * 2016-06-24 2019-07-25 Cree, Inc. Gallium Nitride High-Electron Mobility Transistors with Deep Implanted P-Type Layers in Silicon Carbide Substrates for Power Switching and Radio Frequency Applications and Process for Making the Same
US20190229203A1 (en) * 2018-01-23 2019-07-25 Stmicroelectronics S.R.L. Manufacturing method of an hemt transistor of the normally off type with reduced resistance in the on state and hemt transistor
US20210066487A1 (en) * 2019-08-26 2021-03-04 United Microelectronics Corp. High electron mobility transistor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348480A (zh) * 2011-01-31 2013-10-09 宜普电源转换公司 用于氮化镓晶体管的离子植入及自行对准栅极结构
JP2012230991A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
US20160087089A1 (en) * 2014-09-18 2016-03-24 Infineon Technologies Austria Ag Non-Planar Normally Off Compound Semiconductor Device
CN105931999A (zh) * 2016-04-22 2016-09-07 西安电子科技大学 薄势垒增强型AlGaN/GaN高电子迁移率晶体管及其制作方法
US20190229187A1 (en) * 2016-06-24 2019-07-25 Cree, Inc. Gallium Nitride High-Electron Mobility Transistors with Deep Implanted P-Type Layers in Silicon Carbide Substrates for Power Switching and Radio Frequency Applications and Process for Making the Same
US20190229203A1 (en) * 2018-01-23 2019-07-25 Stmicroelectronics S.R.L. Manufacturing method of an hemt transistor of the normally off type with reduced resistance in the on state and hemt transistor
US20210066487A1 (en) * 2019-08-26 2021-03-04 United Microelectronics Corp. High electron mobility transistor

Similar Documents

Publication Publication Date Title
Dong et al. 6 kV/3.4 mΩ· cm 2 Vertical β-Ga 2 O 3 Schottky Barrier Diode With BV 2/R on, sp Performance Exceeding 1-D Unipolar Limit of GaN and SiC
JP5011069B2 (ja) 小さな寄生抵抗を有する低電圧ダイオードおよび製造方法
Ohno et al. Application of GaN-based heterojunction FETs for advanced wireless communication
Umezawa et al. Diamond Schottky barrier diode for high-temperature, high-power, and fast switching applications
Umezawa et al. 1 Ω on-resistance diamond vertical-Schottky barrier diode operated at 250° C
KR101412802B1 (ko) 서지 전류 보호를 갖는 반도체 디바이스 및 그의 제조 방법
EP1016142B1 (en) SiC SEMICONDUCTOR DEVICE COMPRISING A PN JUNCTION
US20120225526A1 (en) NANOWIRE AND LARGER GaN BASED HEMTS
JP2008034572A (ja) 半導体装置とその製造方法
CN102376778A (zh) 结势垒肖特基整流器及其制造方法
US20050280114A1 (en) Lateral power diodes
Basler et al. Large-area lateral AlGaN/GaN-on-Si field-effect rectifier with low turn-on voltage
Wu et al. Superior performance β-Ga 2 O 3 junction barrier Schottky diodes implementing p-NiO heterojunction and beveled field plate for hybrid Cockcroft–Walton voltage multiplier
CN106549040A (zh) 一种背势垒高电子迁移率晶体管以及制备方法
Hontz et al. Modeling and characterization of vertical GaN Schottky diodes with AlGaN cap layers
US20230352531A1 (en) Vertical Power Semiconductor Device and Manufacturing Method
CN113299737A (zh) 一种功率半导体器件制造方法及功率半导体器件
Traoré et al. Reverse‐recovery of diamond p‐i‐n diodes
Liu et al. GaN-on-Si quasi-vertical pn diode with junction termination extension based on hydrogen plasma treatment and diffusion
CN216597601U (zh) 合并式PiN肖特基器件和电子器件
CN111653473B (zh) 一种散热增强的硅基氮化镓微波器件材料结构
CN114497181A (zh) 一种功率器件的体内复合终端结构及制备方法
Brezeanu et al. Single crystal diamond M–i–P diodes for power electronics
Shetty et al. Sensitivity of Novel Micro-AlN/GaN/AlN Quantum Well Hall Sensors
US11245012B2 (en) Stacked high barrier III-V power semiconductor diode

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210824

RJ01 Rejection of invention patent application after publication