CN113297115A - 数据传输方法、装置、计算机设备和存储介质 - Google Patents

数据传输方法、装置、计算机设备和存储介质 Download PDF

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CN113297115A CN202110382596.6A CN202110382596A CN113297115A CN 113297115 A CN113297115 A CN 113297115A CN 202110382596 A CN202110382596 A CN 202110382596A CN 113297115 A CN113297115 A CN 113297115A
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Abstract

本申请涉及一种数据传输方法、装置、计算机设备和存储介质。所述方法包括：获取多个通道的输入数据，并将各通道的输入数据存入多个预设的数据缓存器中；判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果；根据判断结果，确定将各数据缓存器中的数据传入对应的信号接口。采用本方法能够避免数据的拥堵，从而避免了由于数据的拥堵造成的数据丢帧的问题。

Description

数据传输方法、装置、计算机设备和存储介质
技术领域
本申请涉及数据传输技术领域，特别是涉及一种数据传输方法、装置、计算机设备和存储介质。
背景技术
在芯片的数据传输中，芯片通过传感器接收到数据后，将对接收到的复杂数据使用多通道输入处理后的数据到芯片中的低电压差分信号(Low-Voltage DifferentialSignaling，LVDS)接口，通过LVDS接口将处理后的数据发出去。
然而，上述过程中，若芯片给LVDS接口的输入数据率过大，而LVDS接口发送的带宽有限，则可能会导致LVDS接口传输拥堵，从而造成数据丢帧的问题。
发明内容
基于此，有必要针对上述技术问题，提供一种能够解决LVDS接口传输拥堵，造成数据丢帧的数据传输方法、装置、计算机设备和存储介质。
一种数据传输方法，所述方法包括：
获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果；
根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
在其中一个实施例中，所述根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口，包括：
若所述至少一个数据缓存器中的数据量大于或等于所述预设阈值，根据预设的确定条件，确定各所述数据缓存器的仲裁值，根据各所述仲裁值将各所述数据缓存器中的数据传入对应的信号接口；其中，所述预设的确定条件包括各所述数据缓存器所对应通道的优先级、各所述数据缓存器中的数据量、各所述数据缓存器中的数据量与所述预设阈值的比值中的至少一项；
若所述至少一个数据缓存器中的数据量小于所述预设阈值，确定将各所述数据缓存器中的数据传入对应的信号接口的优先级，根据各所述数据缓存器的优先级将各所述数据缓存器中的数据传入对应的信号接口。
在其中一个实施例中，所述确定将各所述数据缓存器中的数据传入对应的信号接口的优先级，根据各所述数据缓存器的优先级将各所述数据缓存器中的数据传入对应的信号接口，包括：
根据各所述通道的总数，确定架构的级数，得到各级架构；
将各所述数据缓存器中的数据依次传入所述各级架构中，得到各所述数据缓存器的优先级；
根据各所述数据缓存器的优先级，将各所述数据缓存器中的数据传入对应的信号接口。
在其中一个实施例中，所述将各所述数据缓存器中的数据依次传入所述各级架构中，得到各所述数据缓存器的优先级，包括：
以所述各级架构为单位，根据各所述数据缓存器中的数据的数据值、各所述数据缓存器的容量以及各所述数据缓存器中数据的吞吐率中的至少一个，得到各所述数据缓存器的权重值；
根据各所述数据缓存器的权重值，得到各所述数据缓存器的优先级。
在其中一个实施例中，各所述数据缓存器的权重值越大，各所述数据缓存器的优先级越高。
在其中一个实施例中，所述方法还包括：
若各所述数据缓存器的权重值相等，则根据各所述数据缓存器所对应的通道排序数确定各所述数据缓存器的优先级。
在其中一个实施例中，所述根据各所述仲裁值将各所述数据缓存器中的数据传入对应的信号接口，包括：
按照各所述仲裁值的大小顺序，将各所述数据缓存器中的数据传入对应的信号接口。
一种数据传输装置，所述装置包括：
获取模块，用于获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断模块，用于判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果；
第一确定模块，用于根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果；
根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：
获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果；
根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
上述数据传输方法、装置、计算机设备和存储介质，通过将获取的多个通道的输入数据存入多个预设的数据缓存器中，判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果，根据判断结果，将各数据缓存器中的数据传入对应的信号接口，这样能够根据数据缓存器中的数据量，实时地判断数据缓存器中的数据量是否达到预设阈值，从而可以根据判断结果，准确地将数据缓存器中的数据传入对应的信号接口，能够避免数据的拥堵，从而避免了由于数据的拥堵造成的数据丢帧的问题。
附图说明
图1为一个实施例中数据传输方法的流程示意图；
图2为一个实施例中多级递减仲裁架构的示意图；
图3为一个实施例中数据传输方法的流程示意图；
图4为一个实施例中数据传输装置的结构框图；
图5为一个实施例中计算机设备的内部结构图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请实施例提供的数据传输方法适用于芯片的数据传输中，本申请提供的数据传输方法，用以解决LVDS接口传输拥堵，从而造成数据丢帧的问题。
在一个实施例中，如图1所示，提供了一种数据传输方法，以该方法应用于上述芯片为例进行说明，包括以下步骤：
S101，获取多个两个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中。
一般的，在芯片中设计有多个通道，通过这多个通道能够将接收到的数据传输到对应的信号接口，将数据发出。在本步骤中，具体地，芯片的控制器首先获取多个通道的输入数据，得到这多个通道的输入数据后，将获取的输入数据存入多个预设的数据缓存器中。可选的，上述多个通道与上述多个数据缓存器间可以是一一对应的关系，也可以是一对多或者多对一的对应关系，例如，可以是一个通道对应一个数据缓存器，也可以是一个通道对应多个数据缓存器，也可以是多个通道对应一个数据缓存器。这里需要说明的是，上述通道的输入数据为二进制的数据。可选的，数据缓存器可以为data_buffer缓存器。
S102，判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果。
具体地，控制器判断存入上述多个数据缓存器中至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果。可选的，得到的判断结果可以为存入数据缓存器中的数据量达到预设阈值，也可以为存入数据缓存器中的数据量未达到预设阈值。可选的，控制器可以根据各数据缓存器中的数据与预设阈值的差值，得到各数据缓存器对应的判断结果，也可以根据各数据缓存器中的数据与预设阈值的比值，得到各数据缓存器对应的判断结果。
S103，根据判断结果，将各数据缓存器中的数据传入对应的信号接口。
具体地，控制器根据上述得到的判断结果，将上述多个数据缓存器中的数据传入对应的信号接口。可选的，该信号接口可以为低电压差分信号(Low-Voltage DifferentialSignaling，LVDS)接口，即LVDS接口。可选的，若数据缓存器中的数据量未达到预设阈值，则将数据缓存器中的数据传入对应的信号接口的传输方法可以为按照数据缓存器中的数据的优先级将数据缓存器中的数据传入对应的信号接口；若数据缓存器中的数据量达到预设阈值，则将数据缓存器中的数据传入对应的信号接口的传输方法可以为先将待传输的数据暂存在数据缓存器中，待数据缓存器中的数据量未达到预设阈值时再将数据缓存器中的数据传入对应的信号接口。可选的，不同信号接口对应的预设阈值可以是不同值。可选的，在数据缓存器中的数据量达到预设阈值的情况下，数据缓存器中的数据量可以通过以下任一种或多种方法减少：传入其他的信号接口，如传输压力最小的信号接口、备用的闲置信号接口等；缓存到其他数据缓存器中；删除部分数据并告知数据来源重新传输。
上述数据传输方法中，通过将获取的多个通道的输入数据存入多个预设的数据缓存器中，判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果，根据判断结果，将各数据缓存器中的数据传入对应的信号接口，这样能够根据数据缓存器中的数据量，实时地判断数据缓存器中的数据量和预设阈值的关系，从而可以根据判断结果，准确地将数据缓存器中的数据传入对应的信号接口，能够避免数据的拥堵，从而避免了由于数据的拥堵造成的数据丢帧的问题。
在上述根据至少一个数据缓存器中的数据量和预设阈值的关系的判断结果，将数据缓存器中的数据传入对应的信号接口的场景中，在一个实施例中，上述S103，包括：
步骤A，若至少一个数据缓存器中的数据量大于或等于预设阈值，根据预设的确定条件，确定各数据缓存器的仲裁值，根据各仲裁值将各数据缓存器中的数据传入对应的信号接口；其中，预设的确定条件包括各数据缓存器所对应通道的优先级、各数据缓存器中的数据量、各数据缓存器中的数据量与预设阈值的比值中的至少一项。
具体地，若多个数据缓存器中的至少一个数据缓存器中的数据量大于或等于上述预设阈值，则控制器根据各数据缓存器所对应通道的优先级、各数据缓存器中的数据量、各数据缓存器中的数据量与预设阈值的比值中的至少一项，确定各数据缓存器的仲裁值，根据各数据缓存器的仲裁值将各缓存器中的数据传入对应的信号接口。可选的，控制器可以根据各数据缓存器中的数据量，对各数据缓存器进行排序，得到各数据缓存器的数据量的排序，再根据各数据缓存器所对应通道的优先级，确定各数据缓存器的仲裁值。可选的，若某数据缓存器中的数据量越大且该数据缓存器所对应通道的优先级越高，则该数据缓存器的仲裁者越大。可选的，控制器得到各数据缓存器的数据量排序和各数据缓存器所对应通道的优先级后，可以为各数据缓存器的数据量排序和各数据缓存器所对应通道的优先级赋予权重值，得到各数据缓存器的仲裁值排序。示例性地，如有5个数据缓存器A、B、C、D、E，这5个数据缓存器中的数据量排序为A>C>D>B>E，这5个数据缓存器所对应通道的优先级为A>C>B>D>E，为这5个数据缓存器的数据量排序和这5个数据缓存器所对应通道的优先级赋予权重值，得到这5个数据缓存器的仲裁者排序为A>C>B>D>E，则控制器按照该顺序依次将这5个数据缓存器中的数据传入对应的信号接口。
在本实施例中，若至少一个数据缓存器中的数据量等于上述阈值，即当某一数据缓存器中数据量达到预设阈值时，为各数据缓存器设置优先级，优先将达到预设阈值的数据缓存器中数据传入对应通道。此时，可以停止向此数据缓存器缓存数据，待此数据缓存器中的数据量小于或等于恢复预设阈值时，恢复向此数据缓存器缓存数据，其中恢复预设阈值小于上述预设阈值。
步骤B，若至少一个数据缓存器中的数据量小于预设阈值，确定将各数据缓存器中的数据传入对应的信号接口的优先级，根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口。
具体地，若多个数据缓存器中的至少一个数据缓存器中的数据量小于上述预设阈值，则控制器确定将各数据缓存器中的数据传入对应的信号接口的优先级，根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口。示例性地，如图2所示，需要说明的是，图2是一个5级递减仲裁架构的示意图，图2中的ch0_data……ch31_data表示各通道的输入数据，data buffer表示数据缓存器，over load表示对应的数据缓存器是否过载，level1……level5表示5级仲裁架构，控制器首先将各数据缓存器中的数据传入level1，通过第一级仲裁架构得到各数据缓存器的优先级，进而将得到的各数据缓存器的优先级输入第二级仲裁架构进一步地得到各数据缓存器的优先级，从而根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口。
本实施例中，在多个数据缓存器中的至少一个数据缓存器的数据量大于或等于预设阈值的情况下，控制器根据各数据缓存器所对应通道的优先级、各数据缓存器中的数据量、各数据缓存器中的数据量与预设阈值的比值中的至少一项，能够确定出各数据缓存器的仲裁值，从而能够根据各数据缓存器的仲裁值将各数据缓存器中的数据传入对应的信号接口，这样在各数据缓存器中的数据量大于或等于预设阈值的情况下，能够避免各数据缓存器对应的信号接口堵塞，从而造成数据丢帧的问题，在多个数据缓存器中的至少一个数据缓存器的数据量小于预设阈值的情况下，控制器确定将各数据缓存器中的数据传入对应的信号接口的优先级，根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口，这样能够在数据缓存器中的数据量较小的情况下，确保各数据缓存器中的数据能够完整地传入对应的信号接口，避免数据丢帧的问题。
在上述确定将各数据缓存器中的数据传入对应的信号接口的优先级，根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口的场景中，如图3所示，上述步骤B包括：
S301，根据各通道的总数，确定架构的级数，得到各级架构。
具体地，控制器根据获取的输入数据对应的通道的总数，确定所要采用的架构的级数，得到各级架构。可选的，控制器可以根据公式：log2通道数＝仲裁级数，确定所要采用的架构的级数，示例性地，如有32路输入数据，即对应有32个通道，则该32个通道对应的架构的级数为5级。
S302，将各数据缓存器中的数据依次传入各级架构中，得到各数据缓存器的优先级。
具体地，控制器将各数据缓存器中的数据依次传入确定的各级架构中，得到各数据缓存器的优先级。可选的，控制器可以以各级架构为单位，根据各数据缓存器中的数据的数据值、各数据缓存器的容量以及各数据缓存器中数据的吞吐率中的至少一个，得到各数据缓存器的权重值，根据各数据缓存器的权重值，得到各数据缓存器的优先级。需要说明的是，各数据缓存器中的数据的数据值是给每帧数据设定的一个标记，一般是根据时间设置的。可选的，各数据缓存器的权重值越大，各数据缓存器的优先级越高。示例性地，请继续参见图2，首先将各数据缓存器中的数据传入第一级架构中，第一级架构根据各数据缓存器中的数据的数据值、各数据缓存器的容量以及各数据缓存器中数据的吞吐率中的至少一个，得到传入第一级架构中的各数据缓存器的权重值，经过第一级仲裁架构结束后，防止从第一级仲裁架构的arbiter cell所发出的数据之间有时间差，使用D触发器(DFF or D FlipFlop)同步所有的数据，使其同时到达第二级仲裁，依次执行该步骤，经过四级仲裁后，最后一级仲裁将仲裁出的数据分发给LVDS信号接口，LVDS信号接口将数据发送到芯片外部的上位机(Host)。整个仲裁架构采用流水线结构(Pipeline)，存入data buffer中的数据会根据优先级依次发出，从而保证了传输效率与传输可靠性。
S303，根据各数据缓存器的优先级，将各数据缓存器中的数据传入对应的信号接口。
具体地，控制器根据各数据缓存器的优先级，将各数据缓存器中的数据传入对应的信号接口。例如，有五个数据缓存器，数据缓存器1、数据缓存器2、数据缓存器3、数据缓存器4、数据缓存器5，这五个数据缓存器的优先级为数据缓存器3>数据缓存器1>数据缓存器4>数据缓存器2>数据缓存器5，则控制器将按照该优先级，将这个五个数据缓存器中的数据传入对应的信号接口。
本实施例中，控制器根据各通道的总数，能够确定该通道对应的架构的级数，得到各级架构，然后将各数据缓存器中的数据依次传入确定的各级架构中，能够根据各数据缓存器中的数据得到各数据缓存器的优先级，进而可以根据确定的各数据缓存器的优先级，将各数据缓存器中的数据传入对应的信号接口，使得存入各通道数据缓存器中的数据能够根据对应的优先级依次发出，从而保证了传输效率与传输可靠性。
在上述根据各数据缓存器的权重值，得到各数据缓存器的优先级的场景中，可能会出现数据缓存器的权重值相等的情况，在一个实施例中，上述方法还包括：若各数据缓存器的权重值相等，则根据各数据缓存器所对应的通道排序数确定各数据缓存器的优先级。
具体地，若上述数据缓存器中有权值相等的数据缓存器，则控制器将根据各数据缓存器所对应的通道排序数确定各数据缓存器的优先级，例如，数据缓存器1和数据缓存器2的权重值相等，而数据缓存器1所对应的通道排序数大于数据缓存器2所对应的通道排序数，则可以确定数据缓存器1的优先级大于数据缓存器2的优先级。
在本实施例中，若各数据缓存器的权重值相等，则控制器根据各数据缓存器所对应的通道排序数能够确定出各数据缓存器的优先级，进而可以根据确定的各数据缓存器的优先级，将各数据缓存器中的数据传入对应的信号接口，使得存入各通道对应的数据缓存器中的数据能够根据对应的优先级依次发出，从而保证了数据的传输效率与传输可靠性。
在上述根据各数据缓存器的仲裁值将各数据缓存器中的数据传入对应的信号接口的场景中，在一个实施例中，上述步骤A包括：按照各仲裁值的大小顺序，将各数据缓存器中的数据传入对应的信号接口。
具体地，控制器按照各数据缓存器的仲裁值的大小顺序，将各数据缓存器中的数据传入对应的信号接口。可选的，控制器可以将各数据缓存器中的仲裁值越大的数据缓存器中的数据优先传入该数据缓存器对应的信号接口，继续以上述的5个数据缓存器为例，若这5个数据缓存器的仲裁值排序为：数据缓存器2>数据缓存器4>数据缓存器1>数据缓存器3>数据缓存器5，则控制器将各数据缓存器中的数据传入对应的信号接口的顺序为：数据缓存器2、数据缓存器4、数据缓存器1、数据缓存器3和数据缓存器5。
在本实施例中，按照各数据缓存器的仲裁值的大小顺序，能够将各数据缓存器中的数据传入对应的信号接口，使得存入各数据缓存器中的数据能够按照各数据缓存器的仲裁值依次发出，从而保证了数据的传输效率与传输可靠性。
应该理解的是，虽然图1-3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1-3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，如图4所示，提供了一种数据传输装置，包括：获取模块、判断模块和第一确定模块，其中：
获取模块，用于获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中。
判断模块，用于判断至少一个缓存器中的数据量和预设阈值的关系，得到判断结果。
第一确定模块，用于根据判断结果，将各数据缓存器中的数据传入对应的信号接口。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，可选的，上述第一确定模块，包括：第一确定单元和第二确定单元，其中：
第一确定单元，用于若至少一个数据缓存器中的数据量大于或等于预设阈值，根据预设的确定条件，确定各数据缓存器的仲裁值，根据各仲裁值将各数据缓存器中的数据传入对应的信号接口；其中，预设的确定条件包括各数据缓存器所对应通道的优先级、各数据缓存器中的数据量、各数据缓存器中的数据量与预设阈值的比值中的至少一项。
第二确定单元，用于若至少一个数据缓存器中的数据量小于预设阈值，确定将各数据缓存器中的数据传入对应的信号接口的优先级，根据各数据缓存器的优先级将各数据缓存器中的数据传入对应的信号接口。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，可选的，上述第二确定单元，具体用于根据各通道的总数，确定架构的级数，得到各级架构；将各数据缓存器中的数据依次传入各级架构中，得到各数据缓存器的优先级；根据各数据缓存器的优先级，将各数据缓存器中的数据传入对应的信号接口。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，可选的，上述第二确定单元，具体用于以各级架构为单位，根据各数据缓存器中的数据的数据值、各数据缓存器的容量以及各数据缓存器中数据的吞吐率中的至少一个，得到各数据缓存器的权重值；根据各数据缓存器的权重值，得到各数据缓存器的优先级。
可选的，各数据缓存器的权重值越大，各数据缓存器的优先级越高。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，可选的，上述数据传输装置还包括：第二确定模块，其中：
第二确定模块，用于若各数据缓存器的权重值相等，则根据各数据缓存器所对应的通道排序数确定各数据缓存器的优先级。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
在上述实施例的基础上，可选的，上述第一确定单元，具体用于按照各仲裁值的大小顺序，将各数据缓存器中的数据传入对应的信号接口。
本实施例提供的数据传输装置，可以执行上述方法实施例，其实现原理和技术效果类似，在此不再赘述。
关于数据传输装置的具体限定可以参见上文中对于数据传输方法的限定，在此不再赘述。上述数据传输装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图5所示。该计算机设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、运营商网络、NFC(近场通信)或其他技术实现。该计算机程序被处理器执行时以实现一种数据传输方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图5中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现以下步骤：
获取多个通道的输入数据，并将各通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果；
根据判断结果，将各数据缓存器中的数据传入对应的信号接口。
上述实施例提供的计算机设备，其实现原理和技术效果与上述方法实施例类似，在此不再赘述。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：
获取多个通道的输入数据，并将各通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器中的数据量和预设阈值的关系，得到判断结果；
根据判断结果，将各数据缓存器中的数据传入对应的信号接口。
上述实施例提供的计算机可读存储介质，其实现原理和技术效果与上述方法实施例类似，在此不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种数据传输方法，其特征在于，所述方法包括：
获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果；
根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
2.根据权利要求1所述的方法，其特征在于，所述根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口，包括：
若所述至少一个数据缓存器中的数据量大于或等于所述预设阈值，根据预设的确定条件，确定各所述数据缓存器的仲裁值，根据各所述仲裁值将各所述数据缓存器中的数据传入对应的信号接口；其中，所述预设的确定条件包括各所述数据缓存器所对应通道的优先级、各所述数据缓存器中的数据量、各所述数据缓存器中的数据量与所述预设阈值的比值中的至少一项；
若所述至少一个数据缓存器中的数据量小于所述预设阈值，确定将各所述数据缓存器中的数据传入对应的信号接口的优先级，根据各所述数据缓存器的优先级将各所述数据缓存器中的数据传入对应的信号接口。
3.根据权利要求2所述的方法，其特征在于，所述确定将各所述数据缓存器中的数据传入对应的信号接口的优先级，根据各所述数据缓存器的优先级将各所述数据缓存器中的数据传入对应的信号接口，包括：
根据各所述通道的总数，确定架构的级数，得到各级架构；
将各所述数据缓存器中的数据依次传入所述各级架构中，得到各所述数据缓存器的优先级；
根据各所述数据缓存器的优先级，将各所述数据缓存器中的数据传入对应的信号接口。
4.根据权利要求3所述的方法，其特征在于，所述将各所述数据缓存器中的数据依次传入所述各级架构中，得到各所述数据缓存器的优先级，包括：
以所述各级架构为单位，根据各所述数据缓存器中的数据的数据值、各所述数据缓存器的容量以及各所述数据缓存器中数据的吞吐率中的至少一个，得到各所述数据缓存器的权重值；
根据各所述数据缓存器的权重值，得到各所述数据缓存器的优先级。
5.根据权利要求4所述的方法，其特征在于，各所述数据缓存器的权重值越大，各所述数据缓存器的优先级越高。
6.根据权利要求4所述的方法，其特征在于，所述方法还包括：
若各所述数据缓存器的权重值相等，则根据各所述数据缓存器所对应的通道排序数确定各所述数据缓存器的优先级。
7.根据权利要求2所述的方法，其特征在于，所述根据各所述仲裁值将各所述数据缓存器中的数据传入对应的信号接口，包括：
按照各所述仲裁值的大小顺序，将各所述数据缓存器中的数据传入对应的信号接口。
8.一种数据传输装置，其特征在于，所述装置包括：
获取模块，用于获取多个通道的输入数据，并将各所述通道的输入数据存入多个预设的数据缓存器中；
判断模块，用于判断至少一个数据缓存器的数据量和预设阈值的关系，得到判断结果；
第一确定模块，用于根据所述判断结果，将各所述数据缓存器中的数据传入对应的信号接口。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至7中任一项所述的方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至7中任一项所述的方法的步骤。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070171916A1 (en) * 2006-01-24 2007-07-26 Megachips Lsi Solutions Inc. Memory control apparatus and memory control method
CN102193865A (zh) * 2010-03-16 2011-09-21 联想(北京)有限公司 存储系统、存储方法和使用其的终端
CN103631976A (zh) * 2013-05-30 2014-03-12 中国科学院电子学研究所 一种小型多通道串行数据记录器
CN103678199A (zh) * 2012-09-26 2014-03-26 深圳市中兴微电子技术有限公司 一种传输数据的方法和设备
CN109471816A (zh) * 2018-11-06 2019-03-15 西安微电子技术研究所 一种基于描述符的pcie总线dma控制器及数据传输控制方法
CN109547363A (zh) * 2018-11-13 2019-03-29 中广核核电运营有限公司 数据传输方法、装置、计算机设备和存储介质
CN109885399A (zh) * 2019-01-17 2019-06-14 平安普惠企业管理有限公司 数据处理方法、电子装置、计算机设备及存储介质
CN109992205A (zh) * 2019-03-27 2019-07-09 无锡海斯凯尔医学技术有限公司 数据存储的装置、方法及可读存储介质
CN112088070A (zh) * 2017-07-25 2020-12-15 M·奥利尼克 用于操作机器人系统并执行机器人交互的系统及方法
CN112422618A (zh) * 2020-09-23 2021-02-26 广州启盟信息科技有限公司 位置感应数据上报方法、装置及系统

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070171916A1 (en) * 2006-01-24 2007-07-26 Megachips Lsi Solutions Inc. Memory control apparatus and memory control method
CN102193865A (zh) * 2010-03-16 2011-09-21 联想(北京)有限公司 存储系统、存储方法和使用其的终端
CN103678199A (zh) * 2012-09-26 2014-03-26 深圳市中兴微电子技术有限公司 一种传输数据的方法和设备
CN103631976A (zh) * 2013-05-30 2014-03-12 中国科学院电子学研究所 一种小型多通道串行数据记录器
CN112088070A (zh) * 2017-07-25 2020-12-15 M·奥利尼克 用于操作机器人系统并执行机器人交互的系统及方法
CN109471816A (zh) * 2018-11-06 2019-03-15 西安微电子技术研究所 一种基于描述符的pcie总线dma控制器及数据传输控制方法
CN109547363A (zh) * 2018-11-13 2019-03-29 中广核核电运营有限公司 数据传输方法、装置、计算机设备和存储介质
CN109885399A (zh) * 2019-01-17 2019-06-14 平安普惠企业管理有限公司 数据处理方法、电子装置、计算机设备及存储介质
CN109992205A (zh) * 2019-03-27 2019-07-09 无锡海斯凯尔医学技术有限公司 数据存储的装置、方法及可读存储介质
CN112422618A (zh) * 2020-09-23 2021-02-26 广州启盟信息科技有限公司 位置感应数据上报方法、装置及系统

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