CN113270388A - 集成电路封装结构 - Google Patents

Abstract

本发明提供了一种集成电路封装结构，包括芯片封装区域、印刷电路板区域、电性连接区域及电容。芯片封装区域设置有芯片；印刷电路板区域设置有印刷电路板；电性连接区域设置有导电材料，且导电材料的第一端电性连接至芯片，导电材料的第二端电性连接至印刷电路板；电容设置于电性连接区域中，且电容与芯片电性连接。

Description

集成电路封装结构

技术领域

本发明关于一种封装结构，特别是一种集成电路的封装结构。

背景技术

随着科技的发展，目前电子产品内部的集成电路(Integrated Circuit，IC)必须具备高效能以进行高速运作。然而，在高速运作的执行过程中，集成电路上的电压有时会发生瞬间压降的情形，因而造成集成电路质量不稳定的问题。目前解决瞬间压降的一种方式是在集成电路的封装过程中，在集成电路封装结构内设置电容，但目前的做法仍有缺点存在。

图1是一种现有的集成电路封装结构100的示意图。如图1所示，现有的集成电路封装结构100具有一芯片封装区域R10，其中芯片封装区域R10可分为一芯片区域R12及一防焊(Solder Resistance)区域R14。芯片区域R12之中设置有一芯片102。防焊区域R14之中设置有导电路径(Trace)106。芯片102通过导电凸块(Bump)103而连接至导电路径106的一端，导电路径106的另一端则与导电材料104连接，因此芯片102可藉由导电材料104与其它电路元件(例如电路板)产生电性连接。需注意的是，为了解决前述瞬间压降的问题，现有的集成电路封装结构100更包含一电容108，其中电容108是设置于芯片区域R12之中，且电容108的一端通过导电路径106而与导电材料104电性连接。由于芯片102具备一定的体积，电容108的设置方式(例如位置或数量等)会受限于芯片102的大小。再者，通过电容108的一传输路径亦较长。此外，由于电容108必须与导电路径106连接，因此电容108的设置也会受限于导电路径106的分布情形，因而使得封装结构的复杂度增加。

另一种现有的集成电路封装结构100则是将电容108的设置位置由芯片区域R12改至防焊区域R14之中。图2是另一种现有的集成电路封装结构100的防焊区域R14的示意图。如图2所示，防焊区域R14可为一基板，并包含至少一防焊层105，且防焊层105之中设置有一介电层107，其中介电层107包含一黏合板(Prepreg，PP)171及一内芯板(core)173。导电路径106可通过导电通孔(via)的方式而设置于防焊层105及介电层107之中，且导电路径106有部分露出于防焊层105的表面，用以与芯片102或导电材料104(显示于图1中)电性连接。此外，电容108可被封装地设置于介电层107之中，其中电容108的两端可各自与不同导电路径106连接，因此电容108的两端将可各自与芯片102及导电材料104连接。由于电容108必须被置入于防焊层105之中，将会造成此部分基板的制造成本增加，对于生产效益十分不利。

有鉴于此，本发明提供一种改良的集成电路封装结构，来解决上述的问题。

发明内容

本发明的一目的是提供一种集成电路封装结构。集成电路封装结构包含芯片封装区域、印刷电路板区域、电性连接区域及电容。芯片封装区域设置有芯片；印刷电路板区域设置有印刷电路板；电性连接区域设置有第一导电材料，且第一导电材料的第一端与芯片电性连接，第一导电材料的第二端与印刷电路板电性连接；电容设置于电性连接区域之中，并且电容与芯片电性连接。

在一实施例中，导电材料可为锡球或银胶。

在一实施例中，芯片封装区域可包含芯片区域及防焊区域，且芯片可位于芯片区域，防焊区域内可设置有第一导电路径，其中第一导电路径的第一端可与芯片电性连接，第一导电路径的第二端可与第一导电材料或电容电性连接。

在一实施例中，印刷电路板可具有焊接点，用以与第一导电材料或电容电性连接。

在一实施例中，第一导电路径的第二端可与第一导电材料电性连接，电容的一第一端可与第一导电路径的第三端电性连接，且电容是通过第一导电路径及第一导电材料而与印刷电路板电性连接。

在一实施例中，防焊区域可具有第二导电路径，且电容的第一端与第二导电路径电性连接，电容的第二端与至印刷电路板电性连接。

在一实施例中，电容更可具有第三端及第四端，且防焊区域更具有第三导电路径，其中电容的第三端与第三导电路径电性连接，电容的第四端与印刷电路板电性连接。

在一实施例中，第一导电材料与电容在电性连接区域之中是沿着第一方向而排列，且沿着第一方向，第一导电材料与电容之间可具有一间隔。

在一实施例中，印刷电路板区域、电性连接区域及芯片封装区域是沿着与第一方向不同的第二方向而依序排列，其中以第二方向观之，电性连接区域可具有一厚度。

通过集成电路封装结构的改良，既可解决瞬间压降的问题，亦可减少制造成本，并可使得封装结构的复杂度降低。

附图说明

图1是现有的集成电路封装结构的示意图。

图2是另一种现有的集成电路封装结构的防焊区域的示意图。

图3是本发明第一比较例的集成电路封装结构的示意图。

图4是本发明第一实施例的集成电路封装结构的示意图。

图5是本发明第二实施例的集成电路封装结构的示意图。

图6是第二实施例的集成电路封装结构的细部结构示意图。

附图标记说明

100 现有的集成电路封装结构

R10 芯片封装区域

R12 芯片区域

R14 防焊区域

102、12 芯片

103、13 导电凸块

104 导电材料

105、15、22 防焊层

107、17、24 介电层

171 PP

173 CORE

10 集成电路封装结构

R20 电性连接区域

14 第一导电材料

141 第一导电材料的第一端

142 第二导电材料的第二端

16 第一导电路径

161 第一导电路径的第一端

162 第一导电路径的第二端

108、18 电容

181 电容的第一端

182 电容的第二端

16′ 第二导电路径

161′ 第二导电路径的第一端

162′ 第二导电路径的第二端

16″ 第三导电路径

161″ 第三导电路径的第一端

162″ 第三导电路径的第二端

23 焊接点

g 间距

t1 第一厚度

t2 第二厚度

t3 第三厚度

具体实施方式

以下将通过多个实施例说明本发明的量测设备的实施态样及运作原理。本发明所属技术领域中具有通常知识者，通过上述实施例可理解本发明的特征及功效，而可基于本发明的精神，进行组合、修饰、置换或转用。

本文所指的“连接”一词系包括直接连接或间接连接等态样，且并非限定。本文中关于“当…”、“…时”的一词系表示“当下、之前或之后”，且并非限定。值得注意的是，在本发明中，所谓的“第一”或“第二”等序数，只是用于区别具有相同名称的多个元件(Element)，并不表示其等位阶、执行、排列、或制程的先后顺序。此外，多个主元件可能分别具有多个子元件，某些子元件可能具有相同名称，但在解读时，应连同其主元件，而使它们在整体名称上有所区别，例如，“元件A的第一端”是区别于“元件B的第一端”。

本文中关于“设置于…上”等类似描述系表示两元件的对应位置关系，并不限定两元件之间是否有所接触，除非特别有限定，在此先行叙明。另外，本文中关于“连接”、“电性连接”或“耦接”一词，若无特别强调，则表示包含了直接连接与间接连接之态样，其中间接连接是表示二元件之间可通过其它元件而连接在一起，又或者是指二元件之间可由无线传输的方式彼此进行通讯。

在本文中，“约”、“大约”、“大致”用语表示在一给定值或范围的20％、10％或是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”、“大致”之含义。

图3是本发明第一比较例的集成电路封装结构10的示意图。如图3所示，集成电路封装结构10包含一芯片封装区域R10、一电性连接区域R20及一印刷电路板区域R30。芯片封装区域R10设置有至少一芯片12。印刷电路板区域R30设置有一印刷电路板20。电性连接区域R20设置有至少一导电材料(例如第一导电材料14)。第一导电材料14具有一第一端141及一第二端142，其中第一导电材料14的第一端141电性连接至芯片12，且第一导电材料14的第二端142电性连接至印刷电路板20，藉此形成芯片12与印刷电路板20之间的电性连接路径；在一些实施例中，当电性连接路径形成后，芯片12将可控制印刷电路板20上的其它电子元件的运作。此外，集成电路封装结构10更包含电容18，其中电容18是设置于电性连接区域R20之中。

在一范例中，第一导电材料14可由各种适合导电的物质形成，例如可为锡球或银胶等，且不限于此。需注意的是，此处所指的“锡球”仅是业界对于焊接用锡的普遍称呼，并不限定其一定是球状。

在本比较例中，芯片封装区域R10包含芯片区域R12及防焊区域R14。

芯片12位于芯片区域R12之中，而防焊区域R14内设置有至少一导电路径，例如一第一导电路径16。防焊区域R14可包含防焊层15及介电层17，此部分属于该领域的已知技术，且可适用图2之说明，故不再详述。在本比较例中，第一导电路径16至少具有一第一端161及一第二端162，其中第一导电路径16的第一端161电性连接至芯片12，例如可使用导电凸块13做为两者之间电性连接的中介元件。而第一导电路径16的第二端162电性连接至导电材料14。此外，第一导电路径16的材质可例如是铜，但不限于此。另外，关于第一导电路径16如何设置于防焊层15之中属于该领域的已知技术，故亦不再详述。在一范例中，当防焊区域R14具备多个导电路径时，每个导电路径的形状可不一致，换言之，各导电路径可依照需求而具备不同形状。

在本比较例中，电容18具有一第一端181及一第二端182，且第一导电路径16更具有一第三端163，其中电容18的第一端181与第一导电路径16的第一端163电性连接，因此电容18将通过第一导电路径16而连接至第一导电材料14，进而通过第一导电路径16及第一导电材料14而与印刷电路板20形成电性连接；换言之，在本比较例中，电容18可与第一导电材料14共享同一个导电路径。

此外，在本比较例中，印刷电路板20上可具有复数个焊接点23，用以与导电材料(例如第一导电材料14)连接。在一范例中，印刷电路板20可包含一防焊层22及一介电层24，其中防焊层22可保护印刷电路板20内部的电路走线(电路走线可例如设置于防焊层22及介电层24之间)。此外，焊接点23是与内部的电路走线连接，使得导电材料14与内部电路走线产生电性连接。

藉此，第一比较例的集成电路封装结构10的电容设置方式可避免产生现有技术的问题，故可充分利用电性连接区域R20的额外空间。

需注意的是，虽然第一比较例的电容设置方式可解决现有的问题，但由于导电路径被共享，有可能使得讯号的传输路径增加，在某些情况可能会使讯号更容易受到损耗。对此，本发明亦提出了第一实施例，以改进此缺点。

图4是本发明第一实施例的集成电路封装结构10的示意图。如图4所示，集成电路封装结构10亦包含芯片封装区域R10、电性连接区域R20及印刷电路板区域R30，芯片封装区域R10亦包含芯片区域R12及防焊区域R14，芯片12位于芯片区域R12之中，防焊区域R14内设置有至少一导电路径(例如第一导电路径16)，印刷电路板20设置于印刷电路板区域R30，至少一导电材料(例如第一导电材料14)设置于电性连接区域R20，其中第一导电材料14的第一端141电性连接至芯片12，第一导电材料14的第二端142电性连接至印刷电路板20，此外，电容18亦设置于电性连接区域R20之中。由于本实施例的元件细节大部分已揭露于第一比较例之中，后续段落仅针对本实施例与第一比较例的差异之处进行说明。

如图4所示，本实施例的防焊区域R14更包含一第二导电路径16′，其中第二导电路径16′与第一导电路径16为不同导电路径。第二导电路径16′具有一第一端161′及一第二端162′。第二导电路径16′的第一端161′与芯片12电性连接，第二导电路径16′的第二端162′与电容18的第一端181电性连接，此外，电容18的第二端182与印刷电路板20上的一焊接点23电性连接，其中此焊接点23不同于第一导电材料14的焊接点23；藉此，芯片12、电容18及印刷电路板20之间可通过第二导电路径16′而形成独立的路径；换言之，本实施例的电容18不需要与第一导电材料14共享第一导电路径16。由此可知，本实施例并不会产生讯号路径过长的问题，并且由于电容18依旧设置于电性连接区域R20之中，因此仍可维持与第一比较例相同的功效，亦即可解决现有技术的问题。

此外，第一实施例中的结构亦可更改。图5是本发明第二实施例的集成电路封装结构10的示意图。由于图式已将主要的元件标示出来，并且大部分的元件的细节可适用第一比较例或第一实施例的说明，故以下仅针对本实施例与第一比较例及第一实施例的差异进行说明。

如图5所示，除了第一导电路径16及第二导电路径16′之外，防焊区域R14更包含一第三导电路径16″，其中第三导电路径16″、第一导电路径16及第二导电路径16′为不同导电路径。并且，第三导电路径16″具有一第一端161″及一第二端162″。

此外，本实施例的电容18可以是经由封装而成且体积较大的结构体，在此情况下，电容18可能需要与多个导电路径进行连接。在本实施例中，电容18更具有一第三端183及一第四端184。

在本实施例中，第二导电路径16′的第一端161′与芯片12电性连接，第二导电路径16′的第二端162′与电容18的第一端181电性连接，并且，第三导电路径16″的第一端161″与芯片12电性连接，第三导电路径16″的第二端162″与电容18的第三端183电性连接；此外，电容18的第二端182及第四端184则分别连接至印刷电路板20上的不同焊接点上。藉此，芯片12、电容18及印刷电路板20之间可通过第二导电路径16′及第三导电路径16″而形成独立的路径。换言之，本实施例的电容18亦不需要与第一导电材料14共享第一导电路径16。由此可知，本实施例并不会产生讯号路径过长的问题，并且同时仍维持相同的功效，可解决现有技术的问题。

为了更清楚地描述第二实施例的细节，以下将搭配图6进行说明，其中图6是第二实施例的集成电路封装结构10的细部结构示意图，此外，部分元件的符号已标示于图5中，为使图6特征清楚，故不再列出。

如图6所示，电性连接区域R20之中可具有多个导电材料，且导电材料(例如第一导电材料14)与电容18在电性连接区域R20之中是沿着一第一方向而排列，其中第一方向定义为X方向。在一实施例中，沿着第一方向(X方向)，电容18与邻近的导电材料(例如第一导电材料14)之间可具有一间距g。为了符合目前封装机台所能执行的封装规格，同时为了使电容18的讯号路径与导电材料(例如第一导电材料14)的讯号路径不互相干扰，间距g可适当地设定。

此外，请再次参考图6，印刷电路板区域R30、电性连接区域R20及芯片封装区域R10是沿着与第一方向(X方向)不同的一第二方向而依序排列，其中第二方向与第一方向可大约为相互垂直，因此第二方向可定义为Y方向。其中沿着第二方向(Y方向)，芯片封装区域R10可具有一第一厚度t1，电性连接区域R20可具有一第二厚度t2，印刷电路板区域R30可具有一第三厚度t3。藉由第一厚度t1、第二厚度t2及第三厚度t3的适当设定，本发明的封装结构将可通过现有的封装机台来实现。

由此可知，通过将电容18设置于电性连接区域R20之中，并且通过导电路径(例如第一导电路径16、第二导电路径16′、第三导电路径16″)与电容18之间的配置，本发明的集成电路封装结构10可降低封装所需的成本，并且可以使电容18设置时不需受限于芯片12的大小，使得整体设计的复杂度大幅降低。

上述实施例仅系为了方便说明而举例而已，本发明所主张之权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。

Claims (9)

1.一种集成电路封装结构，其特征在于，包含：

一芯片封装区域，设置有至少一芯片；

一印刷电路板区域，设置有一印刷电路板；

一电性连接区域，设置有一第一导电材料，且该第一导电材料的一第一端电性连接至该芯片，该第一导电材料的一第二端电性连接至该印刷电路板；以及

一电容，设置于该电性连接区域中，且该电容与该芯片电性连接。

2.如权利要求1所述的集成电路封装结构，其特征在于，该第一导电材料为锡球或银胶。

3.如权利要求1所述的集成电路封装结构，其特征在于，该芯片封装区域包含一芯片区域及一防焊(Solder Resistance)区域，且该芯片位于该芯片区域，该防焊区域内设置有一第一导电路径，其中该第一导电路径的一第一端电性连接至该芯片，该第一导电路径的一第二端电性连接至该第一导电材料或该电容。

4.如权利要求3所述的集成电路封装结构，其特征在于，该印刷电路板具有复数个焊接点，用以与该第一导电材料或该电容电性连接。

5.如权利要求3所述的集成电路封装结构，其特征在于，该第一导电路径的该第二端电性连接至该第一导电材料，该电容的一第一端电性连接至该第一导电路径的一第三端，且该电容是通过该第一导电路径及该第一导电材料而与该印刷电路板电性连接。

6.如权利要求3所述的集成电路封装结构，其特征在于，该防焊区域具有一第二导电路径，且该电容的一第一端电性连接至该第二导电路径，该电容的一第二端电性连接至该印刷电路板。

7.如权利要求6所述的集成电路封装结构，其特征在于，该电容更具有一第三端及一第四端，且该防焊区域更具有一第三导电路径，其中该电容的该第三端电性连接至该第三导电路径，该电容的该第四端电性连接至该印刷电路板。

8.如权利要求6所述的集成电路封装结构，其特征在于，该第一导电材料与该电容沿着一第一方向而排列于该电性连接区域中，并且该第一导电材料邻近该电容，其中沿着该第一方向，该第一导电材料与该电容之间具有一间隔。

9.如权利要求1所述的集成电路封装结构，其特征在于，该第一导电材料与该电容沿着一第一方向而排列于该电性连接区域中，且该印刷电路板区域、该电性连接区域及该芯片封装区域是沿着与该第一方向不同的一第二方向而依序排列，其中沿着该第二方向，该电性连接区域具有一厚度。

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