CN113257873A - 显示装置和制造显示装置的方法 - Google Patents

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Abstract

实施例提供了一种显示装置和制造显示装置的方法，所述显示装置包括：有机发光二极管；第一晶体管，所述第一晶体管驱动所述有机发光二极管；第二晶体管，所述第二晶体管将数据信号传输到所述第一晶体管；第三晶体管，所述第三晶体管将第一电源电压传输到所述第一晶体管，其中，所述第一晶体管的半导体图案设置在所述第二晶体管的半导体图案上方，所述第三晶体管的半导体图案设置在所述第一晶体管的所述半导体图案上方，下晶体管绝缘膜设置在所述第一晶体管的所述半导体图案与所述第二晶体管的所述半导体图案之间，并且上晶体管绝缘膜设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。

Description

显示装置和制造显示装置的方法
相关申请的交叉引用
本申请要求于2020年2月12日在韩国知识产权局提交的第10-2020-0016878号韩国专利申请的优先权和利益，该韩国专利申请的全部内容通过引用被并入在本文中。
技术领域
本发明涉及一种显示装置。
背景技术
随着信息社会的发展，对用于显示图像的显示装置的要求已经以各种形式增加。例如，显示装置被应用于诸如智能电话、数码相机、笔记本计算机、导航器和智能电视的各种电子设备。显示装置可以是诸如液晶显示装置、场发射显示装置或发光显示装置的平板显示装置。由于在平板显示装置之中，发光显示装置包括发光元件，显示面板中的像素中的每一个通过发光元件独自发光，因此发光显示装置可以在没有提供光给显示面板的背光单元的情况下显示图像。
将理解的是，本背景技术部分部分地旨在提供用于理解技术的有用背景。然而，本背景技术部分还可以包括不是在本文中公开的主题的相应有效申请日之前相关领域技术人员知晓或领会的思想、构思或认知的部分的思想、构思或认知。
发明内容
本发明的一方面可以是提供一种能够通过高度集成用于驱动发光元件的半导体元件来实现高分辨率的显示装置。
本发明的另一方面可以是提供一种制造显示装置的方法，该显示装置能够通过高度集成用于驱动发光元件的半导体元件来实现高分辨率。
然而，本发明的方面不限于在本文中阐述的那些方面。通过参照下面给出的实施例的详细描述，本发明的上述和其它方面对于本发明所属领域的普通技术人员而言将变得更明显。
一种显示装置的实施例可以包括：有机发光二极管；第一晶体管，所述第一晶体管从数据线接收数据信号并且控制驱动电流以驱动所述有机发光二极管；第二晶体管，所述第二晶体管电连接到所述数据线和所述第一晶体管的第一源极/漏极电极，所述第二晶体管将从所述数据线接收的所述数据信号传输到所述第一晶体管；第三晶体管，所述第三晶体管电连接到第一电源电压线和所述第一晶体管的所述第一源极/漏极电极，所述第三晶体管将第一电源电压从所述第一电源电压线传输到所述第一晶体管。所述第一晶体管的半导体图案可以设置在所述第二晶体管的半导体图案上方，并且所述第三晶体管的半导体图案可以设置在所述第一晶体管的所述半导体图案上方。所述显示装置还可以包括：下晶体管绝缘膜，设置在所述第一晶体管的所述半导体图案与所述第二晶体管的所述半导体图案之间；和上晶体管绝缘膜，设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
所述显示装置还可以包括：第四晶体管，所述第四晶体管电连接到所述第一晶体管的栅极电极和第二源极/漏极电极，其中，所述第四晶体管的半导体图案可以设置在所述第二晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
所述显示装置还可以包括：子栅极绝缘膜，所述子栅极绝缘膜与所述第一晶体管的所述栅极电极重叠并且与所述第四晶体管的栅极电极不重叠，其中，所述第一晶体管的所述栅极电极与所述第一晶体管的所述半导体图案之间的厚度可以大于所述第四晶体管的所述栅极电极与所述第四晶体管的所述半导体图案之间的厚度。
所述显示装置还可以包括：第五晶体管，所述第五晶体管电连接到所述第一晶体管的所述栅极电极和初始化线，所述第五晶体管将初始化电压从所述初始化线传输到所述第一晶体管，其中，所述第五晶体管的半导体图案可以设置在所述第一晶体管的所述半导体图案下方。
所述显示装置还可以包括：第六晶体管，所述第六晶体管电连接到所述第一晶体管的第二源极/漏极电极和所述有机发光二极管的阳极电极，所述第六晶体管将所述驱动电流从所述第一晶体管传输到所述有机发光二极管，其中，所述第六晶体管的半导体图案可以设置在所述第一晶体管的所述半导体图案上方。
所述第一晶体管的所述半导体图案、所述第二晶体管的所述半导体图案和所述第三晶体管的所述半导体图案可以包括相同的材料。
所述第一晶体管的所述半导体图案、所述第二晶体管的所述半导体图案和所述第三晶体管的所述半导体图案可以构成包括多晶硅的PMOS晶体管。
所述显示装置还可以包括：电容器，所述电容器包括：第一电极，所述第一电极电连接到所述第一晶体管的所述栅极电极；和第二电极，所述第二电极电连接到所述第一电源电压线，其中，所述电容器可以设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
所述下晶体管绝缘膜可以包括设置在所述第二晶体管的所述半导体图案上方的第一层间绝缘膜，并且所述第一层间绝缘膜的上表面可以是基本上平坦的。
所述上晶体管绝缘膜可以包括设置在所述第一晶体管的所述半导体图案上方的第二层间绝缘膜，并且所述第二层间绝缘膜的上表面可以是基本上平坦的。
所述显示装置还可以包括：第一接触图案，所述第一接触图案设置在所述第一晶体管的所述半导体图案与所述第二晶体管的所述半导体图案之间，其中，所述第一晶体管的所述半导体图案和所述第二晶体管的所述半导体图案可以经由所述第一接触图案电连接。
所述显示装置还可以包括：第二接触图案，所述第二接触图案设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间，其中，所述第一晶体管的所述半导体图案和所述第三晶体管的所述半导体图案可以经由所述第二接触图案电连接。
一种显示装置的实施例可以包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管分别设置在不同层上；电容器；第一半导体层，所述第一半导体层设置在基底上方并且包括所述第一晶体管的半导体图案；第一栅极绝缘膜，所述第一栅极绝缘膜设置在所述第一半导体层上方；第一导电层，所述第一导电层设置在所述第一栅极绝缘膜上方并且包括所述第一晶体管的栅极电极；第一层间绝缘膜，所述第一层间绝缘膜设置在所述第一导电层上方；第二半导体层，所述第二半导体层设置在所述第一层间绝缘膜上方并且包括所述第二晶体管的半导体图案；第二栅极绝缘膜，所述第二栅极绝缘膜设置在所述第二半导体层上方；第二导电层，所述第二导电层设置在所述第二栅极绝缘膜上方并且包括：所述第二晶体管的栅极电极；和所述电容器的第一电极，所述电容器的所述第一电极电连接到所述第二晶体管的所述栅极电极。所述显示装置还可以包括：第二层间绝缘膜，所述第二层间绝缘膜设置在所述第二导电层上方；第三导电层，所述第三导电层包括设置在所述第二层间绝缘膜上方的所述电容器的第二电极；第三层间绝缘膜，所述第三层间绝缘膜设置在所述第三导电层上方；第三半导体层，所述第三半导体层设置在所述第三层间绝缘膜上方并且包括所述第三晶体管的半导体图案；第三栅极绝缘膜，所述第三栅极绝缘膜设置在所述第三半导体层上方；以及第四导电层，所述第四导电层设置在所述第三栅极绝缘膜上方并且包括所述第三晶体管的栅极电极。
所述第二半导体层可以设置在所述第一层间绝缘膜的上表面上，并且所述第一层间绝缘膜的所述上表面可以是基本上平坦的。
所述显示装置还可以包括：第一接触图案，所述第一接触图案设置在贯穿所述第一层间绝缘膜的第一接触孔中，其中，所述第一接触图案的上表面和所述第一层间绝缘膜的所述上表面可以设置在相同的平面上。
所述第三半导体层可以设置在所述第三层间绝缘膜的上表面上，并且所述第三层间绝缘膜的所述上表面可以是基本上平坦的。
所述显示装置还可以包括：第二接触图案，所述第二接触图案设置在贯穿所述第三层间绝缘膜、所述第二层间绝缘膜和所述第二栅极绝缘膜的第二接触孔中，其中，所述第二接触图案的上表面和所述第三层间绝缘膜的所述上表面可以设置在相同的平面上。
一种制造显示装置的方法的实施例，所述显示装置包括分别设置在不同层上的第一晶体管、第二晶体管和第三晶体管，所述方法的实施例可以包括：在基底上形成第一半导体层，所述第一半导体层包括所述第一晶体管的半导体图案；在所述第一半导体层上形成第一栅极绝缘膜；在所述第一栅极绝缘膜上形成第一导电层，所述第一导电层包括所述第一晶体管的栅极电极；在所述第一导电层上形成第一层间绝缘膜；将所述第一层间绝缘膜的上表面形成为基本上平坦的；在所述第一层间绝缘膜的所述上表面上形成第二半导体层，所述第二半导体层包括所述第二晶体管的半导体图案；在所述第二半导体层上形成第二栅极绝缘膜；在所述第二栅极绝缘膜上形成第二导电层，所述第二导电层包括所述第三晶体管的栅极电极和电容器的电连接到所述第三晶体管的所述栅极电极的第一电极；在所述第二导电层上形成第二层间绝缘膜；在所述第二层间绝缘膜上形成第三导电层，所述第三导电层包括所述电容器的第二电极；在所述第三导电层上形成第三层间绝缘膜；在所述第三层间绝缘膜上形成第三半导体层，所述第三半导体层包括所述第三晶体管的半导体图案；在所述第三半导体层上形成第三栅极绝缘膜；以及在所述第三栅极绝缘膜上形成第四导电层，所述第四导电层包括所述第三晶体管的栅极电极。
所述方法还可以包括：在所述第三半导体层的所述形成之前，将所述第三层间绝缘膜的上表面形成为基本上平坦的，其中，所述第三半导体层可以设置在所述第三层间绝缘膜的所述上表面上方。
所述第一半导体层、所述第二半导体层和所述第三半导体层中的每一个可以包括多晶硅，并且所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一个可以是PMOS晶体管。
可以提供一种显示装置，该显示装置能够通过高度集成用于驱动发光元件的半导体元件来实现高分辨率。
可以提供一种制造显示装置的方法，该显示装置能够通过高度集成用于驱动发光元件的半导体元件来实现高分辨率。
本发明的效果不受前述限制，并且在本文中其它各种效果被预期。
附图说明
通过参照附图详细描述本发明的实施例，本发明的上面和其它方面和特征将变得更明显，在附图中：
图1是根据实施例的显示装置的示意图；
图2是根据实施例的显示装置的示意性平面图；
图3是根据实施例的显示装置的示意性框图；
图4是根据实施例的像素的示意性电路图；
图5是根据实施例的像素的示意性截面图；
图6至图25是示出根据实施例的制造显示装置的方法的示意性截面图；
图26是根据另一实施例的像素的示意性截面图；
图27是根据另一实施例的像素的示意性截面图；以及
图28是根据另一实施例的像素的示意性截面图。
具体实施方式
现在将参照附图在下文中更充分地描述本发明，在附图中示出了本发明的实施例。然而，本发明可以以不同形式实施，并且不应被解释为限于在本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻的且完整的，并且将充分地将本发明的范围传达给本领域技术人员。
还将理解的是，当层被称为“在”基底或另一层“上”时，层可以直接在基底或另一层上，或者也可以存在中间层。在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，可以夸大层和区的厚度。
尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语可以用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施例的教导的情况下，下面讨论的第一元件可以被称为第二元件。将元件描述为“第一”元件可以不要求或暗示第二元件或其它元件的存在。术语“第一”、“第二”等也可以在本文中使用以区分元件的不同类别或组。为了简洁起见，术语“第一”、“第二”等可以分别代表“第一类别(或第一组)”、“第二类别(或第二组)”等。
术语“与……重叠”可以包括“层叠”、“堆叠”、“面对(face或facing)”、“在……上方延伸”、“在……下方延伸”、“覆盖或部分地覆盖”或者本领域普通技术人员将领会和理解的任何其它合适的术语。短语“与……不重叠”可以包括“与……隔开”、“与……分开”、“从……偏移”或本领域普通技术人员将领会和理解的任何其它合适的等同物。
短语“……中的至少一个(种)”出于其意思和解释的目的而旨在包括“从……的群组中选择的至少一个(种)”的意思。例如，“A和B中的至少一个(种)”可以被理解为意指“A、B或A和B”。
术语“和/或”出于其意思和解释的目的而旨在包括术语“和”与“或”的任意组合。例如，“A和/或B”可以被理解为意指“A、B或A和B”。术语“和”与“或”可以以连接或分离的含义使用，并且可以理解为等同于“和/或”。
图1是根据实施例的显示装置的示意图，图2是根据实施例的显示装置的示意性平面图，并且图3是根据实施例的显示装置的示意性框图。
在附图中，第一方向DR1表示显示装置1的在平面图中的水平方向，并且第二方向DR2表示显示装置1的在平面图中的竖直方向。第三方向DR3表示显示装置1的厚度方向。第一方向DR1和第二方向DR2按照第一方向DR1和第二方向DR2彼此垂直的方式彼此相交，并且第三方向DR3在与第一方向DR1和第二方向DR2所在的平面相交的方向上与第一方向DR1和第二方向DR2二者相交。然而，在实施例中提到的方向应当被理解为提到相对方向，并且实施例不限于所提到的方向。
除非另有定义，否则如在本文中所使用的，基于第三方向DR3表达的“上部”、“上表面”和“上侧”意指基于显示面板10的显示表面的一侧，并且基于第三方向DR3表达的“下部”、“下表面”和“下侧”意指基于显示面板10的显示表面的相对侧。
显示装置1可以是用于显示运动图像或静止图像的装置，显示装置1可以用作诸如电视机、笔记本计算机、监视器、广告牌、物联网(IOT)的各种产品以及诸如移动电话、智能电话、平板个人计算机(平板PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航器和超级移动PC(UMPC)的便携式电子设备的显示屏幕。
根据实施例的显示装置1可以在平面上形成为基本上矩形形状。显示装置1可以在平面上具有具有直角拐角的矩形形状。然而，本发明不限于此，并且显示装置1可以在平面上具有具有倒圆拐角的矩形形状。
显示面板10可以是有机发光显示面板。在下述实施例中，示出了可以应用有机发光显示面板作为显示面板10的情况，但是本发明不限于此，并且可以应用诸如液晶显示(LCD)面板、量子点有机发光显示(QD-OLED)面板、量子点液晶显示(QD-LCD)面板、量子纳米发光显示面板(nano NED)和微米发光二极管(micro LED)的不同种类的显示面板。在下文中，显示装置1将被描述为有机发光显示装置，但是本发明不限于此。
显示面板10可以包括显示区域DA和非显示区域NDA，像素PX可以形成在显示区域DA中以显示图像，非显示区域NDA可以是显示区域DA的外围区域。显示区域DA可以具有具有直角拐角的矩形形状或者具有倒圆拐角的矩形形状。显示区域DA可以具有短边和长边。显示区域DA的短边可以是在第一方向DR1上延伸的边。显示区域DA的长边可以是在第二方向DR2上延伸的边。然而，显示区域DA的平面形状不限于矩形形状，并且可以具有圆形形状、椭圆形形状或其它各种形状。
在显示区域DA中，不仅可以布置像素PX，而且可以布置可以电连接到像素PX的扫描线SL、发射线EML、数据线DL和第一电源电压线ELVDL。扫描线SL和发射线EML可以在第一方向DR1上平行布置。数据线DL可以在与第一方向DR1交叉的第二方向DR2上平行布置。第一电源电压线ELVDL可以在显示区域DA中在第二方向DR2上平行布置。在显示区域DA中在第二方向DR2上平行布置的第一电源电压线ELVDL可以在非显示区域NDA中彼此电连接。
像素PX中的每一个可以电连接到扫描线SL中的至少一条、数据线DL中的至少一条、发射线EML中的至少一条和第一电源电压线ELVDL。尽管在图2中示出了像素PX中的每一个可以电连接到两条扫描线SL、一条数据线DL、一条发射线EML和第一电源电压线ELVDL，但是本发明不限于此。例如，像素PX中的每一个可以电连接到三条扫描线SL而不是两条扫描线SL。
非显示区域NDA可以被限定为从显示区域DA的外部到显示面板10的边缘的区域。例如，非显示区域NDA可以被设置为围绕显示区域DA，并且可以构成边框。
非显示区域NDA可以被提供有用于将扫描信号施加到扫描线SL的扫描驱动电路40、在数据线DL和显示驱动电路20之间的扇出线FL以及电连接到显示驱动电路20的焊盘DP。显示驱动电路20和焊盘DP可以设置在显示面板10的一个侧边缘处。焊盘DP可以设置为邻近显示面板10的一个侧边缘，而不是邻近显示驱动电路20。
扫描驱动电路40可以经由扫描控制线SCL电连接到显示驱动电路20。扫描驱动电路40可以经由扫描控制线SCL从显示驱动电路20接收扫描控制信号SCS和发射控制信号ECS。
如图3中所示，扫描驱动电路40可以包括扫描驱动器41和发射控制驱动器42。
扫描驱动器41可以根据扫描控制信号SCS生成扫描信号，并且可以将扫描信号顺序地输出到扫描线SL。发射控制驱动器42可以根据发射控制信号ECS生成发射信号(参照图4中的“EM”)，并且可以将发射信号(参照图4中的“EM”)顺序地输出到发射线EML。
扫描驱动电路40可以包括薄膜晶体管。扫描驱动电路40的薄膜晶体管可以与像素PX的薄膜晶体管形成在相同的层上。尽管在图2中示出了扫描驱动电路40可以形成在定位在显示区域DA的例如左侧的一个侧处的非显示区域NDA中，但是本发明不限于此。例如，扫描驱动电路40可以形成在定位在显示区域DA的例如左侧和右侧的两侧处的非显示区域NDA中。
如图3中所示，显示驱动电路20可以包括时序控制器21、数据驱动器22和电源23。
时序控制器21可以从电路板30接收数字视频数据DATA和时序信号。时序控制器21可以根据时序信号生成用于控制扫描驱动器41的操作时序的扫描控制信号SCS，可以生成用于控制发射控制驱动器42的操作时序的发射控制信号ECS，并且可以生成用于控制数据驱动器22的操作时序的数据控制信号DCS。时序控制器21可以经由扫描控制线SCL将扫描控制信号SCS输出到扫描驱动器41，并且可以将发射控制信号ECS输出到发射控制驱动器42。时序控制器21可以将数字视频数据DATA和数据控制信号DCS输出到数据驱动器22。
数据驱动器22可以将数字视频数据DATA转换为模拟的正极性和负极性数据电压并且经由扇出线FL将这些数据电压输出到数据线DL。像素PX可以由扫描驱动电路40的扫描信号选择，并且数据电压可以被供给到所选择的像素PX。
电源23可以生成第一电源电压(参照图4中的“ELVDD”)并且将第一电源电压(参照图4中的“ELVDD”)供给到第一电源电压线ELVDL。此外，电源23可以生成第二电源电压(参照图4中的“ELVSS”)并且经由第二电源电压线(参照图4中的“ELVSL”)将第二电源电压(参照图4中的“ELVSS”)供给到像素PX中的每一个的发光元件(参照图4中的“OLED”)的阴极电极(参照图5中的“CAT”)。第一电源电压(参照图4中的“ELVDD”)可以是用于驱动发光元件(参照图4中的“OLED”)的高电位电压，并且第二电源电压(参照图4中的“ELVSS”)可以是用于驱动发光元件(参照图4中的“OLED”)的低电位电压。例如，第一电源电压(参照图4中的“ELVDD”)可以具有比第二电源电压(参照图4中的“ELVSS”)高的电位。
显示驱动电路20可以形成为集成电路(IC)，并且可以通过玻璃上芯片(COG)方法、塑料上芯片(COP)方法或超声波接合方法被附接到显示面板10上。然而，本发明不限于此。例如，显示驱动电路20可以被附接到电路板30上。
电路板30可以使用各向异性导电膜被附接到焊盘DP上。因此，电路板30的引线可以电连接到焊盘DP。电路板30可以是诸如柔性印刷电路板、印刷电路板或者膜上芯片的柔性膜。
图4是根据实施例的像素的示意性电路图。
参照图4，像素PX的电路可以包括晶体管T1至T7、电容器Cst和发光元件OLED等。数据信号DATA、第一扫描信号GW、第二扫描信号GI、第三扫描信号GB、发射信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT可以被施加到像素PX的电路。
发光元件OLED可以是有机发光二极管，有机发光二极管包括阳极电极(参照图5中的“ANO”)、有机发光层(参照图5中的“EL”)和阴极电极(参照图5中的“CAT”)。
第一晶体管T1可以用作驱动晶体管，并且第二晶体管T2至第七晶体管T7可以用作开关晶体管。晶体管T1至T7中的每一个可以包括栅极电极、第一源极/漏极电极和第二源极/漏极电极。晶体管T1至T7中的每一个的第一源极/漏极电极和第二源极/漏极电极中的一个可以是源极电极，并且晶体管T1至T7中的每一个的第一源极/漏极电极和第二源极/漏极电极中的另一个可以是漏极电极。
晶体管T1至T7中的每一个可以是薄膜晶体管。晶体管T1至T7中的每一个可以是PMOS晶体管和NMOS晶体管中的任意一种。在实施例中，作为驱动晶体管的第一晶体管T1、作为数据传送晶体管的第二晶体管T2、作为补偿晶体管的第三晶体管T3、作为第一初始化晶体管的第四晶体管T4、作为第一光发射控制晶体管的第五晶体管T5、作为第二光发射控制晶体管的第六晶体管T6和作为第二初始化晶体管的第七晶体管T7可以全部是PMOS晶体管。
尽管在图4中示出了像素PX中的每一个可以是具有七个晶体管T1至T7和一个电容器Cst的7T1C(七个晶体管—一个电容器)结构，但是本发明不限于此。像素PX中的每一个可以包括晶体管和电容器。例如，诸如2T1C结构、3T1C结构和6T1C结构的各种其它修改的像素PX结构可以应用于像素PX中的每一个。
在下文中，将详细地描述每个组件。
第一晶体管T1的栅极电极可以电连接到电容器Cst的第一电极。第一晶体管T1的第一源极/漏极电极可以经由第五晶体管T5电连接到第一电源电压ELVDD端子。第一晶体管T1的第二源极/漏极电极可以经由第六晶体管T6电连接到发光元件OLED的阳极电极(参照图5中的“ANO”)。第一晶体管T1可以根据第二晶体管T2的开关操作接收数据信号DATA，并且可以将驱动电流Ids供给到发光元件OLED。
第一晶体管T1可以根据施加到栅极电极的数据电压来控制驱动电流Ids(即，漏极—源极电流)。如下面的等式1中所示，流经第一晶体管T1的沟道区的驱动电流Ids可以与第一晶体管T1的栅极—源极电压Vsg和阈值电压Vth之间的差的平方成比例。
[等式1]
Ids＝k′×(Vgs-Vth)2
在等式1中，k'是指由驱动晶体管的结构和物理特性确定的比例系数，Vgs是指驱动晶体管的栅极—源极电压，并且Vth是指驱动晶体管的阈值电压。
第二晶体管T2的栅极电极可以电连接到第一扫描信号GW端子。第二晶体管T2的第一源极/漏极电极可以电连接到数据信号DATA端子。第二晶体管T2的第二源极/漏极电极可以电连接到第一晶体管T1的第一源极/漏极电极，并且可以经由第五晶体管T5电连接到第一电源电压ELVDD端子。第二晶体管T2可以根据第一扫描信号GW导通，以执行将数据信号DATA传输到第一晶体管T1的第一源极/漏极电极的开关操作。
第三晶体管T3的栅极电极可以电连接到第一扫描信号GW端子，第三晶体管T3的第一源极/漏极电极可以电连接到第一晶体管T1的第二源极/漏极电极和第六晶体管T6的第一源极/漏极电极，并且第三晶体管T3的第二源极/漏极电极可以电连接到电容器Cst的第一电极、第四晶体管T4的第一源极/漏极电极和第一晶体管T1的栅极电极。
第三晶体管T3可以由第一扫描信号GW导通以连接第一晶体管T1的栅极电极和第二源极/漏极电极，从而以二极管方式连接第一晶体管T1。因此，在第一晶体管T1的第一源极/漏极电极和栅极电极之间可以由第一晶体管T1的阈值电压生成电压差，并且已经补偿阈值电压的数据信号DATA可以被供给到第一晶体管T1的栅极电极，由此补偿第一晶体管T1的阈值电压偏差。
第四晶体管T4的栅极电极可以电连接到第二扫描信号GI端子，第四晶体管T4的第一源极/漏极电极可以电连接到电容器Cst的第一电极、第三晶体管T3的第二源极/漏极电极和第一晶体管T1的栅极电极，并且第一晶体管T1的第二源极/漏极电极可以电连接到初始化电压VINT端子和第七晶体管T7的第一源极/漏极电极。第四晶体管T4可以由第二扫描信号GI导通以将初始化电压VINT传输到第一晶体管T1的栅极电极，以执行初始化第一晶体管T1的栅极电极的电压的操作。
第五晶体管T5的栅极电极可以电连接到发射信号EM端子，第五晶体管T5的第一源极/漏极电极可以电连接到第一电源电压线ELVDL，并且第五晶体管T5的第二源极/漏极电极可以电连接到第一晶体管T1的第一源极/漏极电极和第二晶体管T2的第二源极/漏极电极。第五晶体管T5可以由发射信号EM导通以连接第一晶体管T1的第一源极/漏极电极和第一电源电压线ELVDL。
第六晶体管T6可以电连接在第一晶体管T1的第二源极/漏极电极与发光元件OLED的阳极电极之间。第六晶体管T6的栅极电极可以电连接到发射信号EM端子，第六晶体管T6的第一源极/漏极电极可以电连接到第一晶体管T1的第二源极/漏极电极和第三晶体管T3的第一源极/漏极电极，并且第六晶体管T6的第二源极/漏极电极可以电连接到发光元件OLED的阳极电极。
第五晶体管T5和第六晶体管T6可以根据发射信号EM同时导通，并且因此驱动电流Ids可以流经发光元件OLED。
第七晶体管T7的栅极电极可以电连接到第三扫描信号GB端子。第七晶体管T7的第一源极/漏极电极可以电连接到初始化电压VINT端子。第七晶体管T7的第二源极/漏极电极可以电连接到发光元件OLED的阳极电极。第七晶体管T7可以根据第三扫描信号GB导通以初始化发光元件OLED的阳极电极。
在该实施例中，尽管示出了第七晶体管T7的栅极电极接收第三扫描信号GB的情况，但是本发明不限于此，并且像素PX的电路可以配置为使得第七晶体管T7的栅极电极接收发射信号EM。
电容器Cst可以形成在第一晶体管T1的栅极电极与第一电源电压线ELVDL之间，并且可以包括第一电极和第二电极(参照图5中的“151”)。电容器Cst的第一电极可以电连接到第一晶体管T1的栅极电极、第三晶体管T3的第二源极/漏极电极和第四晶体管T4的第一源极/漏极电极，并且电容器Cst的第二电极(参照图5中的“151”)可以电连接到第一电源电压线ELVDL。电容器Cst可以用于维持施加到第一晶体管T1的栅极电极的恒定数据电压。
发光元件OLED的阴极电极(参照图5中的“CAT”)可以电连接到第二电源电压ELVSS端子。发光元件OLED可以从第一晶体管T1接收驱动电流Ids，并且可以发光以显示图像。
在下文中，将详细地描述上述像素PX的截面结构。
图5是根据实施例的像素的示意性截面图。
在下述实施例中，尽管一些组件与图1至图4中提到的组件基本上相同，但是提供了新的附图标记以容易地描述组件之间的布置和耦接关系。
参照图5，如上所述，像素PX可以包括晶体管(与图4中的“T1”至“T7”相同)、电容器(与图4中的“Cst”相同)和发光元件(与图4中的“OLED”相同)。
晶体管T1至T7中的每一个可以包括形成电极的导电层、形成沟道区的半导体图案以及绝缘层。电容器Cst可以包括形成电极的导电层和设置在导电层之间的绝缘层。发光元件OLED包括形成阳极电极ANO和阴极电极CAT的导电层以及设置在导电层之间的有机发光层EL。组件的电学连接可以通过由导电层制成的线和/或由导电材料制成的通孔来执行。上述导电材料、导电层、半导体层、绝缘层和有机发光层EL可以设置在基底SUB上。
晶体管T1至T7可以设置在三个不同的层上。在本说明书中，基于晶体管T1至T7的半导体图案ACT1至ACT7，晶体管可以设置在其上的层可以是指晶体管T1至T7的半导体图案ACT1至ACT7可以设置在其上的层。晶体管可以设置在其上的层可以包括至少一个绝缘层和/或至少一个导电层。例如，晶体管T1至T7中的每一个可以设置在至少一个绝缘层和/或至少一个导电层上方。
换句话说，第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4可以设置在相同的层(例如，基底SUB或第一半导体布置层FS1)上。第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3可以设置在相同的层(例如，第二层间绝缘膜ILD2和第三导电层130，或者第二半导体布置层FS2)上，但是可以设置在与第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4可以设置在其上的层(第一半导体布置层FS1)不同的层上。第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7可以设置在相同的层(例如，第四层间绝缘膜ILD4和第六导电层160，或者第三半导体布置层FS3)上，但是可以设置在与第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4可以设置在其上的层(第一半导体布置层FS1)不同并且与第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3可以设置在其上的层(第二半导体布置层FS2)不同的层上。
具体地，下晶体管绝缘膜TIB可以设置在第二晶体管T2的半导体图案ACT2与第四晶体管T4的半导体图案ACT4之间以及第一晶体管T1的半导体图案ACT1与第三晶体管T3的半导体图案ACT3之间。下晶体管绝缘膜TIB可以包括例如第一栅极绝缘膜GI1、第一层间绝缘膜ILD1和第二层间绝缘膜ILD2，但是不限于此。下晶体管绝缘膜TIB可以在第二晶体管T2的半导体图案ACT2与第四晶体管T4的半导体图案ACT4之间以及第一晶体管T1的半导体图案ACT1与第三晶体管T3的半导体图案ACT3之间使第二晶体管T2的半导体图案ACT2、第四晶体管T4的半导体图案ACT4、第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3绝缘。
上晶体管绝缘膜TIU可以设置在第一晶体管T1的半导体图案ACT1、第三晶体管T3的半导体图案ACT3、第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7之间。上晶体管绝缘膜TIU可以包括例如第二栅极绝缘膜GI2、第三层间绝缘膜ILD3和第四层间绝缘膜ILD4，但是不限于此。上晶体管绝缘膜TIU可以在第一晶体管T1的半导体图案ACT1、第三晶体管T3的半导体图案ACT3、第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7之间使第一晶体管T1的半导体图案ACT1、第三晶体管T3的半导体图案ACT3、第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7绝缘。
即使当晶体管T1至T7可以通过下晶体管绝缘膜TIB和上晶体管绝缘膜TIU绝缘时，晶体管T1至T7也可以通过第一接触图案131、第二接触图案132、第三接触图案133、第四接触图案161、第五接触图案162和第六接触图案163彼此电连接。稍后将描述其细节。
显示面板10还可以包括第一半导体布置层FS1、第二半导体布置层FS2和第三半导体布置层FS3。第二晶体管T2和第四晶体管T4可以设置在第一半导体布置层FS1上，第一晶体管T1和第三晶体管T3可以设置在第二半导体布置层FS2上，并且第五晶体管T5、第六晶体管T6和第七晶体管T7可以设置在第三半导体布置层FS3上。
第一半导体布置层FS1可以包括基底SUB的上表面。第一半导体布置层FS1可以在基底SUB的整个表面上方是平坦的。第二半导体布置层FS2可以包括第二层间绝缘膜ILD2的上表面和第三导电层130的上表面。第二半导体布置层FS2可以在基底SUB的整个表面上方是平坦的。第三半导体布置层FS3可以包括第四层间绝缘膜ILD4的上表面和第六导电层160的上表面。第三半导体布置层FS3可以在基底SUB的整个表面上方是平坦的。然而，本发明不限于此，并且第一半导体布置层FS1、第二半导体布置层FS2和第三半导体布置层FS3中的每一个可以不是平坦的(例如，完全平坦的)。
第一半导体层SC1、第二半导体层SC2和第三半导体层SC3可以设置在平坦的表面(第一半导体布置层FS1、第二半导体布置层FS2和第三半导体布置层FS3的表面)上，并且因此使第一半导体层SC1、第二半导体层SC2和第三半导体层SC3结晶的工艺可以容易地执行。
第一晶体管T1和第三晶体管T3可以设置在第二晶体管T2和第四晶体管T4上方，并且第五晶体管T5、第六晶体管T6和第七晶体管T7可以设置在第一晶体管T1至第四晶体管T4上方。换句话说，第二晶体管T2和第四晶体管T4可以定位在第一晶体管T1至第七晶体管T7的最下部处，并且第五晶体管T5、第六晶体管T6和第七晶体管T7可以定位在第一晶体管T1至第七晶体管T7的最上部处。第一晶体管T1和第三晶体管T3可以定位在第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7之间。
在第一晶体管T1至第七晶体管T7之中，第二晶体管T2和第四晶体管T4可以定位为在厚度方向(第三方向DR3)上最远离发光元件OLED的阳极电极ANO，并且在第一晶体管T1至第七晶体管T7之中，第五晶体管T5、第六晶体管T6和第七晶体管T7可以定位为在厚度方向(第三方向DR3)上最靠近发光元件OLED的阳极电极ANO。
如上所述，由于晶体管T1至T7可以设置在三个不同的层(第一半导体布置层FS1、第二半导体布置层FS2和第三半导体布置层FS3)上，因此一个像素的晶体管T1至T7可以设置在其上的平面的面积可以减小，并且因此可以以更高分辨率实现显示装置1的分辨率。
在下文中，将详细地描述显示面板10的每个配置的层压结构。
根据实施例的显示面板10可以包括可以设置在基底SUB上的半导体层、导电层和绝缘层。半导体层可以包括第一半导体层SC1、第二半导体层SC2和第三半导体层SC3。导电层可以包括第一导电层110、第二导电层120、第三导电层130、第四导电层140、第五导电层150、第六导电层160、第七导电层170和第八导电层180。绝缘层可以包括第一栅极绝缘膜GI1、第二栅极绝缘膜GI2和第三栅极绝缘膜GI3以及第一层间绝缘膜ILD1、第二层间绝缘膜ILD2、第三层间绝缘膜ILD3、第四层间绝缘膜ILD4和第五层间绝缘膜ILD5。
一个像素PX的层可以按基底SUB、第一半导体层SC1、第一栅极绝缘膜GI1、第一导电层110、第一层间绝缘膜ILD1、第二导电层120、第二层间绝缘膜ILD2、第三导电层130、第二半导体层SC2、第二栅极绝缘膜GI2、第四导电层140、第三层间绝缘膜ILD3、第五导电层150、第四层间绝缘膜ILD4、第六导电层160、第三半导体层SC3、第三栅极绝缘膜GI3、第七导电层170、第五层间绝缘膜ILD5、第八导电层180、通孔层VIA、阳极电极ANO、像素限定层PDL、有机发光层EL和阴极电极CAT的顺序布置。上述层中的每一个可以形成为单个膜，但是也可以形成为包括多个膜的层压膜。另一层可以进一步设置在各个层之间。
基底SUB可以支撑设置在基底SUB上的每个层。在显示装置1可以是背发射型或双发射型显示装置的情况下，透明基底可以被使用。在显示装置1可以是前发射型显示装置的情况下，不仅透明基底可以被使用，而且半透明或不透明基底可以被使用。
基底SUB可以由诸如玻璃、石英、聚合物树脂或它们的组合的绝缘材料制成。聚合物树脂的示例可以包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基酯(polyallylate)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)或它们的组合。基底SUB可以包括金属材料。
基底SUB可以是刚性基底或能够弯折、折叠或卷曲等的柔性基底。构成柔性基底的材料的示例包括但不限于聚酰亚胺(PI)。
尽管在附图中未示出，但是缓冲层可以进一步设置在基底SUB上。缓冲层(未示出)可以设置在基底SUB的整个表面上。缓冲层(未示出)可以防止杂质离子的扩散，可以防止湿气或外部空气的渗透，并且可以执行表面平坦化功能。缓冲层可以包括氮化硅、氧化硅或氮氧化硅。
第一半导体层SC1可以设置在基底SUB上方。第一半导体层SC1可以包括第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4。第二晶体管T2的半导体图案ACT2可以包括在厚度方向上与在上面的、第二晶体管T2的栅极电极111重叠的沟道区CH2、第二晶体管T2的定位在沟道区CH2的一侧处的第一源极/漏极区SD21以及第二晶体管T2的定位在沟道区CH2的另一侧处的第二源极/漏极区SD22。第四晶体管T4的半导体图案ACT4可以包括在厚度方向上与在上面的、第四晶体管T4的栅极电极112重叠的沟道区CH4、第四晶体管T4的定位在沟道区CH4的一侧处的第一源极/漏极区SD41以及第四晶体管T4的定位在沟道区CH4的另一侧处的第二源极/漏极区SD42。
换句话说，第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4可以是构成第一源极/漏极区SD21和SD41、第二源极/漏极区SD22和SD42以及沟道区CH2和CH4的有源层，并且第一源极/漏极区SD21和SD41以及第二源极/漏极区SD22和SD42可以分别接触第一源极/漏极电极和第二源极/漏极电极。第一源极/漏极区SD21和SD41以及第二源极/漏极区SD22和SD42中的一个可以是源极区，并且第一源极/漏极区SD21和SD41以及第二源极/漏极区SD22和SD42中的另一个可以是漏极区。载流子离子可以被包括在第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4的第一源极/漏极区SD21和SD41以及第二源极/漏极区SD22和SD42中，使得第一源极/漏极区SD21和SD41以及第二源极/漏极区SD22和SD42可以具有比沟道区CH2和CH4高的导电性以及比沟道区CH2和CH4低的电学电阻。
第一半导体层SC1可以由多晶硅、单晶硅、非晶硅或它们的组合制成。在第一半导体层SC1可以由多晶硅制成的情况下，多晶硅可以通过使用诸如快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)或顺序横向凝固(SLS)的结晶方法使非晶硅结晶来形成。
然而，本发明不限于此，并且第一半导体层SC1可以包括氧化物半导体。氧化物可以包括选自锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、镉(Cd)、锗(Ge)、铪(Hf)和它们的组合中的至少一种的氧化物。氧化物可以包括氧化铟镓锌(IGZO)、氧化锌锡(ZTO)和氧化铟锡(IZO)中的至少一种。
第一栅极绝缘膜GI1可以设置在第一半导体层SC1上。第一栅极绝缘膜GI1不仅可以覆盖第一半导体层SC1的除了可以形成第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的部分之外的上表面，而且可以覆盖第一半导体层SC1的侧表面。第一栅极绝缘膜GI1可以大体设置在基底SUB的整个表面上方。
第一栅极绝缘膜GI1可以包括硅化合物或金属氧化物等或者它们的组合。例如，第一栅极绝缘膜GI1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第一导电层110可以设置在第一栅极绝缘膜GI1上。第一导电层110可以包括第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112。第一导电层110可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第一层间绝缘膜ILD1可以设置在第一导电层110上。第一层间绝缘膜ILD1不仅可以覆盖第一导电层110的除了可以形成第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的部分之外的上表面，而且可以覆盖第一导电层110的侧表面。第一层间绝缘膜ILD1可以大体设置在基底SUB的整个表面上方。
第一层间绝缘膜ILD1可以包括硅化合物或金属氧化物等或者它们的组合。例如，第一层间绝缘膜ILD1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第二导电层120可以设置在第一层间绝缘膜ILD1上。第二导电层120可以包括数据线(DL，在下文中“121”)、第一导电图案122、第二导电图案123和初始化线124。
数据线121可以经由第一接触孔CNT1电连接到第二晶体管T2的第一源极/漏极区SD21，第一接触孔CNT1贯穿第一层间绝缘膜ILD1和第一栅极绝缘膜GI1以暴露第二晶体管T2的第一源极/漏极区SD21。数据线121本身可以是第二晶体管T2的第一源极/漏极电极，或者数据线121的部分可以是第二晶体管T2的第一源极/漏极电极。
第一导电图案122可以经由第二接触孔CNT2电连接到第二晶体管T2的第二源极/漏极区SD22，第二接触孔CNT2贯穿第一层间绝缘膜ILD1和第一栅极绝缘膜GI1以暴露第二晶体管T2的第二源极/漏极区SD22。第一导电图案122可以与稍后将描述的第一接触图案131一起电连接第二晶体管T2的第二源极/漏极区SD22和第一晶体管T1的第一源极/漏极区SD11。第一导电图案122本身可以是第二晶体管T2的第二源极/漏极电极，或者第一导电图案122的部分可以是第二晶体管T2的第二源极/漏极电极。
第二导电图案123可以经由第三接触孔CNT3电连接到第四晶体管T4的第一源极/漏极区SD41，第三接触孔CNT3贯穿第一层间绝缘膜ILD1和第一栅极绝缘膜GI1以暴露第四晶体管T4的第一源极/漏极区SD41。第二导电图案123可以与稍后将描述的第二接触图案132一起电连接第四晶体管T4的第一源极/漏极区SD41和第三晶体管T3的第二源极/漏极区SD32。第二导电图案123本身可以是第四晶体管T4的第一源极/漏极电极，或者第二导电图案123的部分可以是第四晶体管T4的第一源极/漏极电极。
初始化线124可以经由第四接触孔CNT4电连接到第四晶体管T4的第二源极/漏极区SD42，第四接触孔CNT4贯穿第一层间绝缘膜ILD1和第一栅极绝缘膜GI1以暴露第四晶体管T4的第二源极/漏极区SD42。初始化线124本身可以是第四晶体管T4的第二源极/漏极电极，或者初始化线124的部分可以是第四晶体管T4的第二源极/漏极电极。
第二导电层120可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第二层间绝缘膜ILD2可以设置在第二导电层120上。第二层间绝缘膜ILD2不仅可以覆盖第二导电层120的除了可以形成第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7的部分之外的上表面，而且可以覆盖第二导电层120的侧表面。第二层间绝缘膜ILD2可以大体设置在基底SUB的整个表面上方。
第二层间绝缘膜ILD2的上表面可以是平坦的而没有台阶。因此，使设置在第二层间绝缘膜ILD2上的第二半导体层SC2结晶的工艺可以容易地执行。稍后将描述其细节。
第二层间绝缘膜ILD2可以包括硅化合物或金属氧化物等或者它们的组合。例如，第二层间绝缘膜ILD2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第三导电层130可以设置在第二层间绝缘膜ILD2上。第三导电层130可以包括第一接触图案131、第二接触图案132和第三接触图案133。
第一接触图案131可以设置在第五接触孔CNT5中，第五接触孔CNT5贯穿第二层间绝缘膜ILD2以暴露第一导电图案122。第一接触图案131可以电连接在下面的第一导电图案122和在上面的、第一晶体管T1的第一源极/漏极区SD11。因此，第一晶体管T1的第一源极/漏极区SD11和第二晶体管T2的第二源极/漏极区SD22可以由第一接触图案131和第一导电图案122电连接。第一接触图案131可以是第二晶体管T2的第二源极/漏极电极，并且可以是第一晶体管T1的第一源极/漏极电极。
第二接触图案132可以设置在第六接触孔CNT6中，第六接触孔CNT6贯穿第二层间绝缘膜ILD2以暴露第二导电图案123。第二接触图案132可以电连接在下面的第二导电图案123和在上面的、第三晶体管T3的第二源极/漏极区SD32。因此，第三晶体管T3的第二源极/漏极区SD32和第四晶体管T4的第一源极/漏极区SD41可以由第二接触图案132和第二导电图案123电连接。第二接触图案132可以是第四晶体管T4的第一源极/漏极电极，并且可以是第三晶体管T3的第二源极/漏极电极。
第三接触图案133可以设置在第七接触孔CNT7中，第七接触孔CNT7贯穿第二层间绝缘膜ILD2以暴露初始化线124。第三接触图案133可以电连接在下面的初始化线124和在上面的第六接触图案163。第三接触图案133可以是第四晶体管T4的第二源极/漏极电极，并且可以是第七晶体管T7的第一源极/漏极电极。
第一接触图案131、第二接触图案132和第三接触图案133可以被第二层间绝缘膜ILD2围绕。第一接触图案131的上表面、第二接触图案132的上表面和第三接触图案133的上表面可以彼此接触，而与第二层间绝缘膜ILD2的上表面没有台阶。在实施例中，第一接触图案131的上表面、第二接触图案132的上表面和第三接触图案133的上表面可以定位在与第二层间绝缘膜ILD2的上表面相同的水平处，并且可以基本上定位在相同的平面上。例如，如上所述，第二半导体布置层FS2可以包括第二层间绝缘膜ILD2的上表面和第三导电层130的上表面，并且可以是基本上(或完全)平坦的。因此，尽管第二半导体层SC2可以设置在第二层间绝缘膜ILD2和第三导电层130上方，但是使第二半导体层SC2结晶的工艺可以容易地执行。
第三导电层130可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第二半导体层SC2可以设置在第二层间绝缘膜ILD2和第三导电层130上。第二半导体层SC2可以设置在第三导电层130和第二层间绝缘膜ILD2上方。例如，第二半导体层SC2可以在覆盖第三导电层130的至少部分的同时，设置在第二层间绝缘膜ILD2上。
第二半导体层SC2可以包括第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3以及第一半导体连接部分LK1。第一晶体管T1的半导体图案ACT1可以包括在厚度方向上与在上面的、第一晶体管T1的栅极电极141重叠的沟道区CH1、第一晶体管T1的定位在沟道区CH1的一侧处的第一源极/漏极区SD11以及第一晶体管T1的定位在沟道区CH1的另一侧处的第二源极/漏极区SD12。第三晶体管T3的半导体图案ACT3可以包括在厚度方向上与在上面的、第三晶体管T3的栅极电极142重叠的沟道区CH3、第三晶体管T3的定位在沟道区CH3的一侧处的第一源极/漏极区SD31以及第三晶体管T3的定位在沟道区CH3的另一侧处的第二源极/漏极区SD32。
换句话说，第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3可以是构成第一源极/漏极区SD11和SD31、第二源极/漏极区SD12和SD32以及沟道区CH1和CH3的有源层，并且第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32可以分别接触第一源极/漏极电极和第二源极/漏极电极。第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32中的一个可以是源极区，并且第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32中的另一个可以是漏极区。载流子离子可以被包括在第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3的第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32中，使得第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32可以具有比沟道区CH1和CH3高的导电性以及比沟道区CH1和CH3低的电学电阻。
第一半导体连接部分LK1可以设置在第一晶体管T1的半导体图案ACT1与第三晶体管T3的半导体图案ACT3之间。第一半导体连接部分LK1可以电连接第一晶体管T1的第二源极/漏极区SD12和第三晶体管T3的第一源极/漏极区SD31。如同第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3的第一源极/漏极区SD11和SD31以及第二源极/漏极区SD12和SD32，第一半导体连接部分LK1可以包括载流子离子，使得第一半导体连接部分LK1可以具有高导电性和低电学电阻。
第二半导体层SC2可以由多晶硅、单晶硅、非晶硅或它们的组合制成。在第二半导体层SC2可以由多晶硅制成的情况下，多晶硅可以通过使用诸如快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)或顺序横向凝固(SLS)的结晶方法使非晶硅结晶来形成。
第一晶体管T1可以是驱动晶体管，第一晶体管T1的半导体图案ACT1可以与基底SUB间隔开一距离，由此减小基底SUB对第一晶体管T1的影响。因此，显示装置1可以被改善。
然而，本发明不限于此，并且第二半导体层SC2可以包括氧化物半导体。氧化物可以包括选自锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、镉(Cd)、锗(Ge)、铪(Hf)和它们的组合中的至少一种的氧化物。氧化物可以包括氧化铟镓锌(IGZO)、氧化锌锡(ZTO)和氧化铟锡(IZO)中的至少一种。
第二栅极绝缘膜GI2可以设置在第二半导体层SC2上。第二栅极绝缘膜GI2不仅可以覆盖第二半导体层SC2的除了可以形成第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10的部分之外的上表面，而且可以覆盖第二半导体层SC2的侧表面。此外，第二栅极绝缘膜GI2可以覆盖第一接触图案131的上表面、第二接触图案132的上表面和第三接触图案133的上表面的至少部分。第二栅极绝缘膜GI2可以大体设置在基底SUB的整个表面上方。
第二栅极绝缘膜GI2可以包括硅化合物或金属氧化物等或者它们的组合。例如，第二栅极绝缘膜GI2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第四导电层140可以设置在第二栅极绝缘膜GI2上。第四导电层140可以包括第一晶体管T1的栅极电极141和第三晶体管T3的栅极电极142。
第一晶体管T1的栅极电极141可以电连接到电容器Cst的第一电极。电容器Cst的第一电极可以由第一晶体管T1的栅极电极141本身形成，或者可以由从第一晶体管T1的栅极电极141延伸的部分形成。例如，集成的第四导电层140的图案的部分可以与第一晶体管T1的半导体图案ACT1重叠，以在相应的位点处用作第一晶体管T1的栅极电极141，并且集成的第四导电层140的图案的另一部分可以与第一晶体管T1的半导体图案ACT1不重叠，以用作电容器Cst的与电容器Cst的第二电极151重叠的第一电极。
第四导电层140可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第三层间绝缘膜ILD3可以设置在第四导电层140上。第三层间绝缘膜ILD3不仅可以覆盖第四导电层140的除了可以形成第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10的部分之外的上表面，而且可以覆盖第四导电层140的侧表面。第三层间绝缘膜ILD3可以大体设置在基底SUB的整个表面上方。
第三层间绝缘膜ILD3可以包括硅化合物或金属氧化物等或者它们的组合。例如，第三层间绝缘膜ILD3可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第五导电层150可以设置在第三层间绝缘膜ILD3上。第五导电层150可以包括电容器Cst的第二电极151。电容器Cst的第二电极151可以面对电容器Cst的电连接到在下面的、第一晶体管T1的栅极电极141的第一电极，第三层间绝缘膜ILD3在电容器Cst的第二电极151与电容器Cst的第一电极之间以形成电容器Cst。
电容器Cst可以设置在第二晶体管T2和第四晶体管T4上，并且可以设置在第五晶体管T5至第七晶体管T7下方。例如，电容器Cst可以定位在第二晶体管T2和第四晶体管T4与第五晶体管T5至第七晶体管T7之间。
第五导电层150可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第四层间绝缘膜ILD4可以设置在第五导电层150上。第四层间绝缘膜ILD4不仅可以覆盖第五导电层150的除了可以形成第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10的部分之外的上表面，而且可以覆盖第五导电层150的侧表面。第四层间绝缘膜ILD4可以大体设置在基底SUB的整个表面上方。
第四层间绝缘膜ILD4的上表面可以是平坦的而没有台阶。因此，使设置在第四层间绝缘膜ILD4上的第三半导体层SC3结晶的工艺可以容易地执行。稍后将描述其细节。
第四层间绝缘膜ILD4可以包括硅化合物或金属氧化物等。例如，第四层间绝缘膜ILD4可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第六导电层160可以设置在第四层间绝缘膜ILD4上。第六导电层160可以包括第四接触图案161、第五接触图案162和第六接触图案163。
第四接触图案161可以设置在第八接触孔CNT8中，第八接触孔CNT8贯穿第四层间绝缘膜ILD4以暴露第一晶体管T1的第一源极/漏极区SD11。第四接触图案161可以电连接在下面的、第一晶体管T1的第一源极/漏极区SD11和在上面的第二半导体连接部分LK2。然而，第二半导体连接部分LK2可以省略，并且在这种情况下，第四接触图案161可以与第五晶体管T5的第二源极/漏极区SD52直接接触，并且可以电连接第一晶体管T1的在下面的第一源极/漏极区SD11和第五晶体管T5的在下面的第二源极/漏极区SD52。因此，第一晶体管T1的第一源极/漏极区SD11和第五晶体管T5的第二源极/漏极区SD52可以由第四接触图案161电连接。第四接触图案161可以是第一晶体管T1的第一源极/漏极电极，并且可以是第五晶体管T5的第二源极/漏极电极。
第五接触图案162可以设置在第九接触孔CNT9中，第九接触孔CNT9贯穿第四层间绝缘膜ILD4以暴露第一晶体管T1的第二源极/漏极区SD12。第五接触图案162可以电连接在下面的、第一晶体管T1的第二源极/漏极区SD12和在上面的第三半导体连接部分LK3。然而，第三半导体连接部分LK3可以省略，并且在这种情况下，第五接触图案162可以与第六晶体管T6的第一源极/漏极区SD61直接接触，并且可以电连接在下面的、第一晶体管T1的第二源极/漏极区SD12和在下面的、第六晶体管T6的第一源极/漏极区SD61。因此，第一晶体管T1的第二源极/漏极区SD12和第六晶体管T6的第一源极/漏极区SD61可以由第五接触图案162电连接。第五接触图案162可以是第一晶体管T1的第二源极/漏极电极，并且可以是第六晶体管T6的第一源极/漏极电极。
第六接触图案163可以设置在第十接触孔CNT10中，第十接触孔CNT10贯穿第四层间绝缘膜ILD4以暴露第三接触图案133。第六接触图案163可以电连接在下面的第三接触图案133和在上面的、第七晶体管T7的第一源极/漏极区SD71。因此，第七晶体管T7的第一源极/漏极区SD71和第四晶体管T4的第二源极/漏极区SD42可以由第六接触图案163、第三接触图案133和初始化线124电连接。第六接触图案163可以是第四晶体管T4的第二源极/漏极电极，并且可以是第七晶体管T7的第一源极/漏极电极。
第四接触图案161、第五接触图案162和第六接触图案163可以被第四层间绝缘膜ILD4围绕。第四接触图案161的上表面、第五接触图案162的上表面和第六接触图案163的上表面可以彼此接触，而与第四层间绝缘膜ILD4的上表面没有台阶。在实施例中，第四接触图案161的上表面、第五接触图案162的上表面和第六接触图案163的上表面可以定位在与第四层间绝缘膜ILD4的上表面相同的水平处，并且可以基本上定位在相同的平面上。例如，如上所述，第三半导体布置层FS3可以包括第四层间绝缘膜ILD4的上表面和第六导电层160的上表面，并且可以是基本上(或完全)平坦的。因此，尽管第三半导体层SC3可以设置在第四层间绝缘膜ILD4和第六导电层160上方，但是使第三半导体层SC3结晶的工艺可以容易地执行。
第六导电层160可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第三半导体层SC3可以设置在第四层间绝缘膜ILD4和第六导电层160上。第三半导体层SC3可以设置在第六导电层160和第四层间绝缘膜ILD4上方。例如，第三半导体层SC3可以在覆盖第六导电层160的至少部分的同时，设置在第四层间绝缘膜ILD4上。
第六导电层160可以包括第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6、第七晶体管T7的半导体图案ACT7、第二半导体连接部分LK2和第三半导体连接部分LK3。
第五晶体管T5的半导体图案ACT5可以包括在厚度方向上与在上面的、第五晶体管T5的栅极电极171重叠的沟道区CH5、第五晶体管T5的定位在沟道区CH5的一侧处的第一源极/漏极区SD51以及第五晶体管T5的定位在沟道区CH5的另一侧处的第二源极/漏极区SD52。第六晶体管T6的半导体图案ACT6可以包括在厚度方向上与在上面的、第六晶体管T6的栅极电极172重叠的沟道区CH6、第六晶体管T6的定位在沟道区CH6的一侧处的第一源极/漏极区SD61以及第六晶体管T6的定位在沟道区CH6的另一侧处的第二源极/漏极区SD62。第七晶体管T7的半导体图案ACT7可以包括在厚度方向上与在上面的、第七晶体管T7的栅极电极173重叠的沟道区CH7、第七晶体管T7的定位在沟道区CH7的一侧处的第一源极/漏极区SD71以及第七晶体管T7的定位在沟道区CH7的另一侧处的第二源极/漏极区SD72。
换句话说，第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7可以是构成第一源极/漏极区SD51、SD61和SD71，第二源极/漏极区SD52、SD62和SD72以及沟道区CH5、CH6和CH7的有源层，并且第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72可以分别接触第一源极/漏极电极和第二源极/漏极电极。第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72中的一个可以是源极区，并且第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72中的另一个可以是漏极区。载流子离子可以被包括在第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6以及第七晶体管T7的半导体图案ACT7的第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72中，使得第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72可以具有比沟道区CH5、CH6和CH7高的导电性以及比沟道区CH5、CH6和CH7低的电学电阻。
第二半导体连接部分LK2可以设置在第五晶体管T5的半导体图案ACT5的侧表面上。第二半导体连接部分LK2可以电连接第五晶体管T5的第二源极/漏极区SD52和第四接触图案161。
第三半导体连接部分LK3可以设置在第六晶体管T6的半导体图案ACT6的侧表面上。第三半导体连接部分LK3可以电连接第六晶体管T6的第一源极/漏极区SD61和第五接触图案162。
如同第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7的第一源极/漏极区SD51、SD61和SD71以及第二源极/漏极区SD52、SD62和SD72，第二半导体连接部分LK2和第三半导体连接部分LK3中的每一个可以包括载流子离子，使得第二半导体连接部分LK2和第三半导体连接部分LK3中的每一个可以具有高导电性和低电学电阻。
第三半导体层SC3可以由多晶硅、单晶硅或非晶硅制成。在第三半导体层SC3可以由多晶硅制成的情况下，多晶硅可以通过使用诸如快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)或顺序横向凝固(SLS)的结晶方法使非晶硅结晶来形成。
然而，本发明不限于此，并且第三半导体层SC3可以包括氧化物半导体。氧化物可以包括选自锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、镉(Cd)、锗(Ge)、铪(Hf)和它们的组合中的至少一种的氧化物。氧化物可以包括氧化铟镓锌(IGZO)、氧化锌锡(ZTO)和氧化铟锡(IZO)中的至少一种。
第三栅极绝缘膜GI3可以设置在第三半导体层SC3上。第三栅极绝缘膜GI3不仅可以覆盖第三半导体层SC3的除了可以形成第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13的部分之外的上表面，而且可以覆盖第三半导体层SC3的侧表面。此外，第三栅极绝缘膜GI3可以覆盖第四接触图案161的上表面、第五接触图案162的上表面和第六接触图案163的上表面的至少部分。第三栅极绝缘膜GI3可以大体设置在基底SUB的整个表面上方。
第三栅极绝缘膜GI3可以包括硅化合物或金属氧化物等或者它们的组合。例如，第三栅极绝缘膜GI3可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第七导电层170可以设置在第三栅极绝缘膜GI3上。第七导电层170可以包括第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173。第七导电层170可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第五层间绝缘膜ILD5可以设置在第七导电层170上。第五层间绝缘膜ILD5不仅可以覆盖第七导电层170的除了可以形成第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13的部分之外的上表面，而且可以覆盖第七导电层170的侧表面。第五层间绝缘膜ILD5可以大体设置在基底SUB的整个表面上方。第五层间绝缘膜ILD5可以包括硅化合物或金属氧化物等或者它们的组合。例如，第五层间绝缘膜ILD5可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。这些可以单独使用或者彼此组合使用。
第八导电层180可以设置在第五层间绝缘膜ILD5上。第八导电层180可以包括第一电源电压线ELVDL(在下文中“181”)、第三导电图案182和第四导电图案183。
第一电源电压线181可以经由第十一接触孔CNT11电连接到第五晶体管T5的第一源极/漏极区SD51，第十一接触孔CNT11贯穿第五层间绝缘膜ILD5和第三栅极绝缘膜GI3以暴露第五晶体管T5的第一源极/漏极区SD51。第一电源电压线181本身可以是第五晶体管T5的第一源极/漏极电极，或者第一电源电压线181的部分可以是第五晶体管T5的第一源极/漏极电极。
第三导电图案182可以经由第十二接触孔CNT12电连接到第六晶体管T6的第二源极/漏极区SD62，第十二接触孔CNT12贯穿第五层间绝缘膜ILD5和第三栅极绝缘膜GI3以暴露第六晶体管T6的第二源极/漏极区SD62。第三导电图案182可以电连接第六晶体管T6的第二源极/漏极区SD62和阳极电极ANO。第三导电图案182本身可以是第六晶体管T6的第二源极/漏极电极，或者第三导电图案182的部分可以是第六晶体管T6的第二源极/漏极电极。第三导电图案182可以是第六晶体管T6的第二源极/漏极电极。
第四导电图案183可以经由第十三接触孔CNT13电连接到第七晶体管T7的第二源极/漏极区SD72，第十三接触孔CNT13贯穿第五层间绝缘膜ILD5和第三栅极绝缘膜GI3以暴露第七晶体管T7的第二源极/漏极区SD72。第四导电图案183可以电连接第七晶体管T7的第二源极/漏极区SD72和阳极电极ANO。第四导电图案183本身可以是第七晶体管T7的第二源极/漏极电极，或者第四导电图案183的部分可以是第七晶体管T7的第二源极/漏极电极。第四导电图案183可以是第七晶体管T7的第二源极/漏极电极。
通孔层VIA可以设置在第八导电层180上。通孔层VIA可以包括无机绝缘材料或者诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂、苯并环丁烯(BCB)或它们的组合的有机绝缘材料。阳极电极ANO可以设置在通孔层VIA上。阳极电极ANO可以是可以针对每个像素PX单独地设置的像素电极。阳极电极ANO可以经由第十四接触孔CNT14电连接到第三导电图案182，第十四接触孔CNT14穿过通孔层VIA以暴露第三导电图案182，并且阳极电极ANO可以经由第十五接触孔CNT15电连接到第四导电图案183，第十五接触孔CNT15穿过通孔层VIA以暴露第四导电图案183。
阳极电极ANO可以具有层压膜结构，在层压膜结构中包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3)的高功函数材料层和包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或它们的混合物的反射材料层可以被层压。高功函数材料层可以设置在反射材料层上方以更靠近发光层EL。阳极电极ANO可以具有ITO/Mg、ITO/MgF、ITO/Ag或ITO/Ag/ITO的多层结构，但是本发明不限于此。
像素限定层PDL可以设置在阳极电极ANO上。像素限定层PDL可以包括部分地暴露阳极电极ANO的开口。像素限定层PDL可以包括有机绝缘材料或无机绝缘材料。例如，像素限定层PDL可以包括聚酰亚胺树脂、丙烯酸树脂、硅化合物和聚丙烯酸树脂中的至少一种。
发光层EL可以设置在由像素限定层PDL暴露的阳极电极ANO上。发光层EL可以包括有机材料层。发光层EL的有机材料层可以包括有机发光层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。
阴极电极CAT可以设置在发光层EL上。阴极电极CAT可以是可以不管像素PX而被完全地设置的公共电极。阴极电极CAT可以包括低功函数材料层，低功函数材料层包括锂(Li)、钙(Ca)、氟化锂/钙(LiF/Ca)、氟化锂/铝(LiF/Al)、铝(Al)、镁(Mg)、银(Ag)、铂(Pt)、钯(Pd)、镍(Ni)、金(Au)、钕(Nd)、铱(Ir)、铬(Cr)、氟化钡(BaF)、钡(Ba)、它们的化合物或前述材料的混合物(例如，Ag和Mg的混合物)。阴极电极CAT还可以包括设置在低功函数材料层上的透明金属氧化物层。
阳极电极ANO、发光层EL和阴极电极CAT可以构成有机发光元件。
薄膜封装层190可以设置在阴极电极CAT上。薄膜封装层190可以包括第一无机层191、第一有机层192和第二无机层193。在薄膜封装层190的端部处，第一无机层191和第二无机层193可以彼此接触。第一有机层192可以被第一无机层191和第二无机层193封装。第一无机层191和第二无机层193中的每一个可以各自包括氮化硅、氧化硅或氮氧化硅。第一有机层192可以包括有机绝缘材料。
在下文中，将描述根据实施例的制造显示装置1的方法。
图6至图25是示出根据实施例的制造显示装置的方法的示意性截面图。
参照图6，基底SUB可以被准备，基底SUB被提供有被图案化的第一半导体层SC1。具体地，如图6中所示，第一半导体层SC1可以通过在基底SUB的上表面上，也就是说，在第一半导体布置层FS1上完全地沉积第一半导体材料，并且之后由光刻工艺图案化第一半导体材料来形成。
随后，参照图7，第一栅极绝缘膜GI1可以形成在第一半导体层SC1上，并且包括第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112的第一导电层110可以形成在第一栅极绝缘膜GI1上。
具体地，第一栅极绝缘膜GI1可以形成在第一半导体层SC1可以形成在其上的基底SUB的整个表面上。随后，第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112可以形成在第一栅极绝缘膜GI1上。可以被图案化的第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112可以由一个掩模工艺形成。例如，如图7中所示，第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112可以通过在第一栅极绝缘膜GI1上完全地沉积用于第一导电层110的材料层，并且之后由光刻工艺图案化用于第一导电层110的材料层来形成。
随后，参照图8，第一层间绝缘膜ILD1可以层压在第一导电层110上，并且暴露第一半导体层SC1的第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4可以形成。
具体地，第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4可以由一个掩模工艺形成。第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4可以由相同的掩模同时形成。例如，第一层间绝缘膜ILD1可以被完全地沉积在第二晶体管T2的栅极电极111和第四晶体管T4的栅极电极112可以形成在其上的第一栅极绝缘膜GI1上。随后，暴露第一层间绝缘膜ILD1的部分的光致抗蚀剂图案可以形成在第一层间绝缘膜ILD1上，并且第一层间绝缘膜ILD1和第一栅极绝缘膜GI1可以使用此光致抗蚀剂图案作为蚀刻掩模被蚀刻，以形成暴露第一半导体层SC1的部分的第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4。
随后，参照图9，包括数据线121、第一导电图案122、第二导电图案123和初始化线124的第二导电层120可以形成在第一层间绝缘膜ILD1上。
具体地，可以被图案化的第二导电层120可以由掩模工艺形成。例如，用于第二导电层120的材料层可以被完全地沉积在第一层间绝缘膜ILD1上。在沉积工艺中，用于第二导电层120的材料层可以被沉积到第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的内部。因此，数据线121、第一导电图案122、第二导电图案123和初始化线124中的每一个可以电连接到第一半导体层SC1。随后，光致抗蚀剂层可以施加到用于第二导电层120的材料层上，光致抗蚀剂图案可以经由曝光和显影形成，并且之后用于第二导电层120的材料层可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。之后，如图9中所示，光致抗蚀剂图案可以经由剥离或灰化工艺被去除，以完成图案化的第二导电层120。
随后，参照图10至图12，抛光前第二层间绝缘膜ILD2a和抛光前第三导电层130a可以在抛光之前顺序地形成在第二导电层120上，并且可以被平坦化以形成第二半导体布置层FS2。
首先，抛光前第二层间绝缘膜ILD2a可以形成在被提供有第二导电层120的第一层间绝缘膜ILD1上，并且第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7可以形成以暴露第二导电层120。第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7可以由一个掩模工艺形成。例如，抛光前第二层间绝缘膜ILD2a可以被完全地沉积在被提供有第二导电层120的第一层间绝缘膜ILD1上。随后，暴露抛光前第二层间绝缘膜ILD2a的部分的光致抗蚀剂图案可以形成在抛光前第二层间绝缘膜ILD2a上，并且抛光前第二层间绝缘膜ILD2a可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻，以形成暴露第二导电层120的部分的第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7。
在形成第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7之后，抛光前第三导电层130a可以形成在抛光前第二层间绝缘膜ILD2a上。抛光前第三导电层130a可以由沉积工艺形成。例如，用于第三导电层130的材料层可以被完全地沉积在抛光前第二层间绝缘膜ILD2a上。在沉积工艺中，用于第三导电层130的材料层可以被沉积到第五接触孔CNT5、第六接触孔CNT6和第七接触孔CNT7的内部。因此，抛光前第三导电层130a可以电连接到第二导电层120，并且在抛光之后，第一接触图案131、第二接触图案132和第三接触图案133中的每一个可以电连接到第二导电层120。
在形成抛光前第三导电层130a之后，第二半导体布置层FS2可以形成。如图12中的朝下的箭头所示，第二半导体布置层FS2可以通过经由化学机械抛光(CMP)去除抛光前第二层间绝缘膜ILD2a的部分和抛光前第三导电层130a的部分以平坦化抛光前第二层间绝缘膜ILD2a和抛光前第三导电层130a来形成。用于形成第二半导体布置层FS2的化学机械抛光工艺可以使用平坦化抛光前第二层间绝缘膜ILD2a和抛光前第三导电层130a所需的浆料来执行。经由化学机械抛光，抛光前第二层间绝缘膜ILD2a的厚度可以减小，并且第一接触图案131、第二接触图案132和第三接触图案133可以形成。然而，平坦化抛光前第二层间绝缘膜ILD2a和抛光前第三导电层130a的方法不限于此。在第二半导体层SC2包括氧化物半导体的情况下，平坦化第二半导体布置层FS2的工艺可以省略。
随后，参照图13，图案化的第二半导体层SC2可以形成在第二层间绝缘膜ILD2和第三导电层130上。图案化的第二半导体层SC2可以设置在第二半导体布置层FS2上。如图13中所示，在用于第二半导体层SC2的材料可以被完全地沉积在第二半导体布置层FS2上之后，用于第二半导体层SC2的材料可以经由光刻工艺被图案化以形成第二半导体层SC2。
随后，参照图14，第二栅极绝缘膜GI2可以形成在第二半导体层SC2上，并且包括第一晶体管T1的栅极电极141和第三晶体管T3的栅极电极142的第四导电层140可以形成在第二栅极绝缘膜GI2上。
具体地，第二栅极绝缘膜GI2可以形成在第二半导体层SC2可以形成在其上的第二层间绝缘膜ILD2的整个表面上。随后，第一晶体管T1的栅极电极141和第三晶体管T3的栅极电极142可以形成在第二栅极绝缘膜GI2上。可以被图案化的第一晶体管T1的栅极电极141和第三晶体管T3的栅极电极142可以由一个掩模工艺形成。例如，如图14中所示，第一晶体管T1的栅极电极141和第三晶体管T3的栅极电极142可以通过在第二栅极绝缘膜GI2上完全地沉积用于第四导电层140的材料层，并且之后由光刻工艺图案化用于第四导电层140的材料层来形成。
随后，参照图15，第三层间绝缘膜ILD3可以形成在第四导电层140上，并且包括电容器Cst的第二电极151的第五导电层150可以形成在第三层间绝缘膜ILD3上。
具体地，第三层间绝缘膜ILD3可以形成在第四导电层140可以形成在其上的第二栅极绝缘膜GI2的整个表面上。之后，电容器Cst的第二电极151可以形成在第三层间绝缘膜ILD3上。例如，如图15中所示，电容器Cst的第二电极151可以通过在第三层间绝缘膜ILD3上完全地沉积用于第五导电层150的材料层，并且之后由光刻工艺图案化用于第五导电层150的材料层来形成。
随后，参照图16至图18，抛光前第四层间绝缘膜ILD4a和抛光前第六导电层160a可以顺序地形成在第五导电层150上，并且可以被平坦化以形成第三半导体布置层FS3。
首先，抛光前第四层间绝缘膜ILD4a可以形成在被提供有第五导电层150的第三层间绝缘膜ILD3上，并且第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10可以形成以暴露第二半导体层SC2。第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10可以由一个掩模工艺形成。例如，抛光前第四层间绝缘膜ILD4a可以被完全地沉积在被提供有第五导电层150的第三层间绝缘膜ILD3上。随后，暴露第二半导体层SC2的部分的光致抗蚀剂图案可以形成在抛光前第四层间绝缘膜ILD4a上，并且抛光前第四层间绝缘膜ILD4a可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻，以形成暴露第二半导体层SC2的部分的第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10。
在形成第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10之后，抛光前第六导电层160a可以形成在抛光前第四层间绝缘膜ILD4a上。抛光前第六导电层160a可以由沉积工艺形成。例如，用于第六导电层160的材料层可以被完全地沉积在抛光前第四层间绝缘膜ILD4a上。在沉积工艺中，用于第六导电层160的材料层可以被沉积到第八接触孔CNT8、第九接触孔CNT9和第十接触孔CNT10的内部。因此，抛光前第六导电层160a可以电连接到第二半导体层SC2，并且在抛光之后，第四接触图案161、第五接触图案162和第六接触图案163中的每一个可以电连接到第二半导体层SC2。
在形成抛光前第六导电层160a之后，第三半导体布置层FS3可以形成。如图18中的朝下的箭头所示，第三半导体布置层FS3可以通过经由化学机械抛光(CMP)去除抛光前第四层间绝缘膜ILD4a的部分和抛光前第六导电层160a的部分以平坦化抛光前第四层间绝缘膜ILD4a和抛光前第六导电层160a来形成。用于形成第三半导体布置层FS3的化学机械抛光工艺可以使用平坦化抛光前第四层间绝缘膜ILD4a和抛光前第六导电层160a所需的浆料来执行。经由化学机械抛光，抛光前第四层间绝缘膜ILD4a的厚度可以减小，并且第四接触图案161、第五接触图案162和第六接触图案163可以形成。然而，平坦化抛光前第四层间绝缘膜ILD4a和抛光前第六导电层160a的方法不限于此。在第二半导体层SC2包括氧化物半导体的情况下，平坦化第三半导体布置层FS3的工艺可以省略。
随后，参照图19，图案化的第三半导体层SC3可以形成在第四层间绝缘膜ILD4和第六导电层160上。图案化的第三半导体层SC3可以设置在第三半导体布置层FS3上。如图19中所示，在用于第三半导体层SC3的材料可以被完全地沉积在第三半导体布置层FS3上之后，用于第三半导体层SC3的材料可以经由光刻工艺被图案化以形成第三半导体层SC3。
随后，参照图20，第三栅极绝缘膜GI3可以形成在第三半导体层SC3上，并且包括第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173的第七导电层170可以形成在第三栅极绝缘膜GI3上。
具体地，第三栅极绝缘膜GI3可以形成在第三半导体层SC3可以形成在其上的第四层间绝缘膜ILD4的整个表面上。随后，第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173可以形成在第三栅极绝缘膜GI3上。可以被图案化的第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173可以由一个掩模工艺形成。例如，如图20中所示，第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173可以通过在第三栅极绝缘膜GI3上完全地沉积用于第七导电层170的材料层，并且之后由光刻工艺图案化用于第七导电层170的材料层来形成。
随后，参照图21，第五层间绝缘膜ILD5可以层压在第七导电层170上，并且暴露第三半导体层SC3的第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13可以形成。
具体地，第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13可以由一个掩模工艺形成。第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13可以由相同的掩模同时形成。例如，第五层间绝缘膜ILD5可以被完全地沉积在第五晶体管T5的栅极电极171、第六晶体管T6的栅极电极172和第七晶体管T7的栅极电极173可以形成在其上的第三栅极绝缘膜GI3上。随后，暴露第五层间绝缘膜ILD5的部分的光致抗蚀剂图案可以形成在第五层间绝缘膜ILD5上，并且第五层间绝缘膜ILD5和第三栅极绝缘膜GI3可以使用此光致抗蚀剂图案作为蚀刻掩模被蚀刻，以形成暴露第三半导体层SC3的部分的第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13。
随后，参照图22，包括第一电源电压线181、第三导电图案182和第四导电图案183的第八导电层180可以形成在第五层间绝缘膜ILD5上。
具体地，图案化的第八导电层180可以由掩模工艺形成。例如，用于第八导电层180的材料层可以被完全地沉积在第五层间绝缘膜ILD5上。在沉积工艺中，用于第八导电层180的材料层可以被沉积到第十一接触孔CNT11、第十二接触孔CNT12和第十三接触孔CNT13的内部。因此，第一电源电压线181、第三导电图案182和第四导电图案183中的每一个可以电连接到第三半导体层SC3。随后，光致抗蚀剂层可以施加到用于第八导电层180的材料层上，光致抗蚀剂图案可以经由曝光和显影形成，并且之后用于第八导电层180的材料层可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。之后，如图22中所示，光致抗蚀剂图案可以经由剥离或灰化工艺被去除，以完成图案化的第八导电层180。
随后，参照图23，通孔层VIA可以层压在第八导电层180上，并且暴露第八导电层180的第十四接触孔CNT14和第十五接触孔CNT15可以形成。
具体地，第十四接触孔CNT14和第十五接触孔CNT15可以由一个掩模工艺形成。第十四接触孔CNT14和第十五接触孔CNT15可以由相同的掩模同时形成。例如，通孔层VIA可以被完全地沉积在第一电源电压线181、第三导电图案182和第四导电图案183可以形成在其上的第五层间绝缘膜ILD5上。随后，暴露通孔层VIA的部分的光致抗蚀剂图案可以形成在通孔层VIA上，并且通孔层VIA可以使用此光致抗蚀剂图案作为蚀刻掩模被蚀刻，以形成暴露第八导电层180的部分的第十四接触孔CNT14和第十五接触孔CNT15。
随后，参照图24，阳极电极ANO可以形成在通孔层VIA上。
具体地，阳极电极ANO可以由一个掩模工艺形成。例如，用于阳极电极ANO的材料层可以被完全地沉积在通孔层VIA上。在沉积工艺中，用于阳极电极ANO的材料层可以被沉积到第十四接触孔CNT14和第十五接触孔CNT15的内部。因此，阳极电极ANO可以连接到第三导电图案182和第四导电图案183。随后，光致抗蚀剂层可以施加到用于阳极电极ANO的材料层上，光致抗蚀剂图案可以经由曝光和显影形成，并且之后用于阳极电极ANO的材料层可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。之后，如图24中所示，光致抗蚀剂图案可以经由剥离或灰化工艺被去除，以完成图案化的阳极电极ANO。
随后，参照图25，图案化的像素限定层PDL可以形成在阳极电极ANO可以形成在其上的通孔层VIA上。
像素限定层PDL可以包括例如包括感光材料的有机材料。图案化的像素限定层PDL可以通过施加用于堤层的有机材料层并且之后曝光和显影有机材料层来形成。
像素限定层PDL可以沿着像素PX的边界形成，并且可以与阳极电极ANO部分地重叠。像素限定层PDL可以形成为与第十四接触孔CNT14和第十五接触孔CNT15重叠。在阳极电极ANO未完全填充第十四接触孔CNT14和第十五接触孔CNT15的内部空间并且仅部分地填充第十四接触孔CNT14和第十五接触孔CNT15的内部空间的情况下，像素限定层PDL可以完全填充第十四接触孔CNT14和第十五接触孔CNT15的内部空间。
发光层EL、阴极电极CAT和薄膜封装层190可以进一步设置在像素限定层PDL上，但是制造发光层EL、阴极电极CAT和薄膜封装层190的方法是广泛已知的，并且因此省略详细描述。
在下文中，将描述其它实施例。在下述实施例中，对于与先前描述的组件相同的组件，将省略或简化重复的描述，并且将描述差异。
图26是根据另一实施例的像素的示意性截面图。
参照图26，实施例的显示装置1与图5的实施例的显示装置1的不同之处可以在于，第五导电图案152_1、第六导电图案153_1和第七导电图案154_1可以进一步设置为电连接在第五晶体管T5的第二源极/漏极区SD52与第一晶体管T1的第一源极/漏极区SD11之间、在第六晶体管T6的第一源极/漏极区SD61与第一晶体管T1的第二源极/漏极区SD12之间以及在第七晶体管T7的第一源极/漏极区SD71与第三晶体管T3的第二源极/漏极区SD32之间。
具体地，根据实施例的显示装置1还可以包括第五导电图案152_1、第六导电图案153_1和第七导电图案154_1。尽管不限于此，但是第五导电图案152_1、第六导电图案153_1和第七导电图案154_1可以被包括在第五导电层150_1中，并且可以与电容器Cst的第二电极151一起形成。
第五导电图案152_1、第六导电图案153_1和第七导电图案154_1可以经由第十六接触孔CNT16、第十七接触孔CNT17和第十八接触孔CNT18电连接到第二半导体层SC2，第十六接触孔CNT16、第十七接触孔CNT17和第十八接触孔CNT18贯穿第三层间绝缘膜ILD3和第二栅极绝缘膜GI2以暴露第二半导体层SC2。由于第五导电图案152_1、第六导电图案153_1和第七导电图案154_1可以进一步被设置，因此第八接触孔CNT8_1、第九接触孔CNT9_1和第十接触孔CNT10_1的在厚度方向(第三方向DR3)上的长度可以减小，第五导电层150_1可以被暴露，并且第六导电层160_1的第四接触图案161_1、第五接触图案162_1和第六接触图案163_1可以电连接到第五导电层150_1。因此，第五晶体管T5的第二源极/漏极区SD52和第一晶体管T1的第一源极/漏极区SD11可以由第四接触图案161_1和第五导电图案152_1彼此电连接，第六晶体管T6的第一源极/漏极区SD61和第一晶体管T1的第二源极/漏极区SD12可以由第五接触图案162_1和第六导电图案153_1彼此电连接，并且第七晶体管T7的第一源极/漏极区SD71和第四晶体管T4的第二源极/漏极区SD42可以由第六接触图案163_1、第七导电图案154_1和初始化线124彼此电连接。
即使在这种情况下，一个像素的晶体管T1至T7可以设置在其中的平面的面积也可以减小，并且因此显示装置1可以实现更高的分辨率。此外，一些接触孔的在厚度方向(第三方向DR3)上的长度可以减小，并且因此导电层可以更容易地形成在接触孔中。因此，晶体管T1至T7之间的电学连接可以更稳定。
图27是根据另一实施例的像素的示意性截面图。
参照图27，实施例的显示装置1与图5的实施例的显示装置1的不同之处可以在于，子栅极绝缘膜GIS_2可以进一步设置在第二栅极绝缘膜GI2上。
具体地，根据实施例的显示装置1还可以包括在第一晶体管T1的栅极电极141与第一晶体管T1的半导体图案ACT1之间的子栅极绝缘膜GIS_2。子栅极绝缘膜GIS_2可以至少与第一晶体管T1的栅极电极141和/或第一晶体管T1的沟道区CH1重叠。换句话说，第一晶体管T1的栅极绝缘膜可以包括第二栅极绝缘膜GI2和子栅极绝缘膜GIS_2。此外，第一晶体管T1的栅极电极141与第一晶体管T1的半导体图案ACT1之间的厚度可以大于第三晶体管T3的栅极电极142与第三晶体管T3的半导体图案ACT3之间的厚度。因此，作为驱动晶体管的第一晶体管T1的驱动特性可以改善，同时维持作为开关晶体管的第三晶体管T3的开关特性。
即使在这种情况下，一个像素的晶体管T1至T7可以设置在其中的平面的面积也可以减小，并且因此显示装置1可以实现更高的分辨率。
图28是根据另一实施例的像素的示意性截面图。
参照图28，实施例的显示装置1与图5的实施例的显示装置1的不同之处可以在于，第一半导体层SC1_3和第三半导体层SC3_3中的每一个包括氧化物半导体。
具体地，在根据实施例的显示装置1中，包括第一晶体管T1的半导体图案ACT1和第三晶体管T3的半导体图案ACT3的第二半导体层SC2可以包括多晶硅、单晶硅、非晶硅或它们的组合，而包括第二晶体管T2的半导体图案ACT2和第四晶体管T4的半导体图案ACT4的第一半导体层SC1_3以及包括第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7的第三半导体层SC3_3可以包括氧化物半导体。
用于平坦化第三半导体布置层FS3的工艺可以是不必要的。例如，第三半导体层SC3_3可以设置在其上的第三半导体布置层(图5中的“FS3”)可以不是平坦的。第四层间绝缘膜ILD4_3的上表面可以具有台阶，并且第四层间绝缘膜ILD4_3的上表面和第六导电层160_3的上表面可以不是基本上在相同的平面上。第四接触图案161_3、第五接触图案162_3和第六接触图案163_3中的一些可以朝向第四层间绝缘膜ILD4_3的上侧突出。
第四接触图案161_3和第五晶体管T5的半导体图案ACT5可以由第二半导体连接部分LK2_3电连接，并且第二半导体连接部分LK2_3的至少部分可以定位在第四接触图案161_3上。第五接触图案162_3和第六晶体管T6的半导体图案ACT6可以由第三半导体连接部分LK3_3电连接，并且第三半导体连接部分LK3_3的至少部分可以定位在第五接触图案162_3上。第六接触图案163_3和第七晶体管T7的半导体图案ACT7可以由第四半导体连接部分LK4_3电连接，并且第四半导体连接部分LK4_3的至少部分可以定位在第六接触图案163_3上。
尽管在附图中示出了第四接触图案161_3、第五接触图案162_3和第六接触图案163_3可以分别直接连接到第二半导体连接部分LK2_3、第三半导体连接部分LK3_3和第四半导体连接部分LK4_3，但是本发明不限于此。例如，第四接触图案161_3、第五接触图案162_3和第六接触图案163_3可以省略。作为另一示例，第四接触图案161_3、第五接触图案162_3和第六接触图案163_3可以通过单独的接触孔和导电层分别电连接到第五晶体管T5的半导体图案ACT5、第六晶体管T6的半导体图案ACT6和第七晶体管T7的半导体图案ACT7。
此外，尽管在附图中未示出，但是下遮光图案可以进一步设置在各自包括氧化物半导体的第一半导体层SC1_3和第三半导体层SC3_3下方。下遮光图案可以用于防止从下方入射的光被引入到第二晶体管T2的半导体图案ACT2、第四晶体管T4的半导体图案ACT4以及第五晶体管T5至第七晶体管T7的半导体图案ACT5至ACT7中。
即使在这种情况下，一个像素的晶体管T1至T7可以设置在其中的平面的面积也可以减小，并且因此显示装置1可以实现更高的分辨率。
在总结详细描述时，本领域技术人员将领会的是，在基本上不脱离本发明的原理的情况下可以对实施例进行许多变化和修改。因此，本发明的公开的实施例可以仅仅以一般性和描述性的含义被使用，并且不是出于限制的目的被使用。

Claims (20)

1.一种显示装置，其中，所述显示装置包括：
有机发光二极管；
第一晶体管，所述第一晶体管从数据线接收数据信号并且控制驱动电流以驱动所述有机发光二极管；
第二晶体管，所述第二晶体管电连接到所述数据线和所述第一晶体管的第一源极/漏极电极，所述第二晶体管将从所述数据线接收的所述数据信号传输到所述第一晶体管；
第三晶体管，所述第三晶体管电连接到第一电源电压线和所述第一晶体管的所述第一源极/漏极电极，所述第三晶体管将第一电源电压从所述第一电源电压线传输到所述第一晶体管，其中
所述第一晶体管的半导体图案设置在所述第二晶体管的半导体图案上方，并且
所述第三晶体管的半导体图案设置在所述第一晶体管的所述半导体图案上方；
下晶体管绝缘膜，所述下晶体管绝缘膜设置在所述第一晶体管的所述半导体图案与所述第二晶体管的所述半导体图案之间；以及
上晶体管绝缘膜，所述上晶体管绝缘膜设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
2.根据权利要求1所述的显示装置，其中，所述显示装置还包括：
第四晶体管，所述第四晶体管电连接到所述第一晶体管的栅极电极和第二源极/漏极电极，
其中，所述第四晶体管的半导体图案设置在所述第二晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
3.根据权利要求2所述的显示装置，其中，所述显示装置还包括：
子栅极绝缘膜，所述子栅极绝缘膜与所述第一晶体管的所述栅极电极重叠并且与所述第四晶体管的栅极电极不重叠，
其中，所述第一晶体管的所述栅极电极与所述第一晶体管的所述半导体图案之间的厚度大于所述第四晶体管的所述栅极电极与所述第四晶体管的所述半导体图案之间的厚度。
4.根据权利要求2所述的显示装置，其中，所述显示装置还包括：
第五晶体管，所述第五晶体管电连接到所述第一晶体管的所述栅极电极和初始化线，所述第五晶体管将初始化电压从所述初始化线传输到所述第一晶体管，
其中，所述第五晶体管的半导体图案设置在所述第一晶体管的所述半导体图案下方。
5.根据权利要求4所述的显示装置，其中，所述显示装置还包括：
第六晶体管，所述第六晶体管电连接到所述第一晶体管的第二源极/漏极电极和所述有机发光二极管的阳极电极，所述第六晶体管将所述驱动电流从所述第一晶体管传输到所述有机发光二极管，
其中，所述第六晶体管的半导体图案设置在所述第一晶体管的所述半导体图案上方。
6.根据权利要求1所述的显示装置，其中，所述第一晶体管的所述半导体图案、所述第二晶体管的所述半导体图案和所述第三晶体管的所述半导体图案包括相同的材料。
7.根据权利要求6所述的显示装置，其中，所述第一晶体管的所述半导体图案、所述第二晶体管的所述半导体图案和所述第三晶体管的所述半导体图案构成包括多晶硅的PMOS晶体管。
8.根据权利要求1所述的显示装置，其中，所述显示装置还包括：电容器，所述电容器包括：
第一电极，所述第一电极电连接到所述第一晶体管的栅极电极；和
第二电极，所述第二电极电连接到所述第一电源电压线，
其中，所述电容器设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间。
9.根据权利要求1所述的显示装置，其中，
所述下晶体管绝缘膜包括设置在所述第二晶体管的所述半导体图案上方的第一层间绝缘膜，并且
所述第一层间绝缘膜的上表面是平坦的。
10.根据权利要求9所述的显示装置，其中，
所述上晶体管绝缘膜包括设置在所述第一晶体管的所述半导体图案上方的第二层间绝缘膜，并且
所述第二层间绝缘膜的上表面是平坦的。
11.根据权利要求1所述的显示装置，其中，所述显示装置还包括：第一接触图案，所述第一接触图案设置在所述第一晶体管的所述半导体图案与所述第二晶体管的所述半导体图案之间，
其中，所述第一晶体管的所述半导体图案和所述第二晶体管的所述半导体图案经由所述第一接触图案电连接。
12.根据权利要求11所述的显示装置，其中，所述显示装置还包括：第二接触图案，所述第二接触图案设置在所述第一晶体管的所述半导体图案与所述第三晶体管的所述半导体图案之间，
其中，所述第一晶体管的所述半导体图案和所述第三晶体管的所述半导体图案经由所述第二接触图案电连接。
13.一种显示装置，其中，所述显示装置包括：
第一晶体管、第二晶体管和第三晶体管，所述第一晶体管、所述第二晶体管和所述第三晶体管分别设置在不同层上；
电容器；
第一半导体层，所述第一半导体层设置在基底上方并且包括所述第一晶体管的半导体图案；
第一栅极绝缘膜，所述第一栅极绝缘膜设置在所述第一半导体层上方；
第一导电层，所述第一导电层设置在所述第一栅极绝缘膜上方并且包括所述第一晶体管的栅极电极；
第一层间绝缘膜，所述第一层间绝缘膜设置在所述第一导电层上方；
第二半导体层，所述第二半导体层设置在所述第一层间绝缘膜上方并且包括所述第二晶体管的半导体图案；
第二栅极绝缘膜，所述第二栅极绝缘膜设置在所述第二半导体层上方；
第二导电层，所述第二导电层设置在所述第二栅极绝缘膜上方并且包括：
所述第二晶体管的栅极电极；和
所述电容器的第一电极，所述电容器的所述第一电极电连接到所述第二晶体管的所述栅极电极；
第二层间绝缘膜，所述第二层间绝缘膜设置在所述第二导电层上方；
第三导电层，所述第三导电层包括设置在所述第二层间绝缘膜上方的所述电容器的第二电极；
第三层间绝缘膜，所述第三层间绝缘膜设置在所述第三导电层上方；
第三半导体层，所述第三半导体层设置在所述第三层间绝缘膜上方并且包括所述第三晶体管的半导体图案；
第三栅极绝缘膜，所述第三栅极绝缘膜设置在所述第三半导体层上方；以及
第四导电层，所述第四导电层设置在所述第三栅极绝缘膜上方并且包括所述第三晶体管的栅极电极。
14.根据权利要求13所述的显示装置，其中，
所述第二半导体层设置在所述第一层间绝缘膜的上表面上，并且
所述第一层间绝缘膜的所述上表面是平坦的。
15.根据权利要求14所述的显示装置，其中，所述显示装置还包括：第一接触图案，所述第一接触图案设置在贯穿所述第一层间绝缘膜的第一接触孔中，
其中，所述第一接触图案的上表面和所述第一层间绝缘膜的所述上表面设置在相同的平面上。
16.根据权利要求14所述的显示装置，其中，
所述第三半导体层设置在所述第三层间绝缘膜的上表面上，并且
所述第三层间绝缘膜的所述上表面是平坦的。
17.根据权利要求16所述的显示装置，其中，所述显示装置还包括：第二接触图案，所述第二接触图案设置在贯穿所述第三层间绝缘膜、所述第二层间绝缘膜和所述第二栅极绝缘膜的第二接触孔中，
其中，所述第二接触图案的上表面和所述第三层间绝缘膜的所述上表面设置在相同的平面上。
18.一种制造显示装置的方法，所述显示装置包括分别设置在不同层上的第一晶体管、第二晶体管和第三晶体管，其中，所述方法包括：
在基底上形成第一半导体层，所述第一半导体层包括所述第一晶体管的半导体图案；
在所述第一半导体层上形成第一栅极绝缘膜；
在所述第一栅极绝缘膜上形成第一导电层，所述第一导电层包括所述第一晶体管的栅极电极；
在所述第一导电层上形成第一层间绝缘膜；
将所述第一层间绝缘膜的上表面形成为平坦的；
在所述第一层间绝缘膜的所述上表面上形成第二半导体层，所述第二半导体层包括所述第二晶体管的半导体图案；
在所述第二半导体层上形成第二栅极绝缘膜；
在所述第二栅极绝缘膜上形成第二导电层，所述第二导电层包括所述第三晶体管的栅极电极和电容器的电连接到所述第三晶体管的所述栅极电极的第一电极；
在所述第二导电层上形成第二层间绝缘膜；
在所述第二层间绝缘膜上形成第三导电层，所述第三导电层包括所述电容器的第二电极；
在所述第三导电层上形成第三层间绝缘膜；
在所述第三层间绝缘膜上形成第三半导体层，所述第三半导体层包括所述第三晶体管的半导体图案；
在所述第三半导体层上形成第三栅极绝缘膜；以及
在所述第三栅极绝缘膜上形成第四导电层，所述第四导电层包括所述第三晶体管的栅极电极。
19.根据权利要求18所述的方法，其中，所述方法还包括：
在所述第三半导体层的所述形成之前，将所述第三层间绝缘膜的上表面形成为平坦的，
其中，所述第三半导体层设置在所述第三层间绝缘膜的所述上表面上方。
20.根据权利要求18所述的方法，其中，
所述第一半导体层、所述第二半导体层和所述第三半导体层中的每一个包括多晶硅，并且
所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一个是PMOS晶体管。
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Cited By (1)

* Cited by examiner, † Cited by third party
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WO2024000219A1 (zh) * 2022-06-29 2024-01-04 京东方科技集团股份有限公司 显示基板及显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8865535B2 (en) 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
DE112015000705T5 (de) 2014-02-07 2016-10-27 Semiconductor Energy Laboratory Co., Ltd. Vorrichtung
CN104183608B (zh) 2014-09-02 2017-05-03 深圳市华星光电技术有限公司 Tft背板结构及其制作方法
KR102297208B1 (ko) * 2015-04-29 2021-09-02 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102532899B1 (ko) * 2015-11-04 2023-05-17 삼성디스플레이 주식회사 유기 발광 표시 패널
US9985082B2 (en) 2016-07-06 2018-05-29 Lg Display Co., Ltd. Organic light emitting display device comprising multi-type thin film transistor and method of manufacturing the same
KR20180088550A (ko) * 2017-01-26 2018-08-06 삼성디스플레이 주식회사 표시 장치
KR101905717B1 (ko) 2017-03-02 2018-11-21 포항공과대학교 산학협력단 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로
KR102649752B1 (ko) * 2017-12-22 2024-03-19 엘지디스플레이 주식회사 표시 장치
KR102586225B1 (ko) 2017-12-28 2023-10-06 엘지디스플레이 주식회사 유기발광 표시 장치 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024000219A1 (zh) * 2022-06-29 2024-01-04 京东方科技集团股份有限公司 显示基板及显示装置

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