CN113254371B - 用于生成门控信号的方法及电路 - Google Patents

Abstract

本申请公开了一种用于生成门控信号的方法及电路，其中，用于生成门控信号的方法包括：在接收到存储控制器发出的读命令后，获取存储器发出读命令响应信号，读命令响应信号包括前同步段以及突发段；通过前同步段，生成门控信号的起始位置；根据起始位置以及突发段的突发长度，生成门控信号的终止位置。本申请能够根据所接收到的读命令响应信号便利可靠地生成门控信号。

Description

用于生成门控信号的方法及电路

技术领域

本申请涉及数据传输领域，具体的，涉及一种用于生成门控信号的方法，以及一种用于生成门控信号的电路。

背景技术

集成电路包括例如微处理器、例如现场可编程门阵列的可编程逻辑器件（PLD）、专用集成电路（ASIC）、存储控制器以及存储器，并能够应用在各种各样的设备、系统中。

其中，存储控制器通常被焊接或以其他方式固定于其电源供应的电路板上，在诸多应用中，存储控制器被配置于与存储器进行通信以传输数据。示意性的，存储控制器可与双倍速率同步动态随机存储器（DDR）利用DQS系统架构进行双向通信。在这样的系统架构下，在存储控制器从DDR读取数据时，存储控制器将发出读命令至DDR，DDR根据读命令的指示，生成读命令响应信号返回至存储控制器。其中，读命令响应信号用于传送被称为数据信号的信号。为了使存储控制器能够适当地捕获突发段，读命令响应信号中还包括具有突发段的DQS信号，以使存储控制器使用DQS信号的时钟边缘采样并锁定数据信号中的数据位。其中，存储控制器锁定数据位凭借的是门控信号。也就是说，门控信号在时序上与突发段相互对准，从而能够使存储控制器仅读取门控信号内突发段所对准的数据位，并屏蔽读命令响应信号中除突发段之外的其他段所对准的无用数据的干扰。

然而，由于存储器存在多种延迟将导致突发段的返回时间不固定，例如存储器寻址延迟、数据传输延迟等。现有的方法一般是针对突发段的返回时间大量采样后进行门控信号的训练校准，但该方法具有如下缺点：计算量大、便利性差。

因此，如何提高门控信号生成的便利性一直是本领域技术人员努力解决的问题。

发明内容

本申请的实施例提供了一种用于生成门控信号的方法及电路，能够提高生成门控信号的便利性。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

根据本申请的一个方面，提供了一种用于生成门控信号的方法，包括：在接收到存储控制器发出的读命令后，获取存储器发出读命令响应信号，读命令响应信号包括前同步段以及突发段；通过前同步段，生成门控信号的起始位置；根据起始位置以及突发段的突发长度，生成门控信号的终止位置。由此，通过所接受的读命令响应信号能够便利且可靠地生成门控信号。

在一个实施例中，通过前同步段，生成门控信号的起始位置，包括：在读命令发出预设时长后，通过检测信号检测读命令响应信号中首个出现的脉冲，其中，预设时长是根据存储器与存储控制器之间的通信协议中前同步段的返回时长确定的；将首个出现的脉冲的上升沿或下降沿作为门控信号的起始位置。由此，在存储器与存储控制器之间的通信协议中前同步段的返回时长，例如最短返回时长之间开启对前同步段的检测，在检测到象征前同步段的脉冲后能够便利可靠地生成门控信号的起始位置。

在一个实施例中，在检测到首个出现的脉冲后，关闭检测信号。由此可避免不必要的浪费。

在一个实施例中，突发段具有设定的突发长度；方法还包括：确定连续的突发段的个数，其中，若两个读命令发出的时间间隔小于一个突发长度，则确定两个读命令分别对应的读命令响应信号中的突发段在时间上连续；根据连续的突发段的个数，以及起始位置，确定空位信号，空位信号用于指示至少两个连续突发段的除第一个突发段之外的其他突发段的位置；根据空位信号，生成门控信号的终止位置。由此，在具有多个连续突发段的情况下，可通过空位信号便利可靠地确定门控信号的终止位置。

在一个实施例中，读命令响应信号为差分信号，差分信号由第一分量以及第二分量组成，获取存储器发出读命令响应信号，包括：获取第一分量或第二分量；根据第一分量或第二分量生成门控信号。差分形式的读命令响应信号传输可靠，而差分形式的读命令响应信号其中的任一分量均可生成门控信号。

根据本申请的另一个方面，还提供了一种用于生成门控信号的电路，包括：

第一门控生成电路，第一门控生成电路用于接收存储器发出的读命令响应信号，并根据读命令响应信号生成第一门控信号，读命令响应信号包括前同步段以及突发段；第一门控生成电路用于在接收到前同步段对应的脉冲时改变输出的第一门控信号的电平，以确定门控信号的起始位置；

第二门控生成电路，第二门控生成电路用于接收读命令响应信号以及空位信号，并根据读命令响应信号以及空位信号生成第二门控信号，空位信号用于指示至少两个连续突发段的除第一个突发段之外的其他突发段的位置，以在连续的突发段的结束位置改变第二门控信号的电平，以确定门控信号的终止位置；

门控逻辑电路，门控逻辑电路接收第一门控信号和第二门控信号，并根据第一门控信号以及第二门控信号生成门控信号，门控信号供存储控制器使用，以使存储控制器能在门控信号的范围内读取到突发段，并屏蔽除突发段之外的其他段的干扰。

在一个实施例中，第一门控生成电路包括第一触发器以及第一与门，第一与门的输出端连接第一触发器的时钟输入端，以门控第一触发器的输出；第一与门同步接收读命令响应信号以及检测信号；在接收到前同步段对应的时钟边缘时，第一与门的输出电平改变，以使第一触发器输出的第一门控信号的电平改变。

在一个实施例中，第一门控生成电路还包括第二与门，第二与门的输出端输入至第一与门；将第一门控信号取非后，与检测信号同步输入至第二与门，以在第一门控信号的电平改变时，使检测信号停止检测。

在一个实施例中，第二门控生成电路包括第三与门以及第二触发器，第三与门的输出端连接第二触发器的时钟输入端，以门控第二触发器的输出；第三与门同步接收读命令响应信号以及空位信号；在多个连续突发段中最后一个突发段对应的最后一个时钟边缘时，第三与门的输出信号的电平转变，以使对应的第二门控信号的电平改变。

在一个实施例中，电路被设置于与DDR通信的存储控制器的接收电路内。

本申请与现有技术相比，具有如下的优点和有益效果：本申请的技术方案通过所接收的读命令控制信号中前同步段，生成门控信号的起始位置，通过突发段的突发长度和起始位置，生成门控信号的终止位置，并便利地生成了门控信号，本申请实施例的方案无需对突发段的返回时间大量采样，无需对门控信号的生成时间通过大量的采样训练后再校准，能够节约时间和资源，且方案可靠性高。

附图说明

为了易于说明，本申请由下述的较佳实施例及附图作详细描述。

图1示出了本申请实施例能够被应用的示例通信系统。

图2示出了根据本申请一实施例的用于生成门控信号的方法。

图3示出了根据本申请一实施例的用于生成门控信号的方法。

图4是根据本申请实施例的用于生成门控信号的电路的结构示意图。

图5是图4所述实施例的单个突发段时生成门控信号时序图。

图6是图4所述实施例的多个连续突发段时的生成门控信号时序图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接。可以是机械连接，也可以是电连接。可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

本申请提供了生成门控信号的方法及电路的示例。可以在各种设备或系统中使用该方法或电路以使存储控制器能够锁定读命令响应信号中的突发段。例如，该电路以方法能够被用于被配置成与存储设备或存储卡接口对接的电路或系统中。

图1示出了本申请实施例能够被应用的示例通信系统。

该示例通信系统包括存储控制器110、通信总线130、存储器120。

存储控制器110被配置为利用通信总线130与存储器120进行双向通信。存储控制器110可以是诸如数字存储控制器或者集成电路。在另一些实施例中，存储控制器110可以是可编程逻辑器件或现场可编程门阵列。在其他的一些实施例中，存储控制器还可以是包括不同类型芯片的电路。

存储控制器110和存储器120可以具有用于通信的发送电路和接收电路，两侧的发送电路和接收电路侧的接口与通信总线互相连接实现通信。在一些实施例中，通信总线130是利用DQS通信系统架构的双向总线。

存储控制器110和存储器120分别的对应的发送电路和接收电路可与存储控制器或存储器集成于同一芯片上，也可设置于单独的接收设备或发送设备中。

存储控制器110和存储器120均可以具有实现数据并行传输的一个或多个数据引脚。该数据引脚用于传输数据信号。例如，在一些DDR系统中，存储控制器和存储器分别具有8个数据引脚，存储控制器和存储器通过它们相应的数据引脚来发送或接收数据信号。存储控制器和存储器还可以分别具有对应的时钟引脚，用于发送或接收与数据信号相称的时钟信号。在一些实施方式中，时钟引脚可以是两个，从而可发送互补的具有第一分量和第二分量的差分时钟信号。也就是说，通信总线上还可以具有两个时钟通道，其中一个用于承载差分信号中的第一分量，另一个用于承载第二分量。

需要说明的是，在一些DDR系统中，存储控制器和存储器中一个在发送，另一个则在侦听。若两个设备均没有处于发送状态，则可断开或者以其他方法禁用其对应的发送电路。在发送电路被禁用时，各引脚上输出的信号传统上被称为“第三态”。“第三态”是指既不输出逻辑“0”，也不输出逻辑“1”的状态。当接收到存储控制器发送的特定的读命令时，存取器从存储阵列中检索到读命令所请求的数据，并通过其数据引脚和时钟引脚发送至存储控制器对应的数据引脚和时钟引脚。在数据信号的数据位和时钟信号的传输过程中，各引脚不再输出“第三态”。为了易于标识数据位，传统地，将发送一个“前同步段”。“前同步段”的总宽度可为一个或多个时钟循环。前同步段的用意在于提示存储控制器所请求的数据即将出现。

本申请所改进的用于生成门控信号的方法和电路具体将被配置于存储控制器110中，或存储控制器110对应的接收电路中使用。存储控制器对应的接收电路可单独存在于对应的物理设备中，也可以集成于存储控制器对应的芯片中。

图2示出了根据本申请一实施例的用于生成门控信号的方法，该用于生成门控信号的方法可具体包括以下步骤S210至S230。

步骤S210，在接收到存储控制器发出的读命令后，获取存储器发送的读命令响应信号，读命令响应信号包括前同步段以及突发段。

读命令是存储控制器根据存储控制器与存储器之间通信协议发出的，读命令具有数据存放的行列地址、读取命令等信息。它在特定的时钟循环上被发送且在一定的时钟循环数目内经由通讯总线发送至存储器。

读命令响应信号是存储器针对该读命令的响应，用于反馈存储控制器所请求的数据。读命令响应信号中包括前同步段以及突发段。其中，前同步段的用意在于提示存储控制器所请求的数据即将出现。突发段可通过多个循环连续的时钟边缘进行表征，且突发段的时钟边缘对应数据引脚所传送的数据信号中的数据位。在一些实施例中，读命令响应信号包括数据选通信号DQS，存储控制器使用DQS中突发段的时钟边缘来采样并捕获数据信号中的数据位。

步骤S220，通过前同步段，生成门控信号的起始位置。

门控信号是指存储控制器能够读取数据的窗口。可使存储控制器仅读取突发段对应的数据，并屏蔽读命令响应信号中除突发段之外的其他段无用数据的干扰。

在读命令响应信号中，具有按时序排列的第三态-前同步段-突发段-第三态。前同步段用于分隔第三态以及突发段，并用于提示存储控制器所请求的数据，也就是突发段，即将出现。

在前同步段之前为第三态，因此，在一个实施例中，在读命令发出后，可检测读命令响应信号中首个出现的脉冲，从而确定是否检测到前同步段，具体的，该脉冲可通过由第一逻辑电平转变为第二逻辑电平的第一转变时段、处于第二逻辑电平的维持时段、第二逻辑电平转变为第一逻辑电平的第二转变时段来表征。在检测到前同步段后，可将首个出现的脉冲的结束位置作为门控信号的起始位置，具体的，在该实施例中，是将第二逻辑电平转变为第一逻辑电平的第二转变时段作为门控信号的起始位置，从而使存储控制器自该第二转变时段后开始读取数据。前同步段还可以具有其他设定的特征，例如，前同步段位为连续的两个脉冲，此处不对前同步段的特征进行限制。

进一步的，在一个实施例中，可以将检索结果反馈至存储控制器，使存储控制器在检测到前同步段的设定特征后关闭检测信号，实现节能。

在一个实施例中，可通过一个检测信号来检测前同步段的设定特征。该检测信号可由存储控制器生成并输出。为了降低功耗，检测信号可具有检测段以及非检测段，检测段以及非检测段通过不同的逻辑电平来区分，示意性的，检测段的逻辑电平为1，非检测段的逻辑电平为0。将检测信号与读命令响应信号同步输出逻辑门，例如，与门，从而根据逻辑门的输出信号的电平的改变确定是否检测到前同步段。

进一步的，由于读命令和检测信号均可由存储控制器发出，那么，可在读命令发出后预设时长内，存储控制器发出检测信号，并将检测信号的逻辑电平转换为1，即，使检测信号转变为检测段。该预设时长可根据存储控制器与存储器之间通信协议确定。例如，该预设时长为通信协议所确定的突发段的最快返回时长。

步骤S230，根据门控信号的起始位置以及突发段的突发长度，生成门控信号的终止位置。

突发段具有特定的突发长度。突发长度为数据连续传输的时钟周期数。示意性的，以DDR3为例，DDR3是第三代动态随机存储器SDRAM(Synchronous DRAM)的简称。DDR3内部进行逻辑处理的时钟频率称为核心频率，时钟引脚上传输的频率称为工作频率，数据引脚上传输的频率称为传输频率。对于DDR3而言，由于在时钟信号的上下沿均可传输数据，因此，工作频率为传输频率的两倍。而核心频率为工作频率的四倍。原因在于，DDR3以及DDR4为8位预取，也就是说，在一个核心时钟周期，存储器从一个存储单元内并行的读出8位数据，然后再在时钟引脚的上下沿将数据传输出去。因此，在DDR3中，因为是8位预读取，所以DDR3的突发长度为8。

由上可知，根据不同存储器的类型，可容易地得到其对应的读命令响应信号中突发段的突发长度。在确定门控信号起始位置后，可将门控信号的逻辑电平由0转变为1，或者采取其他的方式，在维持一个突发长度后将逻辑电平由1转变为0，从而使门控信号的起始位置与突发段的起始位置在时序上互相对准。

容易理解的，从门控信号的起始位置开始计数，并维持与突发长度等长的计数周期，可以得到门控信号的终止位置。

当门控信号的终止位置生成之后，也就生成了门控信号。所生成的门控信号传递至存储控制器，以供存储控制器在门控信号的范围内读取数据。

由此，通过侦听读命令响应信号中的前同步段确定门控信号门控信号的起始位置，并根据突发段的突发长度确定门控信号的终止位置，从而生成与突发段在时序上对应的门控信号，从而使存储控制器能在门控信号窗口内读取突发段，能够屏蔽读命令响应信号中除突发段之外的其他段的数据干扰。而且，通过所接收的读命令控制信号中前同步段，生成门控信号的起始位置，通过突发段的突发长度和起始位置，生成门控信号的终止位置，并便利地生成了门控信号，本申请实施例的方案无需对突发段的返回时间大量采样，无需对门控信号的生成时间通过大量的采样训练后再校准，能够节约时间和资源，且方案可靠性高。

图3示出了根据本申请一实施的用于生成门控信号的方法。在该实施例中，步骤S230还可具体包括以下步骤S310至S330。

步骤S310，确定连续的突发段的个数；

步骤S320，根据连续的突发段的个数，以及起始位置，确定空位信号；

步骤S330，根据空位信号，生成门控信号的终止位置。

具体的，当存储控制器所发出的连续两个读命令之间的时间间隔小于一个突发长度时，从存储器中输出的针对这两个读命令的读命令响应信号的突发段将在时间上连续。

在该实施例中，可根据突发段的个数，以及起始位置，确定空位信号。具体的，空位信号可预先存储于存储控制器的接收电路对应的存储单元内，当检测到起始位置后，根据突发段的个数，从存储单元内取出对应于该突发段个数的空位信号，空位信号用于指示至少两个连续突发段的除第一个所述突发段之外的其他突发段的位置，从而可根据空位信号，得到门控信号的终止位置，最终生成门控信号。其中，空位信号中脉冲的间隔与突发长度相关，脉冲的个数与连续的突发段的个数相关。

在另一个实施例中，还可根据时间间隔小于一个突发长度时读命令的个数，确定连续的突发段的个数。如前所述，一个突发段具有设定的突发长度。因此可根据连续的突发段的个数乘以突发长度，计算得到突发段的总长度。从而可在门控信号的起始位置计数突发段的总长度后，生成门控信号的终止位置。

由此，可便利地生成对应于多个连续突发段的门控信号，实现对多个连续的读命令响应信号中，在时间上连续的突发段的读取。

在一个实施例中，读命令响应信号可以为差分信号，所述差分信号由互补的第一分量以及第二分量组成。在步骤S210中，在接收到存储控制器发出的读命令后，获取存储器发送的对应读命令的读命令响应信号，具体可包括以下步骤：

获取第一分量或第二分量；

根据第一分量或第二分量生成所述门控信号。

在该实施例中，读命令响应信号为差分信号，该差分信号包括前同步状态，突发状态以及第三态。其中，前同步状态由第一分量处于第一逻辑状态且第二分量处于第二逻辑状态的第一时段、第一分量由第一逻辑状态转变为第二逻辑状态且第二分量由第二逻辑状态转变为第一逻辑的转变时段、第一分量处于第二逻辑状态且第二分量处于第一逻辑状态的第二时段来表征；突发状态由多个循环时钟边缘来表征；第三态由第一分量连续处于第一逻辑状态，且第二分量连续处于第二逻辑状态来表征。

也就是说，以差分形式传递的读命令控制信号更为稳定。检测信号可通过第一分量或第二分量中的任一分量均可以确定前同步段以及突发段，进而生成门控信号。

图4是根据本申请实施例的用于生成门控信号的电路的结构示意图。如图4所示，该用于生成门控信号的电路至少包括第一门控生成电路410，第二门控生成电路420以及门控逻辑电路430。其中，第一门控生成电路用于接收读命令响应信号，并生成用于指示门控信号的起始位置的第一门控信号，第二门控生成电路用于生成具有指示门控信号的终止位置的第二门控信号；门控逻辑电路接收第一门控信号以及第二门控信号，并通过逻辑运算，生成门控信号。

具体的，在一个实施例中，第一门控生成电路410至少包括第一与门412以及第一触发器413。其中，第一与门412具有至少两个输入端，两个输入端分别用于接收读命令控制信号DQS_n以及检测信号rdata_en，第一与门412的输出端输出至第一触发器413的时钟输入端，以门控第一触发器413的所输出的第一门控信号的电平。其中，读命令控制信号为一对差分信号DQS/DQS_n，在该实施例中，所获取的为DQS_n。其中，触发器对脉冲时钟边缘敏感，其受输入的时钟信号控制，只在时钟边缘才采样当前输入。

图5是图4所述实施例的单个突发段时生成门控信号时序图。如图5所示，在t1时间点，读命令控制信号DQS/DQS_n处于第三态，检测信号rdata_en将电平由0转变为1，进入检测状态。

具体的，检测信号可由存储控制器生成的，在读命令发出预设时长后，转变检测信号rdata_en的电平，开启对前同步段的检测。预设时长可由存储控制器与存储器之间的通信协议确定，示意性的，预设时长为存储控制器与存储器之间的通信协议确定的突发段的最短响应时长。

在检测信号由0转变为1后，可维持一段设定时长，至时间点t3，逻辑电平由1转变为0，该段设定时长也可存储控制器与存储器之间的通信协议确定，例如，可设为突发段的最慢响应时长。在t2时间点，检测首个出现脉冲的上升沿，也即是读命令控制信号DQS_n的前同步段的上升沿，第一与门412的输出由0转变为1，带动第一触发器413的正相输出端的输出由0转变为1，从而确定门控信号的起始位置。

在另一个实施例中，第一门控生成电路410还可以包括第二与门411，将门控信号DQS_gate逻辑非后输出至第二与门411的输入端，由此，在检测到前同步段后，DQS_gate逻辑非后为0，再与检测信号rdata_en逻辑与后，输出仍为0，从而使检测信号rdata_en不处于检测状态，进一步的，在检测到前同步段后，还可以输出至存储控制器，以使存储控制器将检测信号rdata_en关闭。

在生成门控信号的起始位置后，存储控制器开始计数，当计数时长达到一个突发段的突发时长后，到达t4时间点，将t4时间点确定为门控信号的终止位置，从而生成门控信号DQS_gate。从而使存储控制器通过门控信号DQS_gate读取到突发段的数据。具体的，通过门控信号DQS_gate与读命令控制信号中DQS逻辑与，可得到突发段的数据对应的时钟信号R_dqs。

图6是图4所述实施例的多个连续突发段时的生成门控信号时序图。

具体的，图6是突发长度为8的连续两个突发段时生成门控信号时序图。当至少两个突发段连续时，除第一个突发段之外的其他突发段之前无前同步段，在该种情况下，可通过空位信号解决连续突发段的无前同步段导致无法确定开发段终止位置的问题。

如图4和图6所示，第二门控生成电路420可至少包括第三与门422以及第二触发器423。第三与门422至少具有两个输入端，分别用于接收读命令控制信号DQS_n以及空位信号。

在一个实施例中，第二门控生成电路420还可以包括第四与门421，第四与门421接收读命令使能信号rdcmd_en以及读命令空位信号rdcmd_gap，并进行逻辑与后，生成空位信号。

具体的，在发出读命令至预设时长，至t1时间点时，发出检测信号rdata_en，用于检测前同步段，在t2时间点，检测到前同步段的下降沿，并将该位置作为门控信号的起始位置，该检测信号rdata_en维持一段设定时长后关闭。

读命令使能信号rdcmd_en用于标识每个突发段中最后一个脉冲的位置。读命令空位信号rdcmd_gap可根据读命令使能信号rdcmd_en生成，具体的，读命令空位信号rdcmd_gap在读命令使能信号rdcmd_en的第一个脉冲处生成，并维持一个突发长度，并在读命令使能信号rdcmd_en的下一个脉冲处改变逻辑电平的状态。由此，读命令空位信号rdcmd_gap与读命令使能信号rdcmd_en逻辑与后，可在多个连续突发段的最后一个脉冲处，也就是t3时间点，改变输出电平，为由“0”转变为“1”，并在t4时间点，由“1”转变为“0”，从而生成门控信号DQS_gate的终止位置，并生成门控信号DQS_gate。

门控逻辑电路430包括异或门，用于将第一门控生成电路410和第二门控生成电路420分别输出的信号进行异或逻辑运算，并生成门控信号。

由此，通过该用于生成门控信号的电路可实现根据输入的读命令控制信号便利可靠地生成门控信号。

在一些实施例中，如上所述电路被设置于与DDR通信的存储控制器的接收电路内。

在本说明书的描述中，参考术语“一个实施例”的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种用于生成门控信号的方法，其特征在于，包括：

在接收到存储控制器发出的读命令后，获取存储器发出的读命令响应信号，所述读命令响应信号包括前同步段以及突发段，所述突发段具有设定的突发长度；

通过所述前同步段，生成所述门控信号的起始位置；

确定连续的所述突发段的个数，其中，若两个所述读命令发出的时间间隔小于一个所述突发长度，则确定两个所述读命令分别对应的所述读命令响应信号中的突发段在时间上连续；

根据连续的所述突发段的个数，以及所述起始位置，确定空位信号，所述空位信号用于指示至少两个连续所述突发段中的除第一个所述突发段之外的其他所述突发段的位置；

根据所述空位信号，生成所述门控信号的终止位置。

2.根据权利要求1所述的方法，其特征在于，所述通过所述前同步段，生成所述门控信号的起始位置，包括：

在所述读命令发出预设时长后，通过检测信号检测所述读命令响应信号中首个出现的脉冲，其中，所述预设时长是根据所述存储器与所述存储控制器之间的通信协议中所述前同步段的返回时长确定的；

将首个出现的所述脉冲的上升沿或下降沿作为所述门控信号的起始位置。

3.根据权利要求2所述的方法，其特征在于，所述方法还包括：

在检测到首个出现的所述脉冲后，关闭所述检测信号。

4.根据权利要求1所述的方法，其特征在于，所述读命令响应信号为差分信号，所述差分信号由第一分量以及第二分量组成，所述获取存储器发出的读命令响应信号，包括：

获取所述第一分量或所述第二分量；

根据所述第一分量或所述第二分量生成所述门控信号。

5.一种用于生成门控信号的电路，其特征在于，包括：

第一门控生成电路，所述第一门控生成电路用于接收存储器发出的读命令响应信号，并根据所述读命令响应信号生成第一门控信号，所述读命令响应信号包括前同步段以及突发段；所述第一门控生成电路用于在接收到所述前同步段对应的脉冲时改变输出的第一门控信号的电平，以确定所述门控信号的起始位置；

第二门控生成电路，第二门控生成电路用于接收所述读命令响应信号以及空位信号，并根据所述读命令响应信号以及所述空位信号生成第二门控信号，所述空位信号用于指示至少两个连续所述突发段中的除第一个所述突发段之外的其他所述突发段的位置，以在连续的所述突发段的结束位置改变所述第二门控信号的电平，以确定所述门控信号的终止位置；

门控逻辑电路，所述门控逻辑电路接收所述第一门控信号和所述第二门控信号，并根据所述第一门控信号以及所述第二门控信号生成所述门控信号。

6.根据权利要求5所述的电路，其特征在于，所述第一门控生成电路包括第一触发器以及第一与门，所述第一与门的输出端连接所述第一触发器的时钟输入端，以门控所述第一触发器的输出；所述第一与门同步接收所述读命令响应信号以及检测信号；在接收到所述前同步段对应的时钟边缘时，所述第一与门的输出电平改变，以使所述第一触发器输出的所述第一门控信号的电平改变。

7.根据权利要求6所述的电路，其特征在于，所述第一门控生成电路还包括第二与门，所述第二与门的输出端输入至所述第一与门；将所述第一门控信号取非后，与所述检测信号同步输入至所述第二与门，以在所述第一门控信号的电平改变时，使所述检测信号停止检测。

8.根据权利要求5所述的电路，其特征在于，所述第二门控生成电路包括第三与门以及第二触发器，所述第三与门的输出端连接所述第二触发器的时钟输入端，以门控所述第二触发器的输出；所述第三与门同步接收所述读命令响应信号以及空位信号；在多个连续所述突发段中最后一个所述突发段对应的最后一个时钟边缘时，所述第三与门的输出信号的电平转变，以使对应的所述第二门控信号的电平改变。

9.根据权利要求5所述的电路，其特征在于，所述电路被设置于与DDR通信的存储控制器的接收电路内。

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