CN113241372B - 自对准功率场效应管的制备方法与结构 - Google Patents

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Abstract

本申请涉及半导体晶体管领域,具体公开了一种自对准功率场效应管的制备方法与结构。制备方法包括以下步骤:对漏极衬底进行前序处理以形成沟槽并在沟槽内由下至上依次生成第一绝缘层、第一导电层、第二绝缘层、第三绝缘层以及第二导电层;刻蚀去除沟槽上部的第二导电层形成导向槽;在第三绝缘层的上表面生成氧化隔离层,氧化隔离层上表面与导向槽相对应的部位形成自对准槽;利用自对准槽进行自对准接触刻蚀去除漏极衬底顶部的氧化隔离层,沟槽内有剩余氧化隔离层;对沟槽顶部两侧的区域进行刻蚀形成沟道;生成源极层,源极层覆盖于漏极衬底的上表面且与辅助源极导通。本申请无需进行覆膜工艺以及后续覆膜去除工艺,大大降低了工艺难度和成本。

Description

自对准功率场效应管的制备方法与结构
技术领域
本申请涉及半导体晶体管领域,更具体地说,它涉及一种自对准功率场效应管的制备方法与结构。
背景技术
场效应晶体管(FET)简称场效应管,包括三个电极:漏极D、源极S、栅极G,常见的多为金属-氧化物半导体场效应管(metal-oxide semiconductor FET,简称MOSFET),由多数载流子参与导电,属于电压控制型半导体器件,是半导体芯片的关键器件。
MOSFET属于绝缘栅型,其主要特点是在金属栅极与沟道之间有一层二氧化硅绝缘层,可分为NPN型PNP型,NPN型通常称为N沟道型,PNP型也叫P沟道型,对于N沟道的场效应管其源极和漏极接在N型半导体上,同样对于P沟道的场效应管其源极和漏极则接在P型半导体上。
V型槽MOS场效应管,是继MOSFET之后新发展起来的高效、功率开关器件,简称VMOS管或功率场效应管,具有输入阻抗高、驱动电流小、耐压高、工作电流大、输出功率高、跨导的线性好、开关速度快等优良特性,在电压放大器(电压放大倍数可达数千倍)、功率放大器、开关电源和逆变器中正获得广泛应用。
传统的MOS场效应管的栅极、源极和漏极大大致处于同一水平面的芯片上,其工作电流基本上是沿水平方向流动。VMOS管则不同,由于漏极是从芯片的背面引出,所以漏极电流ID不是沿芯片水平流动,而是自重掺杂N+区(源极S)出发,经过P沟道流入轻掺杂N-漂移区,最后垂直向下到达漏极D,因为流通截面积增大,所以能通过大电流。
栅极与源极之间需要生成一层氧化隔离层进行绝缘隔离,目前工艺上进行覆盖式生成,氧化隔离层整体覆盖于栅极上,氧化隔离层生成后需进行刻蚀以使沟道层与源极保持短接,通常以光刻胶等覆膜形式对栅极上方氧化隔离层进行隔离,进而将非栅极区域的氧化隔离层刻蚀掉,后续还需进行光刻胶的去除,工艺复杂。
发明内容
为了改善栅极部位氧化隔离层生成工艺复杂的问题,本申请提供一种自对准功率场效应管的制备方法与结构。
第一方面,本申请提供一种自对准功率场效应管的制备方法,采用如下的技术方案:
一种自对准功率场效应管的制备方法,包括以下步骤:
对漏极衬底进行前序处理以形成沟槽并在沟槽内由下至上依次生成第一绝缘层、第一导电层、第二绝缘层、第三绝缘层以及第二导电层,第一导电层作为辅助源极包覆于第一绝缘层和第二绝缘层之间且与漏极衬底隔离,在漏极衬底上部注入掺杂离子形成P-区;
刻蚀去除沟槽上部的第二导电层形成导向槽,剩余的第二导电层作为栅极,且栅极相对凹陷于沟槽的开口;
在第三绝缘层的上表面生成氧化隔离层,氧化隔离层上表面与导向槽相对应的部位自然形成自对准槽;
采用接触刻蚀法并利用自对准槽去除漏极衬底顶部的氧化隔离层,进行自对准接触刻蚀露出沟槽,沟槽内有剩余氧化隔离层;
对P-区位于沟槽顶部两侧的区域进行刻蚀,刻蚀深度小于剩余氧化隔离层厚度,刻蚀部位的P-区的上部注入掺杂离子形成导电N+区,刻蚀部位的P-区与导电N+区在栅极两侧形成沟道,同时刻蚀去除漏极衬底顶部剩余的第三绝缘层,并在漏极衬底刻蚀部位之间的P-区上部注入掺杂离子形成P+区;
生成源极层,源极层覆盖于漏极衬底的上表面且与辅助源极导通。
通过采用上述技术方案,将沟槽上部区域的第二导电层刻蚀掉形成凹陷于漏极衬底上表面的导向槽,由于导向槽的存在,在生成氧化隔离层时粒子的流动倾向使粒子在导向槽内的沉积速度会更快,生成的氧化隔离层在与导向槽相对应的区域也会向下凹陷,形成自对准槽,且自对准槽的深度小于初始导向槽的深度,在后续对氧化隔离层进行刻蚀时,只需要控制刻蚀时间,由于自对准槽对应区域氧化隔离层的厚度大于其余区域氧化隔离层的厚度,因此控制第三绝缘层上表面区域氧化隔离层刻蚀完毕后,沟槽内仍会剩余有氧化隔离层对栅极与源极进行隔离,刻蚀过程通过自对准槽进行自对准接触刻蚀,相比于采用光刻胶等覆膜形式对栅极上方氧化隔离层进行隔离再对非栅极区域氧化隔离层进行刻蚀的方法,本申请工艺简单,不需要进行覆膜工艺以及后续光刻胶等覆膜的去除工艺,大大降低了工艺难度和成本,并且能够节省大量的工艺时间,生产效率高。
优选的,前序处理包括以下步骤:
在漏极衬底的上表面刻蚀出相互平行的沟槽;
生成第一绝缘层,第一绝缘层覆盖于沟槽的内壁及漏极衬底的上表面;
生成第一导电层,第一导电层覆盖于第一绝缘层的上表面;
刻蚀去除漏极衬底上表面以及沟槽上部的第一绝缘层和第一导电层,剩余在沟槽底部的第一导电层作为辅助源极;
生成第二绝缘层,第二绝缘层覆盖于漏极衬底的上表面且填充于沟槽内,以密封辅助源极;
刻蚀去除漏极衬底上表面以及沟槽上部的第二绝缘层;
生成第三绝缘层,第三绝缘层覆盖于沟槽的内壁及漏极衬底的上表面;
生成第二导电层,第二导电层填充于沟槽内。
优选的,在刻蚀所述沟槽前对所述漏极衬底的上表面进行表面酸化处理并形成表面酸化膜。
通过采用上述技术方案,表面酸化膜具有掩蔽作用,利于后续工艺中沟槽的选择性刻蚀。
优选的,所述表面酸化膜的材质包括氧化硅。
优选的,所述第一绝缘层、所述第二绝缘层以及所述第三绝缘层的材质包括氧化硅,所述第一导电层和所述第二导电层的材质包括导电多晶硅且掺杂有离子,所述源极层为金属层。
优选的,所述氧化隔离层的生成采用等离子体化学气相沉积法。
通过采用上述技术方案,等离子体化学气相沉积法对反应温度的要求低,工艺简单。
优选的,形成所述P-区和所述P+区时注入的掺杂离子为B11,形成所述导电N+区时注入的掺杂离子为P31。
第二方面,本申请提供一种自对准功率场效应管结构,采用如下的技术方案:
一种自对准功率场效应管结构,包括漏极衬底、形成于所述漏极衬底上的有源层以及形成于所述有源层上的源极层,所述漏极衬底上设有相互平行的沟槽,所述沟槽贯穿于所述有源层,所述源极层覆盖于所述沟槽;
所述沟槽内由底部至顶部依次设置有第一绝缘层、辅助源极、第二绝缘层、第三绝缘层、栅极、氧化隔离层,所述辅助源极呈包覆状位于所述第一绝缘层与所述第二绝缘层之间,所述栅极呈包覆状位于所述第三绝缘层与所述氧化隔离层之间,所述栅极的底部延伸至所述漏极衬底内,所述辅助源极与所述源极层导通;
所述沟槽上部向两侧的所述有源层扩张,所述源极层填充于所述沟槽的扩张区,所述有源层的厚度方向定义场效应管的沟道长度。
通过采用上述技术方案,由于沟槽上部向两侧的有源层扩张且源极层填充于沟槽的扩张区,因此有源层与源极层导通,并且源极层与辅助源极导通,使辅助源极具有电子流隔离栅的作用;源极层在沟槽的扩张区导通有源层,有源层沿栅极外侧包覆的第三绝缘层的轮廓可导通至漏极衬底,故能实现以有源层的厚度方向定义场效晶体管的沟道长度,具体为栅极外侧包覆的第三绝缘层的每一侧轮廓都能规划出一个晶体管沟道;由于栅极的底部延伸至漏极衬底的内部,在包覆式栅极两侧形成相对于源极层竖立向且并联的平行沟道,而且漏极衬底的下表面可作为漏极垫的接触,电子流的移动是由漏极衬底的上表面到漏极衬底的下表面,过程中经过了沟槽两侧的扩张区分流以及栅极绝缘包覆的其中一侧沟道的半栅极开通,在辅助源极的分流与隔离栅的场效应下分散在漏极衬底的下表面,实现了两个相邻源极分路下的两个半栅晶体管两侧沟道导通于漏极衬底的下表面与辅助源极之间,使原本衬底下表面漏电流的缺陷转换成有益的漏极输出,并且避免了电子流如熔丝效应集中于漏极衬底下表面的局部区域。
另外,利用源极层与辅助源极制程上的分离设计与结构上的导通,工艺上源极层只需要填充具有较大宽度的沟槽上部及沟槽扩张区,而不需要填入具有较小宽度的沟槽下部,辅助源极的材质选择也具有更多自由度,以克服工艺填孔填槽的困难、提高与漏极衬底的热膨胀适配度以及减少对漏极衬底的金属扩散效应。
优选的,所述漏极衬底包括沿远离有源层方向依次设置的轻掺杂漏极层和重掺杂漏极层,所述轻掺杂漏极层连接于所述有源层,所述沟槽位于所述轻掺杂漏极层。
优选的,所述有源层为多层结构,包括位于底层的轻掺杂沟道层、位于所述轻掺杂沟道层上方的重掺杂隔离层、以及位于所述轻掺杂沟道层上部与所述沟槽扩张区对应的重掺杂导电层,所述轻掺杂沟道层与所述重掺杂导电层相对应区域共同形成沟道且沟道在所述栅极的两侧。
通过采用上述技术方案,利用所述有源层的多层结构形成竖立向于源极层的多个且短距离的并联电阻,分别导接对应的并联晶体管沟道,避免较大电子流下个别并联晶体管沟道的烧毁,有利于消除熔丝效应。
优选的,所述源极层顶部与所述沟槽相对应区域形成有定位槽。
通过采用上述技术方案,定位槽的形成便于快速定位沟道的位置,方便场效应管的后续加工处理。
综上所述,本申请包括以下至少一种有益技术效果:
1.通过将沟槽上部区域形成导向槽,在生成氧化隔离层时粒子在导向槽内的沉积速度会更快,生成的氧化隔离层在与导向槽相对应的区域也会向下凹陷形成自对准槽,且自对准槽的深度小于初始导向槽的深度,因此自对准槽对应区域氧化隔离层的厚度大于其余区域氧化隔离层的厚度,在后续对氧化隔离层进行刻蚀时,只需要控制刻蚀时间将第三绝缘层上表面区域氧化隔离层刻蚀完毕,沟槽内仍会剩余有氧化隔离层对栅极与源极进行隔离,刻蚀过程通过自对准槽进行自对准接触刻蚀,相比于采用光刻胶等覆膜形式对栅极上方氧化隔离层进行隔离再对非栅极区域氧化隔离层进行刻蚀的方法,本申请工艺简单,不需要进行覆膜工艺以及后续光刻胶等覆膜的去除工艺,大大降低了工艺难度和成本,并且能够节省大量的工艺时间,生产效率高。
2.由于沟槽上部向两侧的有源层扩张且源极层填充于沟槽的扩张区,因此有源层与源极层导通,并且有源层沿栅极外侧包覆的第三绝缘层的轮廓导通至漏极衬底,实现了以有源层的厚度方向定义场效晶体管的沟道长度,具体为栅极外侧包覆的第三绝缘层的每一侧轮廓都能规划出一个晶体管沟道,具有更小的导通电阻;由于栅极的底部延伸至漏极衬底的内部,在包覆式栅极两侧形成相对于源极层竖立向且并联的平行沟道,电子流的移动是由漏极衬底的上表面到漏极衬底的下表面,过程中经过了沟槽两侧的扩张区分流以及栅极绝缘包覆的其中一侧沟道的半栅极开通,在辅助源极的分流与隔离栅的场效应下分散在漏极衬底的下表面,实现了两个相邻源极分路下的两个半栅晶体管两侧沟道导通于漏极衬底的下表面与辅助源极之间,使原本衬底下表面漏电流的缺陷转换成有益的漏极输出,并且避免了电子流如熔丝效应集中于漏极衬底下表面的局部区域,可实现更高电流适应能力,提供更宽的安全工作区,拥有更强的EAS(单脉冲雪崩击穿能量)能力。
3.源极层与辅助源极制程上的分离设计与结构上的导通,工艺上源极层只需要填充具有较大宽度的沟槽上部及沟槽扩张区,而不需要填入具有较小宽度的沟槽下部,辅助源极的材质选择也具有更多自由度,以克服工艺填孔填槽的困难、提高与漏极衬底的热膨胀适配度以及减少对漏极衬底的金属扩散效应。
附图说明
图1是本申请实施例制备步骤S1的示意图;
图2是本申请实施例制备步骤S2的示意图;
图3是本申请实施例制备步骤S3的示意图;
图4是本申请实施例制备步骤S4的示意图;
图5是本申请实施例制备步骤S5的示意图;
图6是本申请实施例制备步骤S5的示意图;
图7是本申请实施例制备步骤S5的示意图;
图8是本申请实施例制备步骤S6的示意图;
图9是本申请实施例制备步骤S7的示意图;
图10是本申请实施例制备步骤S7的示意图;
图11是本申请实施例制备步骤S8的示意图;
图12是本申请实施例制备步骤S9的示意图;
图13是本申请实施例制备步骤S10的示意图;
图14是本申请实施例制备步骤S11的示意图;
图15是本申请实施例制备步骤S12的示意图;
图16是本申请实施例制备步骤S13的示意图;
图17是本申请实施例制备步骤S14的示意图;
图18是本申请实施例制备步骤S14的示意图;
图19是本申请实施例制备步骤S15和S16的示意图;
图20是本申请实施例制备步骤S17的示意图;
图21是本申请实施例制得的自对准功率场效应管在横切栅极的局部结构示意图。
附图标记说明:1、漏极衬底;11、表面酸化膜;12、N+区;13、N-区;14、沟槽;15、P-区;16、导向槽;17、导电N+区;18、P+区;19、轻掺杂漏极层;110、重掺杂漏极层;2、第一绝缘层;3、第一导电层;31、辅助源极;4、第二绝缘层;5、第三绝缘层;6、第二导电层;61、栅极;7、氧化隔离层;71、自对准槽;8、源极层;81、定位槽;9、有源层;91、轻掺杂沟道层;92、重掺杂隔离层;93、重掺杂导电层。
具体实施方式
V型槽MOS场效应管,简称VMOS管或功率场效应管,在电压放大器(电压放大倍数可达数千倍)、功率放大器、开关电源和逆变器中正获得广泛应用。VMOS管的栅极与源极之间在工艺上需要生成一层氧化隔离层进行绝缘隔离,目前工艺上进行覆盖式生成,氧化隔离层整体覆盖于栅极上,氧化隔离层生成后需进行刻蚀以使沟道层与源极保持短接,通常以光刻胶等覆膜形式对栅极上方氧化隔离层进行隔离,进而将非栅极区域的氧化隔离层刻蚀掉,后续还需进行光刻胶的去除,工艺复杂。本申请通过研究出了一种自对准功率场效应管的制备方法大大降低了栅极部位氧化隔离层生成工艺的难度。
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例,而不能代表全部的实施例,也不作唯一实施例的解释。基于本发明中的实施例,本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例,都属于本发明保护的范围内。
需要说明,若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……),则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变时,则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案,以下将本发明的自对准功率场效应管的制备方法及结构做进一步详细描述与解释,但不作为本发明限定的保护范围。以下实施例中以N沟道型晶体管表示,在不同实施例变化上也可以调整为P沟道型晶体管,并且本领域技术人员应当知道说明书所指的源极与漏极是一种相对概念而非绝对概念,在具体应用中,实施例的源极可以作为漏极连接使用,实施例的漏极可以作为源极连接使用,当说明书中记载的源极作为源极连接,说明书中记载的漏极必然作为漏极连接;当说明书中记载的源极作为漏极连接,说明书中记载的漏极必然作为源极连接。为了方便理解本申请的技术方案,说明书仍使用“源极”与“漏极”,实际上不限定于源极与漏极,而是使用上代表两个不同电位极的第一电极与第二电极。此外,说明书中记载的“反极”即是与基础极相反的电极,例如源漏极的基础极是N型,则反极是P型,反之亦然。
本申请实施例公开一种自对准功率场效应管的制备方法,包括以下步骤:
S1:参照图1,作为电子器件外延层的漏极衬底1通常为晶圆形态,具体是硅晶圆,漏极衬底1的上表面经表面淀积酸化处理形成一层表面酸化膜11,表面酸化膜11的材质是氧化硅,具有掩蔽作用,有利于后续工艺中沟槽14的形成,漏极衬底1为N型但不限于N型,漏极衬底1底层为N+区12,其余则为N-区13。
S2:参照图2,由表面酸化膜11刻蚀形成相互平行的沟槽14,沟槽14延伸至漏极衬底1的N+区12,沟槽14刻蚀完成后移除表面酸化膜11。
S3:参照图3,在漏极衬底1上以淀积的方式生成第一绝缘层2,第一绝缘层2覆盖于沟槽14的内壁及漏极衬底1的上表面,从而使沟槽14的内壁绝缘处理,第一绝缘层2的材质包括但不限于氧化硅。
S4:参照图4,在漏极衬底1上以淀积填充的方式生成第一导电层3,第一导电层3覆盖于第一绝缘层2的上表面并将沟槽14填充满,第一导电层3的材质包括但不限于掺杂有离子的导电多晶硅。
S5:参照图5至图7,去除漏极衬底1上表面以及沟槽14上部的第一绝缘层2和第一导电层3,先通过回刻蚀的方法去除位于漏极衬底1上表面的第一绝缘层2和第一导电层3,然后通过化学机械抛光(CMP)的方法对漏极衬底1的上表面进行处理以实现晶面平坦化,接着通过回刻蚀的方法去除沟槽14内部分第一导电层3,只留取沟槽14下部的第一导电层3,剩余的第一导电层3作为辅助源极31,最后再通过回刻蚀的方法去除沟槽14内部分第一绝缘层2,只留取沟槽14下部的第一绝缘层2,且第一绝缘层2上表面的高度低于第一导电层3上表面的高度,使辅助源极31的下部呈嵌入式被第一绝缘层2包覆,从而使辅助源极31与漏极衬底1相隔离。
S6:参照图8,在漏极衬底1上以淀积填充的方式生成第二绝缘层4,第二绝缘层4覆盖于漏极衬底1的上表面且将沟槽14填充满,进而将裸露于第一绝缘层2的辅助电极包覆起来,且第二绝缘层4与第一绝缘层2相连接,第二绝缘层4的材质包括但不限于氧化硅,具体为高浓度等离子体二氧化硅。
S7:参照图9和图10,刻蚀去除漏极衬底1上表面以及沟槽14上部的第二绝缘层4,先通过化学机械抛光(CMP)的方法对漏极衬底1上表面的第二绝缘层4进行处理以实现晶面平坦化,然后通过回刻蚀的方法去除沟槽14上部的第二绝缘层4并使第二绝缘层4的上表面呈平面,第二绝缘层4与第一绝缘层2相配合将辅助源极31包覆于内使辅助源极31与漏极衬底1隔离开。
S8:参照图11,在漏极衬底1上以淀积的方式生成第三绝缘层5,第三绝缘层5覆盖于沟槽14的内壁及漏极衬底1的上表面,从而使沟槽14的内壁绝缘处理,第三绝缘层5的材质包括但不限于氧化硅。
S9:参照图12,在漏极衬底1上以淀积填充的方式生成第二导电层6,第二导电层6覆盖于第三绝缘层5的上表面并将沟槽14填充满,第二导电层6的底部延伸至漏极衬底1的N-区13,第二导电层6的材质包括但不限于掺杂有离子的导电多晶硅,通过化学机械抛光(CMP)的方法对第三绝缘层5上表面的第二导电层6进行去除并实现第三绝缘层5上表面晶面的平坦化。
S10:参照图13,采用脉冲离子注入的方法在漏极衬底1的上部注入掺杂离子B11形成P-区15。
S11:参照图14,采用回刻蚀的方法去除沟槽14上部的第二导电层6使第二导电层6与第三绝缘层5配合形成导向槽16,剩余的第二导电层6作为栅极61,栅极61的顶部凸出与漏极衬底1的N-区13且位于P-区15,栅极61与漏极衬底1相隔离。
S12:参照图15,采用等离子体增强化学气相沉积法(PECVD)在第三绝缘层5的上表面生成氧化隔离层7,氧化隔离层7的材质包括但不限于氧化硅,氧化隔离层7覆盖于第三绝缘层5且填充于导向槽16内,氧化隔离层7上表面与导向槽16相对应的部位向下凹陷形成自对准槽71,由于粒子的流动倾向,生成氧化隔离层7时粒子在导向槽16内的沉积速度会更快,因此自对准槽71的深度小于初始导向槽16的深度,自对准槽71对应区域氧化隔离层7的厚度大于第三绝缘层5上表面氧化隔离层7的厚度。
S13:参照图16,采用接触刻蚀法并利用自对准槽71去除漏极衬底1顶部的氧化隔离层7,通过控制刻蚀时间进行自对准接触刻蚀至第三绝缘层5上表面区域氧化隔离层7刻蚀完毕,沟槽14内仍剩余有氧化隔离层7对栅极61与源极进行隔离。
S14:参照图17和图18,采用回刻蚀的方法对P-区15位于沟槽14顶部两侧的区域进行刻蚀,刻蚀深度小于剩余氧化隔离层7厚度,刻蚀部位的P-区15的上部采用脉冲离子注入的方法注入掺杂离子P31形成导电N+区17,刻蚀部位的P-区15与导电N+区17形成沟道。
S15:参照图19,采用回刻蚀的方法去除漏极衬底1顶部剩余的第三绝缘层5。
S16:参照图19,采用脉冲离子注入的方法在漏极衬底1P-区15上部注入掺杂离子B11形成P+区18。
S17:参照图20,生成源极层8,源极层8的材质包括但不限于铝,源极层8覆盖于漏极衬底1的上表面且与辅助源极31导通,源极层8的顶部与沟槽14相对应区域形成定位槽81,以便于快速定位沟道的位置。
本申请自对准功率场效应管制备方法的原理为:通过在淀积氧化隔离层7前将沟槽14上部区域形成导向槽16,在生成氧化隔离层7时粒子因流动倾向在导向槽16内的沉积速度会更快,生成的氧化隔离层7在与导向槽16相对应的区域也会向下凹陷形成自对准槽71,且自对准槽71的深度小于初始导向槽16的深度,因此自对准槽71对应区域氧化隔离层7的厚度大于其余区域氧化隔离层7的厚度,在后续对氧化隔离层7进行刻蚀时,只需要控制刻蚀时间将第三绝缘层5上表面区域氧化隔离层7刻蚀完毕,沟槽14内仍会剩余有氧化隔离层7对栅极61与源极进行隔离,刻蚀过程通过自对准槽71进行自对准接触刻蚀,相比于采用光刻胶等覆膜形式对栅极61上方氧化隔离层7进行隔离再对非栅极61区域氧化隔离层7进行刻蚀的方法,本申请工艺简单,不需要进行覆膜工艺以及后续光刻胶等覆膜的去除工艺,大大降低了工艺难度和成本,减少了工艺波动的影响,并且能够节省大量的工艺时间,生产效率高。
本申请实施例还公开一种采用上述制备方法制得的自对准功率场效应管,包括漏极衬底1、形成于漏极衬底1上表面的有源层9以及形成于有源层9上表面的源极层8。
漏极衬底1上设有相互平行的沟槽14,沟槽14的深度不超过漏极衬底1的厚度,沟槽14贯穿于有源层9,源极层8覆盖于沟槽14,源极层8的顶部与沟槽14相对应区域形成有定位槽81,以便于快速定位沟道的位置。
漏极衬底1包括沿远离有源层9方向依次设置的轻掺杂漏极层19和重掺杂漏极层110,轻掺杂漏极层19连接于有源层9,沟槽14位于轻掺杂漏极层19。
沟槽14内由底部至顶部依次淀积有第一绝缘层2、辅助源极31、第二绝缘层4、第三绝缘层5、栅极61以及氧化隔离层7。
第一绝缘层2覆盖于沟槽14下部的侧壁且将沟槽14下部的侧壁绝缘处理,辅助源极31呈包覆状位于第一绝缘层2与第二绝缘层4之间且与漏极衬底1隔离开,第二绝缘层4覆盖于第一绝缘层2和辅助源极31的上方。
第三绝缘层5覆盖于沟槽14上部的侧壁且将沟槽14上部的侧壁绝缘处理,栅极61呈包覆状位于第三绝缘层5与氧化隔离层7之间且与漏极衬底1隔离开,氧化隔离层7覆盖于栅极61的上表面,辅助源极31与源极层8导通,栅极61的底部延伸至漏极衬底1所在区域。
沟槽14上部向两侧的有源层9扩张,源极层8填充于沟槽14的扩张区,有源层9的厚度方向定义场效应管的沟道长度。
有源层9为多层结构,包括位于底层的轻掺杂沟道层91、位于轻掺杂沟道层91上方的重掺杂隔离层92、以及位于轻掺杂沟道层91上部与沟槽14扩张区对应的重掺杂导电层93,重掺杂导电层93与其下方对应的轻掺杂沟道层91形成沟道。
本申请自对准功率场效应管结构的原理为:由于沟槽14上部向两侧的有源层9扩张且源极层8填充于沟槽14的扩张区,因此有源层9与源极层8导通,并且源极层8与辅助源极31导通,使辅助源极31具有电子流隔离栅的作用。源极层8在沟槽14的扩张区导通有源层9,有源层9沿栅极61外侧包覆的第三绝缘层5的轮廓可导通至漏极衬底1,故能实现以有源层9的厚度方向定义场效晶体管的沟道长度,具体为栅极61外侧包覆的第三绝缘层5的每一侧轮廓都能规划出一个晶体管沟道。由于栅极61的底部延伸至漏极衬底1的内部,在包覆式栅极61两侧形成相对于源极层8竖立向且并联的平行沟道,而且漏极衬底1的下表面可作为漏极垫的接触,电子流的移动是由漏极衬底1的上表面到漏极衬底1的下表面,过程中经过了沟槽14两侧的扩张区分流以及栅极61绝缘包覆的其中一侧沟道的半栅极61开通,在辅助源极31的分流与隔离栅的场效应下分散在漏极衬底1的下表面,实现了两个相邻源极分路下的两个半栅晶体管两侧沟道导通于漏极衬底1的下表面与辅助源极31之间,使原本衬底下表面漏电流的缺陷转换成有益的漏极输出,并且避免了电子流如熔丝效应集中于漏极衬底1下表面的局部区域。另外,利用源极层8与辅助源极31制程上的分离设计与结构上的导通,工艺上源极层8只需要填充具有较大宽度的沟槽14上部及沟槽14扩张区,而不需要填入具有较小宽度的沟槽14下部,辅助源极31的材质选择也具有更多自由度,以克服工艺填孔填槽的困难、提高与漏极衬底1的热膨胀适配度以及减少对漏极衬底1的金属扩散效应。
本具体实施例仅仅是对本申请的解释,其并不是对本申请的限制,本领域技术人员在阅读完本说明书后可以根据需要对本实施例做出没有创造性贡献的修改,但只要在本申请的权利要求范围内都受到专利法的保护。

Claims (8)

1.一种自对准功率场效应管的制备方法,其特征在于,包括以下步骤:
对漏极衬底(1)进行前序处理以形成沟槽(14)并在沟槽(14)内由下至上依次生成第一绝缘层(2)、第一导电层(3)、第二绝缘层(4)、第三绝缘层(5)以及第二导电层(6),第一导电层(3)作为辅助源极(31)被包覆于第一绝缘层(2)和第二绝缘层(4)之间且与漏极衬底(1)隔离,在漏极衬底(1)上部注入掺杂离子形成P-区(15);
刻蚀去除沟槽(14)上部的第二导电层(6)形成导向槽(16),剩余的第二导电层(6)作为栅极(61),且栅极(61)相对凹陷于沟槽(14)的开口;
在第三绝缘层(5)的上表面生成氧化隔离层(7),氧化隔离层(7)上表面与导向槽(16)相对应的部位自然形成凹陷状的自对准槽(71);
采用接触刻蚀法并利用自对准槽(71)去除漏极衬底(1)顶部的氧化隔离层(7)的一部分,进行自对准接触刻蚀露出沟槽(14),所述氧化隔离层(7)刻蚀后形成为:在沟槽(14)内的第一剩余氧化隔离层(7),以隔离栅极(61);以及,在漏极衬底(1)顶部上且与第一剩余氧化隔离层(7)间隔分离的第二剩余氧化隔离层(7);
对P-区(15)位于沟槽(14)顶部两侧的区域进行刻蚀,刻蚀深度小于第二剩余氧化隔离层(7)厚度;刻蚀部位的P-区(15)的上部注入掺杂离子形成导电N+区(17),刻蚀部位的P-区(15)在栅极(61)两侧形成沟道;去除漏极衬底(1)顶部剩余的第二剩余氧化隔离层(7);在漏极衬底(1)刻蚀部位之间的P-区(15)上部注入掺杂离子形成P+区(18);
生成源极层(8),源极层(8)覆盖于漏极衬底(1)的上表面且与辅助源极(31)导通;
其中,器件成品中形成于所述漏极衬底(1)上的有源层(9)为多层结构,包括位于底层的轻掺杂沟道层(91)、位于所述轻掺杂沟道层(91)上方且在所述沟槽(14)扩张凹陷区之间台面区上的重掺杂隔离层(92)、以及位于所述轻掺杂沟道层(91)上部与所述沟槽(14)扩张凹陷区对应的重掺杂导电层(93);
重掺杂隔离层(92)的图案化对应形成P+区(18)的工序;重掺杂导电层(93)的图案化对应形成导电N+区(17)的工序;
所述源极层(8)连续的覆盖在重掺杂隔离层(92)与重掺杂导电层(93)上,所述源极层(8)顶部与所述沟槽(14)相对应区域形成有定位槽(81)。
2.根据权利要求1所述的自对准功率场效应管的制备方法,其特征在于,前序处理包括以下步骤:
在漏极衬底(1)的上表面刻蚀出相互平行的沟槽(14);
生成第一绝缘层(2),第一绝缘层(2)覆盖于沟槽(14)的内壁及漏极衬底(1)的上表面;
生成第一导电层(3),第一导电层(3)覆盖于第一绝缘层(2)的上表面;
刻蚀去除漏极衬底(1)上表面以及沟槽(14)上部的第一绝缘层(2)和第一导电层(3),剩余在沟槽(14)底部的第一导电层(3)作为辅助源极(31);
生成第二绝缘层(4),第二绝缘层(4)覆盖于漏极衬底(1)的上表面且填充于沟槽(14)内,以密封辅助源极(31);
刻蚀去除漏极衬底(1)上表面以及沟槽(14)上部的第二绝缘层(4);
生成第三绝缘层(5),第三绝缘层(5)覆盖于沟槽(14)的内壁及漏极衬底(1)的上表面;
生成第二导电层(6),第二导电层(6)填充于沟槽(14)内。
3.根据权利要求1所述的自对准功率场效应管的制备方法,其特征在于:在刻蚀所述沟槽(14)前对所述漏极衬底(1)的上表面进行表面酸化处理并形成表面酸化膜(11)。
4.根据权利要求3所述的自对准功率场效应管的制备方法,其特征在于:所述表面酸化膜(11)的材质包括氧化硅。
5.根据权利要求1所述的自对准功率场效应管的制备方法,其特征在于:所述第一绝缘层(2)、所述第二绝缘层(4)以及所述第三绝缘层(5)的材质包括氧化硅,所述第一导电层(3)和所述第二导电层(6)的材质包括导电多晶硅且掺杂有离子,所述源极层(8)为金属层。
6.根据权利要求1所述的自对准功率场效应管的制备方法,其特征在于:所述氧化隔离层(7)的生成采用等离子体化学气相沉积法。
7.一种由权利要求1-6中任意一项所述的制备方法制得的自对准功率场效应管结构,其特征在于,该自对准功率场效应管结构包括:漏极衬底(1)、形成于所述漏极衬底(1)上的有源层(9)以及形成于所述有源层(9)上的源极层(8),所述漏极衬底(1)上设有相互平行的沟槽(14),所述沟槽(14)贯穿于所述有源层(9),所述源极层(8)覆盖于所述沟槽(14);
所述沟槽(14)内由底部至顶部依次设置有第一绝缘层(2)、辅助源极(31)、第二绝缘层(4)、第三绝缘层(5)、栅极(61)、第一剩余氧化隔离层(7),所述辅助源极(31)呈包覆状位于所述第一绝缘层(2)与所述第二绝缘层(4)之间,所述栅极(61)呈包覆状位于所述第三绝缘层(5)与所述第一剩余氧化隔离层(7)之间,所述栅极(61)的底部延伸至所述漏极衬底(1)内,所述辅助源极(31)与所述源极层(8)导通;
所述沟槽(14)上部向两侧的所述有源层(9)扩张,所述源极层(8)填充于所述沟槽(14)的扩张区,所述有源层(9)的厚度方向定义场效应管的沟道长度。
8.根据权利要求7所述的自对准功率场效应管结构,其特征在于:所述漏极衬底(1)包括沿远离有源层(9)方向依次设置的轻掺杂漏极层(19)和重掺杂漏极层(110),所述轻掺杂漏极层(19)连接于所述有源层(9),所述沟槽(14)位于所述轻掺杂漏极层(19)。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
US5705440A (en) * 1995-09-13 1998-01-06 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions
US5888873A (en) * 1996-11-06 1999-03-30 Advanced Micro Devices, Inc. Method of manufacturing short channel MOS devices
CN107134495A (zh) * 2017-06-16 2017-09-05 睿力集成电路有限公司 一种半导体晶体管结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623501B (zh) * 2011-01-28 2015-06-03 万国半导体股份有限公司 带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管
WO2012144147A1 (ja) * 2011-04-20 2012-10-26 パナソニック株式会社 縦型ゲート半導体装置およびその製造方法
CN106571397A (zh) * 2016-11-15 2017-04-19 深圳深爱半导体股份有限公司 平面型金属氧化物半导体场效应管及其制造方法
CN107578992A (zh) * 2017-07-17 2018-01-12 中航(重庆)微电子有限公司 自对准源极接触孔的高密度沟槽型器件结构及其制备方法
CN107871787B (zh) * 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
CN111403292B (zh) * 2020-04-27 2023-08-18 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
US5705440A (en) * 1995-09-13 1998-01-06 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions
US5888873A (en) * 1996-11-06 1999-03-30 Advanced Micro Devices, Inc. Method of manufacturing short channel MOS devices
CN107134495A (zh) * 2017-06-16 2017-09-05 睿力集成电路有限公司 一种半导体晶体管结构及其制备方法

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