CN113222131A - 基于1t1r的可实现带符号权重系数的突触阵列电路 - Google Patents

基于1t1r的可实现带符号权重系数的突触阵列电路 Download PDF

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Abstract

本发明公开了一种基于1T1R的可实现带符号权重系数的突触阵列电路，单个突触阵列包括正权重实现单元与负权重实现单元，正权重实现单元为标准n*n的1T1R阵列，其中1T1R标准单元包括一个NMOS选通管与一个阻变存储器件RRAM；负权重实现单元由2N个NMOS选通管和2N个电阻构成。在本发明中，通过一列上的正、负权重实现单元的电流在局部被抵消，可以局部有效减小“IR drop”和“Transient errors”；在相同的面积下，1T1R结构可以成倍增大计算密度，减少操作时间，提高计算并行度；根据具体应用场景的不同，可配置为基于2T2R的带符号权重系数突触阵列，实现更高精度的权重系数。

Description

基于1T1R的可实现带符号权重系数的突触阵列电路
技术领域
本发明涉及半导体技术领域，尤其涉及一种基于1T1R的可实现带符号权重系数的突触阵列电路。
背景技术
随着摩尔定律逐步逼近物理极限，特征尺寸缩小的同时，半导体电路的性能提升速度却在减缓。在《半导体行业器件和系统的国际路线图》(IRDS)中提出了“超越摩尔定律”和“后CMOS技术”的概念，指出未来需要为人工智能构想全新的计算架构，这就需要跨层研究整个系统、电路和算法层次的非冯·诺伊曼计算体系结构。
为了克服冯-诺伊曼架构中晶体管缩放导致的成本效益下降和数据传输固有的低效率问题，现已提出了利用并行乘法累加(MAC)计算实现高速、低功耗系统的存内计算(CIM)。基于非易失性存储器(NVM)的存内计算(CIM)在处理人工智能(AI)应用程序的深度学习任务以及类脑的神经形态计算领域显示了显著的优势。其中，阻变存储器件(RRAM)更是由于其优良的器件特性被广泛应用在存算一体尤其是脉冲神经网络(SNN)的突触电路设计中。RRAM本质上是金属-绝缘体-金属(MIM)结构，通过在阻变器件上外加不同大小的电压，两个电极之间的电阻状态可以通过导电细丝的形成或界面式开关以非挥发性方式改变。相较于其他NVM，RRAM具有以下优良特点：(1)电阻开关的丝状特性使其有潜力扩展到远低于亚10纳米的特征尺寸。(2)较低的开关电压允许低功耗操作。(3)非常简单的平面双端结构和制造友好的材料便于与标准CMOS技术集成。(4)具有生物学上的可塑性，是实现生物突触电等效的理想候选器件。
RRAM器件通常以交叉点阵列的形式被使用，基本单元(1T1R)一般由一个BJT管或MOS管作为选通管和一个RRAM电阻可变器件构成。目前相关工作中运用RRAM实现带符号突触权重系数，其缺陷主要有三个：
1、相关工作中使用反相器实现负向电流，每一列又额外需要选择电路，导致突触电路面积过大，而且能实现的权重变化范围很小。
2、在非易失性存储器阵列中执行MAC操作时，Source Line和Bit Line上的“IRdrop”和“transienterrors”会导致计算精度的下降，进一步限制了并行性。
3、目前相关工作中的SW-2T2R结构与计算精度要求较高的应用场景匹配，但大多数对精度需求不高的应用场景，相对应会造成资源浪费。
因此，需要一种高效且可实现带符号权重系数的突触阵列结构，用更低的资源消耗达到更高的计算密度，实现更复杂的功能，最终提高计算的并行性。在卷积神经网络(CNN)、脉冲神经网络(SNN)等利用RRAM突触阵列进行模拟计算的电路架构设计中都具有良好的应用前景。
发明内容
本发明的目的是提供一种基于1T1R的可实现带符号权重系数的突触阵列电路，相较于先前工作相同的面积消耗下可达到更大的计算密度，有效缓解了上述技术缺陷。
本发明的目的是通过以下技术方案实现的：
一种基于1T1R的可实现带符号权重系数的突触阵列电路，包括：正权重实现单元、负权重实现单元、水平方向上的控制信号线WLN与WLP、水平方向上的输入信号线BLN与BLP、以及垂直方向上的输出信号线SL；
所述正权重实现单元为标准n*n的1T1R阵列，每一1T1R单元三个端口各自连接控制信号线WLP、输入信号线BLP与输出信号线SL；同一行的1T1R单元连接同一个控制信号线WLP与同一个输入信号线BLP，同一列的1T1R单元连接同一个输出信号线SL；
所述负权重实现单元包括：n个水平方向上排列的NMOS选通管与电阻、以及n个垂直方向上排列的NMOS选通管与电阻；2n个NMOS选通管的栅端连接同一个控制信号线WLN；垂直方向上，各NMOS选通管的漏端经电阻连接输入信号线BLN；水平方向上，各NMOS选通管的源端经电阻连接输出信号线SL；水平方向上n个NMOS选通管的漏端与垂直方向上n个NMOS选通管的源端连接。
由上述本发明提供的技术方案可以看出，在同一条Source Line上实现正向positive电流和反向negative电流，可以局部有效减小“IR drop”和“Transient errors”；采用的结构相较于现有的SW-2T2R结构，在相同的面积下，1T1R结构可以成倍增大计算密度，减少操作时间，提高计算并行度，晶体管的减少也有效减少了操作时间，实现了高效的可实现带符号权重系数的突触阵列；根据具体应用场景的不同，可配置为基于2T2R的带符号权重系数突触阵列，实现更高精度的权重系数。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种基于1T1R的可实现带符号权重系数的突触阵列电路的示意图；
图2为本发明实施例提供的SW-1T1R突触阵列权重系数实现原理图；
图3为本发明实施例提供的操作信号时序图；
图4为本发明实施例提供的可实现的突触权重大小及MAC结果示意图；
图5为本发明实施例提供的SW-1T1R为突触阵列的一个神经网络电路整体结构示意图；
图6为本发明实施例提供的SW-1T1R突触阵列扩展原理图；
图7为本发明实施例提供的重构的SW-2T2R结构原理图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种基于1T1R的可实现带符号权重系数的突触阵列电路(可简称为SW-1T1R突触阵列电路)，如图1所示，其主要包括：其正权重实现单元、负权重实现单元、水平方向上的控制信号线WLN(Word Line Negative)与WLP(Word LinePositive)、水平方向上的输入信号线BLN(Bit Line Negative)与BLP(Bit Line Positive)、以及垂直方向上的输出信号线SL(Source Line)。
1、正权重实现单元(Positive部分)。
所述正权重实现单元为标准n*n的1T1R阵列，每一1T1R单元三个端口各自连接控制信号线WLP、输入信号线BLP与输出信号线SL；同一行的1T1R单元连接同一个控制信号线WLP与同一个输入信号线BLP，同一列的1T1R单元连接同一个输出信号线SL；
本发明实施例中，每一所述1T1R单元中包含一个NMOS选通管与一个RRAM；同一行1T1R单元中NMOS选通管的栅端连接同一个控制信号线WLP，漏端经RRAM连接同一个输入信号线BLP，同一列1T1R单元中NMOS选通管的源端连接同一个输出信号线SL。
2、负权重实现单元(Negative部分)。
所述负权重实现单元包括：n个水平方向上排列的NMOS选通管与电阻、以及n个垂直方向上排列的NMOS选通管与电阻；2n个NMOS选通管的栅端连接同一个控制信号线WLN；垂直方向上，各NMOS选通管的漏端经电阻连接输入信号线BLN；水平方向上，各NMOS选通管的源端经电阻连接输出信号线SL；水平方向上n个NMOS选通管的漏端与垂直方向上n个NMOS选通管的源端连接。
所述正权重实现单元内部进行MAC操作后，通过输出信号线SL输出正向的计算结果，表现为电流IPos，所述负权重实现单元内部进行MAC操作后，通过输出信号线SL输出负向的计算结果，表现为电流INeg，最终的MAC操作结果为：
ISL[j]＝IPos[j]-INeg[j]
其中，j表示列序号。
本发明实施例中，通过配置正权重实现单元中RRAM电导大小Gij，以及负权重实现单元中电阻应电导大小G_com来实现带符号突触权重系数，带符号突触权重系数正、负或为零，表示为WCELL＝Gij-G_com。
以上介绍了突触阵列电路的主体结构，在实际应用中，可以通过在行和列方向上规律的排布与连线扩展成更大规模的突触阵列；还可以通过控制输入信号重构为基于2T2R的带符号权重系数突触阵列，面向更高精度权重需求应用场景。
如图2所示，为本发明实施例提供突触阵列权重系数实现原理图，左侧为具体的带符号权重系数实现电路图，右侧为公式推导过程。
1)正权重实现单元由标准的N*N 1T1R RRAM阵列实现，其中标准的1T1R单元按照图示方向排布，水平方向上1T1R中NMOS选通管栅端接WLP输入信号，当正脉冲输入时，根据NMOS管的特性，NMOS管导通，在漏端和源端之间形成电流通路；漏端连接RRAM再通过输入信号线BLP输入VCLP+VREAD大小的电压，由于阵列输出信号线SL通常外接SAR-ADC可以将SL上的电压钳位到VCLP(一般设置为1/2VDD)，因此RRAM两端形成电势差(可设置的用于MAC的电压VREAD)，进而产生输出信号线SL上正向的电流IPos；
如果整个1T1R阵列中，n行1T1R单元各自连接的输入信号线BLP(即BLP[0]～BLP[n-1])均输入电压VCLP+VP i(VP i指代不同行i所对应的不同VREAD大小，p指代positive，不为变量)，RRAM电导大小为Gij，则推导得出：
Figure BDA0003049324110000051
其中，其中，i、j各自表示行、列序号。
2)负权重实现单元由外围2n个NMOS选通管和2n个固定大小的电阻连接实现，排布方式如图1与图2所示。所有NMOS选通管栅端接同一个选通信号WLN[0]，当正脉冲输入时，根据MOS管的特性，MOS管导通，在漏端和源端之间形成电流通路，此时负权重实现单元等效于一个纯电阻网络，垂直方向上，各NMOS选通管的漏端经电阻连接输入信号线BLN输入VCLP-VREAD大小的电压，水平方向上，各NMOS选通管的源端经电阻连接输出信号线SL；由于阵列输出信号线SL通常外接SAR-ADC可以将SL上的电压钳位到VCLP(一般设置为1/2VDD)，因此RRAM两端形成电势差(可设置的用于MAC的电压VREAD)，进而产生输出信号线SL上负向的电流INeg。
如果负权重实现单元中，垂直方向上各NMOS选通管各自经相应输入信号线BLP均输入电压VCLP-VN i(VN i指代不同行i所对应的不同VREAD大小，N指代negative，不为变量)，电阻对应电导大小为G_com，则推导得出：
Figure BDA0003049324110000052
其中，其中，i、j各自表示行、列序号。
综上，假设
Figure BDA0003049324110000053
则有
Figure BDA0003049324110000054
即这个阵列中WCELL＝Gij-G_com，其中，Positive部分不同行i不同列j的RRAM对应的电导大小为GPOS＝Gij，Negative部分所有电阻对应电导大小为GNEG＝G_com，G_com为固定值，Gij根据RRAM的特性可以配置成不同大小，最终每个单元实现的权重大小可为正、负或为零。
通过上述原理介绍可知，本发明实施例提供的突触阵列电路，可以通过两个方面减少“IRdrop”来提高CIM精度：1)对于某一个RRAM计算单元，如果GPOS＝GNEG，ICELL可以减少到零，其中，ICELL表示RRAM输出的电流ISL，第j列中n个RRAM的ICELL组成ISL[j])；2)通过同一列上正、负权重的电流可在局部被抵消掉。
如图3所示，为本发明实施例提供的突触阵列电路的操作时序图示例，从图中可得根据配置的RRAM阻值大小不同，最终可以得到不同大小的ICELL，从而得到了不同的MAC结果。
在本发明实施例中，RRAM的精度决定了所设计的阵列中单元的权重精度，如图4的真值表所示。最终单个单元可实现的权重大小范围是根据RRAM器件的中间状态决定的。如果单个RRAM器件可实现的阻值状态为1bit(即2个状态：0：HRS高阻态、2:LRS低阻态)，则对应地可以配置R_com＝1(即中间的电阻态)，根据图4的(a)部分所示计算结果得，可实现1bit带符号位的权重，MAC的结果也相对应地列在表格中；如果单个RRAM器件可以实现的阻值状态为3bit(包含5个状态：0:HRS高阻态4:LRS低阻态，电阻大小依次表示为0>1>2>3>4)，则对应地可以配置R_com＝2(即中间的电阻态)，根据图4的(b)部分所示计算结果可实现3bit带符号位的权重，MAC的结果也相对应地如表格所示。
本发明实施例提供的突触阵列电路可应用于神经网络中，如图5所示，为基于本发明实施例SW-1T1R为突触阵列的一个神经网络电路整体结构示意图，实现了一个两层的感知机，该神经网络电路由两个全连接的权重数组和三层神经元组成。对应到电路结构上，分别由两个SW-1T1R阵列、输入/输出缓冲器、SAR-ADC、以及驱动电路、外围电路等组成。在SW-1T1R阵列中，正权值和负权值连接在同一输出列上，使得一个x位有符号权重{1位符号，(x-1)位数据}存储在SW-1T1R单元中。在n个并行MAC操作过程中，输入的信号将从InputBuffer经由WL Driver和BL Driver驱动下进入到突触阵列中，n个SAR-ADC分别将n条SLs上的电压钳位到VCLP，在此条件下，输入与存储在阵列中的权重执行MAC操作得到SLs输出电流，再经由SAR-ADC转换为数字输出。每个MAC操作都计算一个维度的1bit输入向量和一个x-bit符号权重向量的乘积。最终得到的SL电流是在同一列上所有的SW-1T1R单元电流积累的结果。SAR-ADC的输出存储在寄存器中，并同时采样到下一个突触阵列作为输入数据。同理，在下一层中进行和前一层同样的MAC操作，并得到输出结果存入Output Buffer。
如图6所示，本发明实例中的SW-1T1R突触阵列还可以通过水平方向上多个阵列对应的WLN、WLP、BLN、BLP相连接以及垂直方向上的多个阵列对应的SL相连接，构成更大规模的SW-1T1R阵列，有效地提高计算并行度。
值得一提的是，在本发明实施例中，还可重构地实现SW-2T2R阵列，如图7所示，可以通过设置控制信号WLN[0]输入为低电平，保持原先Negative部分的所有晶体管关断，新的Positive和Negative构成部分如图所示，采用一种差分的方式，Positive和Negative中的一对1T1R单元构成可实现带符号突触权重系数的2T2R单元结构，实现原理类似于上述SW-1T1R操作方式，这里不再赘述，该结构虽然相同的面积下相较于SW-1T1R计算密度减小，但由于带符号权重实现都利用了RRAM，所以可实现的权重精度相应有所增加，可用于对计算精度需求较高的应用场景。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (6)

1.一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，包括：正权重实现单元、负权重实现单元、水平方向上的控制信号线WLN与WLP、水平方向上的输入信号线BLN与BLP、以及垂直方向上的输出信号线SL；
所述正权重实现单元为标准n*n的1T1R阵列，每一1T1R单元三个端口各自连接控制信号线WLP、输入信号线BLP与输出信号线SL；同一行的1T1R单元连接同一个控制信号线WLP与同一个输入信号线BLP，同一列的1T1R单元连接同一个输出信号线SL；
所述负权重实现单元包括：n个水平方向上排列的NMOS选通管与电阻、以及n个垂直方向上排列的NMOS选通管与电阻；2n个NMOS选通管的栅端连接同一个控制信号线WLN；垂直方向上，各NMOS选通管的漏端经电阻连接输入信号线BLN；水平方向上，各NMOS选通管的源端经电阻连接输出信号线SL；水平方向上n个NMOS选通管的漏端与垂直方向上n个NMOS选通管的源端连接。
2.根据权利要求1所述的一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，所述正权重实现单元内部进行MAC操作后，通过输出信号线SL输出正向的计算结果，表现为电流IPos，所述负权重实现单元内部进行MAC操作后，通过输出信号线SL输出负向的计算结果，表现为电流INeg，最终的MAC操作结果为：
ISL[j]＝IPos[j]-INeg[j]
其中，j表示列序号。
3.根据权利要求1或2所述的一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，每一所述1T1R单元中包含一个NMOS选通管与一个RRAM；同一行1T1R单元中NMOS选通管的栅端连接同一个控制信号线WLP，漏端经RRAM连接同一个输入信号线BLP，同一列1T1R单元中NMOS选通管的源端连接同一个输出信号线SL。
4.根据权利要求3所述的一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，
当正脉冲输入时，所述正权重实现单元中NMOS选通管导通，在漏端和源端之间形成电流通路；漏端连接RRAM再通过输入信号线BLP输入VCLP+VREAD大小的电压，并在输出信号线SL上产生正向的电流IPos；其中，VCLP表示输出信号线SL的钳位电压，VREAD表示用于MAC操作的电压；
如果整个1T1R阵列中，n行1T1R单元各自连接的输入信号线BLP均输入电压VCLP+VP i，RRAM电导大小为Gij，则推导得出：
Figure FDA0003049324100000021
其中，其中，i、j各自表示行、列序号，VP i表示正权重实现单元中每一行对应的电压VREAD。
5.根据权利要求1或2所述的一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，
当正脉冲输入时，所述负权重实现单元中NMOS选通管导通，在漏端和源端之间形成电流通路，此时负权重实现单元等效于一个纯电阻网络，垂直方向上，各NMOS选通管的漏端经电阻连接输入信号线BLN输入VCLP-VREAD大小的电压，水平方向上，各NMOS选通管的源端经电阻连接输出信号线SL输出负向的电流INeg；其中，VCLP表示输出信号线SL的钳位电压，VREAD表示用于MAC操作的电压；
如果负权重实现单元中，垂直方向上各NMOS选通管各自经相应输入信号线BLP均输入电压VCLP-VN i，电阻对应电导大小为G_com，则推导得出：
Figure FDA0003049324100000022
其中，其中，i、j各自表示行、列序号，VN i表示负权重实现单元中每一行对应的电压VREAD。
6.根据权利要求1所述的一种基于1T1R的可实现带符号权重系数的突触阵列电路，其特征在于，通过配置正权重实现单元中RRAM电导大小Gij，以及负权重实现单元中电阻应电导大小G_com来实现带符号突触权重系数，带符号突触权重系数正、负或为零，表示为WCELL＝Gij-G_com。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123973A1 (zh) * 2021-12-31 2023-07-06 上海集成电路装备材料产业创新中心有限公司 实现卷积运算的电路及其方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
CN109800870A (zh) * 2019-01-10 2019-05-24 华中科技大学 一种基于忆阻器的神经网络在线学习系统
CN110378475A (zh) * 2019-07-08 2019-10-25 浙江大学 一种基于多位并行二进制突触阵列的神经形态计算电路
CN110852429A (zh) * 2019-10-28 2020-02-28 华中科技大学 一种基于1t1r的卷积神经网络及其操作方法
CN112183739A (zh) * 2020-11-02 2021-01-05 中国科学技术大学 基于忆阻器的低功耗脉冲卷积神经网络的硬件架构
US20210064974A1 (en) * 2019-08-30 2021-03-04 International Business Machines Corporation Formation failure resilient neuromorphic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108921290A (zh) * 2018-06-29 2018-11-30 清华大学 神经突触单元电路、神经网络电路和信息处理系统
CN109800870A (zh) * 2019-01-10 2019-05-24 华中科技大学 一种基于忆阻器的神经网络在线学习系统
CN110378475A (zh) * 2019-07-08 2019-10-25 浙江大学 一种基于多位并行二进制突触阵列的神经形态计算电路
US20210064974A1 (en) * 2019-08-30 2021-03-04 International Business Machines Corporation Formation failure resilient neuromorphic device
CN110852429A (zh) * 2019-10-28 2020-02-28 华中科技大学 一种基于1t1r的卷积神经网络及其操作方法
CN112183739A (zh) * 2020-11-02 2021-01-05 中国科学技术大学 基于忆阻器的低功耗脉冲卷积神经网络的硬件架构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HONGTAO LIU，AND ETC: "Uniformity Improvement in 1T1R RRAM With Gate Voltage Ramp Programming", 《 IEEE ELECTRON DEVICE LETTERS》 *
陈佳等: "基于忆阻器的神经网络应用研究", 《微纳电子与智能制造》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023123973A1 (zh) * 2021-12-31 2023-07-06 上海集成电路装备材料产业创新中心有限公司 实现卷积运算的电路及其方法

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