CN113222127A - 脉冲神经网络电路及其运作方法 - Google Patents

Abstract

本发明公开了一种脉冲神经网络电路及其运作方法。脉冲神经网络电路包括一位线输入突触阵列及一神经元电路。位线输入突触阵列包括多个页面缓冲器、多个位线晶体管、多个位线、多个存储单元、一字线、多个源极线及多个源极线晶体管。页面缓冲器用以提供多个数据信号。各个位线晶体管电性连接于这些页面缓冲器的其中之一。各个位线接收这些数据信号的其中之一。这些源极线晶体管连接在一起。神经元电路用以输出一反馈脉冲。

Description

脉冲神经网络电路及其运作方法

技术领域

本发明是有关于一种电路及其运作方法，且特别是有关于一种脉冲神经网络电路及其运作方法。

背景技术

随着人工智能的蓬勃发展，能够提供隐私保护、强大计算能力和低能耗的边缘计算的新兴架构已经引起各个应用领域的广泛关注。

利用对本地存储设备的训练和推理的优势，可以彻底减少冯·诺依曼(vonNeumann)架构的数据移动的能耗，脉冲神经网络(spiking neural networks，SNN)被认为是边缘计算最有希望的候选者之一。虽然使用脉冲神经网络从概念上能够提高能源效率，但储存阵列的操作功耗仍然相当的高，而无法被忽视。

发明内容

本发明是有关于一种脉冲神经网络电路及其运作方法，其采用位线输入架构来输入数据信号。相对于字线输入架构，位线输入架构不仅降低了能量消耗，更显著增加存储阵列的面积效率。

根据本发明的一方面，提出一种脉冲神经网络电路(spiking neural networkscircuit，SNN circuit)。脉冲神经网络电路包括一位线输入突触阵列(bit-line inputsynapse array)及一神经元电路(neuron circuit)。位线输入突触阵列包括多个页面缓冲器、多个位线晶体管、多个位线、多个存储单元、一字线、多个源极线及多个源极线晶体管。页面缓冲器用以提供多个数据信号。各个位线晶体管电性连接于这些页面缓冲器的其中之一。各个位线电性连接于这些位线晶体管的其中之一，以接收这些数据信号的其中之一。各个存储单元电性连接于这些位线的其中之一。字线电性连接于这些存储单元。各个源极线电性连接于这些存储单元的其中之一。各个源极线晶体管电性连接于这些源极线的其中之一。这些源极线晶体管连接在一起。神经元电路用以输出一反馈脉冲(feedback pulse)。

根据本发明的一方面，提出一种脉冲神经网络电路(spiking neural networkscircuit，SNN circuit)的运作方法。脉冲神经网络电路包括一位线输入突触阵列(bit-line input synapse array)及一神经元电路(neuron circuit)。位线输入突触阵列包括多个位线、多个存储单元、一字线及多个源极线。各个存储单元电性连接于这些位线的其中之一。字线电性连接于这些存储单元。各个源极线电性连接于这些存储单元的其中之一。运作方法包括以下步骤。于一读取程序(read phase)中，输入多个数据信号至这些位线。于读取程序中，以这些源极线收集反映这些数据信号的多个电流。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1绘示类神经系统(neural system)的概念图。

图2绘示脉冲神经网络电路(spiking neural networks circuit，SNN circuit)的概念图

图3绘示脉冲神经网络电路的示意图。

图4绘示位线输入突触阵列的示意图。

图5说明脉冲神经网络电路的运作方法的流程。

图6说明赢者全取规则。

图7绘示位线输入突触阵列的运作流程。

图8A～8E说明图7的各步骤。

图9A说明赢家被输入图案信号时的操作条件。

图9B说明赢家被输入背景信号时的操作条件。

图10A说明页面缓冲器于输入程序的运作。

图10B说明页面缓冲器于读取程序的运作。

图10C说明赢家的页面缓冲器于更新程序的运作。

图10D说明输家的页面缓冲器于更新程序的运作。

【符号说明】

1000：脉冲神经网络电路

A1，A2：轴突

B1，B2：细单元本体

BL：位线

BLT：位线晶体管

R1，R2：树突

d1：数据信号

d1’：偏移后数据信号

EP：擦除脉冲

I1：电流

IAF：集成和发射电路

IH：抑制场效晶体管

LC：闩锁器

LS：电平移位器

LTD：长期抑制信号

LTP：长期增益信号

N1，N2：NMOS晶体管

NC：神经元电路

NC’：其他神经元电路

N_post：突触后神经元

N_pre：突触前神经元

NS：类神经系统

N_in：输入神经元

N_out：输出神经元

M1：第一电流镜

M2：第二电流镜

MC：薄膜电容

MEM：存储单元

MR：电流镜电路

PS1：反馈脉冲

PS2：输出脉冲

PB：页面缓冲器

PG：脉冲产生器

PP：编程脉冲

S12：突触

S51，S52，S53，S54，S55，S56，S57，S71，S72，S73，S74，S75，S76：步骤

SA：位线输入突触阵列

SA’：后位线输入突触阵列

SL：源极线

SLT：源极线晶体管

S_update：更新程序

S_read：读取程序

S_ers：擦除步骤

S_pgm：编程步骤

SM：突波率测量单元

WL：字线

Z0：突触区

Z1：突触区突触前区

Z2：突触区突触后区

具体实施方式

请参照图1，其绘示类神经系统(neural system)NS的概念图。突触前神经元(presynaptic cell)N_pre包括一细单元本体(cell body)B1、多个树突(dendrite)R1及一轴突(axon)A1。突触后神经元(postsynaptic cell)N_post包括一细单元本体B2、多个树突R2及一轴突A2。信号从轴突A1输出至树突R2。轴突A1与树突R2的连接处即为突触(synapse)S12。

请参照图2，其绘示脉冲神经网络电路(spiking neural networks circuit，SNNcircuit)1000的概念图。脉冲神经网络电路1000可以用以进行类神经网络运算(Neuromorphic computing)。类似于类神经系统NS的突触前神经元N_pre及突触后神经元N_post，输入神经元(input neuron)N_in传输数据信号d1至输出神经元(output neuron)N_out。数据信号d1输入于一位线输入突触阵列(bit-line input synapse array)SA，并且将反映数据信号d1的电流I1累积于薄膜电容(membrane capacitor)MC中。当薄膜电容MC的电位超过一临界值，一集成和发射电路(integrated-and-fired circuit)IAF触发脉冲产生器(pulse generator)PG去产生反馈脉冲(feedback pulse)PS1或输出脉冲(outputpulse)PS2。

请参照图3，其绘示脉冲神经网络电路1000的示意图。位线输入突触阵列SA包括多个页面缓冲器(page buffer)PB、多个位线晶体管BLT、多个位线BL、多个存储单元MEM、一字线WL、多个源极线SL及多个源极线晶体管SLT。页面缓冲器PB提供多个数据信号d1。各个位线晶体管BLT电性连接于页面缓冲器PB的其中之一。举例来说，位线晶体管BLT例如是三重井组件(triple well device)。各个位线BL电性连接于位线晶体管BLT的其中之一，以接收数据信号d1的其中之一。各个存储单元MEM电性连接于位线BL的其中之一。一条字线WL电性连接于存储单元MEM。各个源极线SL电性连接于存储单元MEM的其中之一。各个源极线晶体管SLT电性连接于源极线SL的其中之一。举例来说，源极线晶体管SLT例如是三重井组件。源极线晶体管SLT连接在一起，以收集反映数据信号d1的电流I1。

神经元电路NC包括一电流镜电路(current mirror circuit)MR、一薄膜电容MC、一抑制场效晶体管(inhibitory field-effect transistor，FET)IH、一集成和发射电路(integrated-and-fired circuit)IAF及脉冲产生器(pulse generator)PG。电流镜电路MR电性连接于位线输入突触阵列SA。电流I1由电流镜电路MR的复制并向后传递。薄膜电容MC电性连接于电流镜电路MR，以接收并累积电流I1。集成和发射电路IAF电性连接于薄膜电容MC及抑制场效晶体管IH。脉冲产生器PG电性连接于集成和发射电路IAF、位线晶体管BLT及源极线晶体管SLT。

当薄膜电容MC的电位超过临界值时，集成和发射电路IAF触发脉冲产生器PG去产生反馈脉冲PS1或触发脉冲产生器PG去产生输出脉冲PS2至后位线输入突触阵列(postbit-line input synapse array)SA’，并且抑制场效晶体管IH会暂停其他神经元电路NC’的发射动作(firing action)。

电流镜电路MR包括一第一电流镜M1及一第二电流镜M2。第一电流镜M1包括二NMOS晶体管(N type Metal-Oxide-Semiconductor transistors)N1、N2。举例来说，NMOS晶体管N1、N2例如是三重井组件。第二电流镜M2连接于第一电流镜M1。第二电流镜M2包括二PMOS晶体管(P type Metal-Oxide-Semiconductor transistors)P1、P2。第二电流镜M2为设计给位线输入机制的反向电流镜。

在一实施例中，电流镜电路MR可以包括串接的多个电流镜，以缩小薄膜电容MC的尺寸。

请参照图4，其绘示位线输入突触阵列SA的示意图。位线晶体管BLT及位线BL形成前区突触区(presynaptic zone)Z1，存储单元MEM及字线WL形成突触区(synaptic zone)Z0，源极线晶体管SLT及源极线SL形成突触后区(postsynaptic zone)Z2。数据储存于一条字线WL(输入4V者)中。也就是说，对应于此笔数据所储存权重(weights)的存储单元MEM仅连接于一条字线WL。本揭露称之为字线方向数据储存(word line direction datastorage)或一维数据储存(1-dimensional data storage)。其他的字线WL则可以储存其他种类的资料。因此，存储单元阵列的面积效率可以显著的提高。

请参照图5，其说明脉冲神经网络电路1000的运作方法的流程。脉冲神经网络电路1000的运作方法包括一读取程序(read phase)S_read及更新程序(update phase)S_update。读取程度S_read包括步骤S51～S54。在步骤S51中，数据信号d1从输入神经元N_in输入至位线输入突触阵列SA。然后，在步骤S52中，对反映数据信号d1的电流I1进行累积。接着，在步骤S53中，集成和发射电路IAF产生一突波(spike)并提供至脉冲产生器PG。在步骤S54中，在接收突波后，脉冲产生器PG产生输出脉冲PS2，并提供至突波率测量单元(spikerate measurement unit)SM。

更新程序S_update包括步骤S51、S52、S55、S56及S57。在步骤S55中，集成和发射电路IAF产生一突波并提供至脉冲产生器PG。在步骤S56中，在接收突波后，脉冲产生器PG产生反馈脉冲PS1至位线输入突触阵列SA以开启位线晶体管BLT。在步骤S57，集成和发射电路IAF产生抑制信号(inhibitory signal)并提供至其他神经元电路NC’，以暂停其他神经元电路NC’(输家)的发射动作(firing action)。

在本实施例中，更新程序S_update是按照一赢者全取规则(Winner-Take-Alloperation，WTA operation)进行。请参照图6，其说明赢者全取规则。仅有一个最近似输入神经元N_in的输出神经元N_out可以赢得更新机会来强化与数据信号d1的链接。并且，赢家能够抑制输入神经元N_in与其他输出神经元N_out的连结。赢者全取规则可以让各个输出神经元N_out去学习不同的特征。

根据赢者全取规则，赢家及输家执行不同的更新程序S_update。请参照图7～8E。图7绘示位线输入突触阵列SA的运作流程。图8A～8E说明图7的各步骤。

在步骤S71中，读取程序S_read被执行以读取数据信号d1。请参照图8A，在读取程序S_read中，字线WL被施加4V。位线晶体管BLT的栅极被施加0.9V。数据信号d1输入于位线BL。各个数据信号d1为一图案信号(pattern signal)或一背景信号(background signal)。图案信号为0.2V。背景信号为0V。部分的存储单元MEM已被擦除，部分的存储单元MEM已被编程，以使存储单元MEM内所储存的权重能够代表欲辨识的特征。流经存储单元MEM的电流I1可以反映数据信号d1的内容。举例来说，若数据信号d1为0.2V且存储单元MEM已被擦除，则会形成较高的电流I1；若数据信号d1为0V且存储单元MEM已被擦除，则会形成较低的电流I1。

源极线晶体管SLT被施加3.3V，以开启源极线晶体管SLT。于是反映数据信号d1的电流I1可以被收集起来。这些电流I1被累积于薄膜电容MC(如图3所示)中。若数据信号d1近似于所欲辨识的特征，薄膜电容MC的电位会很快地超过临界值，且此一输出神经元N_out成为赢家。其他的输出神经元N_out则成为输家。

接着，在步骤步骤S72中，判断此输出神经元N_out为赢家或是输家。对于赢家的输出神经元N_out，流程将进入步骤S73及S74，以执行更新程序S_update；对于输家的输出神经元N_out，流程将进入步骤S75及S76，以抑制更新程序S_update。也就是说，赢家与输家在更新程序S_update执行不同的动作。

在步骤S73中，执行更新程序S_update的擦除步骤S_ers(erasing step)。请参照图8B，在更新程序S_update的擦除步骤S_ers中，字线WL被施加-6V。位线晶体管BLT的栅极被施加8V，以开启位线晶体管BLT。源极线晶体管SLT的栅极被施加0V，以关闭源极线晶体管SLT并使源极线SL位于浮接(floating)状态。偏移后数据信号(shifted data signal)d1’被输入至位线BL。各个偏移后数据信号d1’为一偏移后图案信号(shifted patternsignal)或一偏移后背景信号(shifted background signal)。偏移后图案信号为0.2V信号偏移后所获得的6V信号。偏移后背景信号为0V信号偏移后所获得的-6V信号。字线WL与偏移后数据信号d1’的偏移后图案信号的电压差为-12V，故偏移后图案信号通过的存储单元MEM将被擦除。字线WL与偏移后数据信号d1’的偏移后背景信号的电压差为0V，故偏移后背景信号通过的存储单元MEM将不会被擦除。

在步骤S74中，执行更新程序S_update的编程步骤(programing step)S_pgm。请参照图8C，在更新程序S_update的编程步骤S_pgm中，字线WL被施加6V。位线晶体管BLT的栅极被施加8V，以开启位线晶体管BLT。源极线晶体管SLT的栅极被施加0V，以关闭源极线晶体管SLT并使源极线SL位于浮接状态。偏移后数据信号d1’输入至位线BL。各个偏移后数据信号d1’为偏移后图案信号或偏移后背景信号。偏移后图案信号为0.2V信号偏移后所获得的6V信号。偏移后背景信号为0V信号偏移后所获得的-6V信号。字线WL与偏移后数据信号d1’的偏移后图案信号的电压差为0V，故偏移后图案信号通过的存储单元MEM将不会被编程。字线WL与偏移后数据信号d1’的偏移后背景信号的电压差为12V，故偏移后背景信号通过的存储单元MEM将会被编程。

赢家基于上述的步骤S73及S74，通过偏移后图案信号(6V)的存储单元MEM将会被擦除，通过偏移后背景信号(-6V)的存储单元MEM将会被编程。

在步骤S75中，抑制更新程序S_update的擦除步骤S_ers。请参照图8D，在更新程序S_update的擦除步骤S_ers中，字线被施加-6V。位线晶体管BLT的栅极被施加0V，以关闭位线晶体管BLT。源极线晶体管SLT的栅极被施加0V，以关闭源极线晶体管SLT并使源极线SL维持于浮接状态。偏移后数据信号d1’被输入至位线BL。由于位线晶体管BLT被关闭，位线BL被阻碍且存储单元MEM无法被擦除。

在步骤S76中，抑制更新程序S_update的编程步骤S_pgm。请参照图8E，在更新程序S_update的编程步骤S_pgm中，字线被施加6V。位线晶体管BLT的栅极被施加0V，以关闭位线晶体管BLT。源极线晶体管SLT被施加0V，以关闭源极线晶体管SLT并使源极线SL维持于浮接状态。偏移后数据信号d1’输入至位线BL。由于位线晶体管BLT被关闭，位线BL被阻碍且存储单元MEM无法被编程。

输家基于上述步骤S75及S76，存储单元MEM并不会被擦除或编程。

请参照图9A，其说明赢家被输入图案信号时的操作条件。在读取程序S_read中，图案信号的数据信号d1(0.2V)输入至位线BL，字线WL被施加4V，且源极线SL被施加0V。因此，在读取程序S_read中，反映数据信号d1的电流I1(绘示于图3)可以通过源极线SL收集起来。

在更新程序S_update中，偏移后数据信号d1’(6V)被输入至位线BL。在更新程序S_update的擦除步骤S_ers中，一长期增益信号(long-term potentiation signal)LTP(-6V)被施加于字线WL，且源极线SL维持于浮接状态。因此，在字线WL与位线BL之间形成一擦除脉冲(erasing pulse)EP(-12V)，并擦除了存储单元MEM。

请参照图9B，其说明赢家被输入背景信号时的操作条件。在读取程序S_read中，背景信号的数据信号d1(0V)被输入至位线BL，字线WL被施加4V，且源极线SL被施加0V。因此，在读取程序S_read中，反映数据信号d1的电流I1(绘示于图3)可以通过源极线SL收集起来。

在更新程序S_update中，偏移后数据信号d1’(-6V)被输入至位线BL。在更新程序S_update的编程步骤S_pgm中，一长期抑制信号(long-term depression signal)LTD(6V)被施加于字线WL，且源极线SL维持于浮接状态。因此，在字线WL与位线BL之间形成一编程脉冲(programming pulse)PP(12V)，并编程了存储单元MEM。

如图9A～9B所示，通过偏移图案信号(6V)的存储单元MEM将会被擦除，通过偏移背景信号(-6V)的存储单元MEM将会被编程。

请参照图10A，其说明页面缓冲器PB于输入程序(input phase)的运作。如图10A所示，页面缓冲器PB包括一闩锁器(latch)LC及一电平移位器(level shifter)LS。在输入程序中，数据信号d1从一输入/输出装置取得并以Q及

储存于闩锁器LC中。当接收到的是图案信号，Q为1.8V；当接收到的是背景信号，Q为0V。

请参照图10B，其说明页面缓冲器PB于读取程序S_read的运作。在读取程序S_read中，电平移位器LS将Q维持于1.8V或0V。位线晶体管BLT的栅极被施加0.9V且位线晶体管BLT的基极被施加0V。由于信号夹持效应(signal clamping)，当Q为1.8V时，位线晶体管BLT输出的数据信号d1为0.2V，当Q为0V，位线晶体管BLT输出的数据信号d1为0V。存储单元MEM的栅极通过字线WL被施加4V。源极线晶体管SLT的栅极被施加3.3V且源极线晶体管SLT的基极被施加0V。通过存储单元MEM的电流I1将会反映于数据信号d1的内容。

请参照图10C，其说明赢家的页面缓冲器PB于更新程序S_update的运作。在更新程序S_update中，电平移位器LS输出偏移后数据信号d1’。各个偏移后数据信号d1’为偏移后图案信号或偏移后背景信号。偏移后图案信号为0.2V信号偏移后所获得的6V信号。偏移后背景信号为0V信号偏移后所获得的-6V信号。偏移后数据信号d1’的偏移量大于数据信号d1的偏移量。位线晶体管BLT的栅极被施加8V，且位线晶体管BLT的基极被施加-6V。通过偏移后图案信号(6V)的存储单元MEM将会被擦除，通过偏移后背景信号(-6V)的存储单元MEM将会被编程。

请参照图10D，其说明输家的页面缓冲器PB于更新程序S_update的运作。位线晶体管BLT的栅极被施加0V，以关闭位线晶体管BLT。由于位线晶体管BLT被关闭，位线BL被阻碍且存储单元MEM无法被擦除或编程。

根据上述实施例，脉冲神经网络电路1000通过位线BL输入数据信号。相对于字线输入架构，位线输入架构不仅降低了能量消耗，更显著增加存储阵列的面积效率。此种低功耗的架构特别适用于边缘运算技术(edge computing)上。

举例来说，在脉冲神经网络电路的实验中，对字线输入架构与位线输入架构进行了比较，其结果如下表一所示。从测量结果可以看出，位线的电容值为0.075pF，字线的电容值为1.882pF(位线的电容值低于字线的电容值)。采用位线输入架构的脉冲神经网络电路相对于采用字线输入架构的脉冲神经网络电路可以在读取程序降低91％的能耗，并在更新程序降低56％的能耗。

表一

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当以权利要求书为准。

Claims (10)

1.一种脉冲神经网络电路，包括：

一位线输入突触阵列，包括：

多个页面缓冲器，用以提供多个数据信号；

多个位线晶体管，各该位线晶体管电性连接于这些页面缓冲器的其中之一；

多个位线，各该位线电性连接于这些位线晶体管的其中之一；

多个存储单元，各该存储单元电性连接于这些位线的其中之一；

一字线，电性连接于这些存储单元；

多个源极线，各该源极线电性连接于这些存储单元的其中之一；及

多个源极线晶体管，各该源极线晶体管电性连接于这些源极线的其中之一，其中这些源极线晶体管连接在一起；以及

一神经元电路，用以输出一反馈脉冲。

2.如权利要求1所述的脉冲神经网络电路，其中这些位线晶体管及这些位线形成一突触前区，这些存储单元及该字线形成一突触区，这些源极线晶体管及这些源极线形成一突触后区。

3.如权利要求1所述的脉冲神经网络电路，其中该神经元电路包括：

一电流镜电路，电性连接于该位线输入突触阵列；

一薄膜电容，电性连接于该电流镜电路；

一集成和发射电路，电性连接于该薄膜电容；以及

一脉冲产生器，电性连接于该集成和发射电路及这些位线晶体管，其中当该薄膜电容的一电位超过一临界值，则该集成和发射电路触发该脉冲产生器产生该反馈脉冲或一输出脉冲。

4.如权利要求3所述的脉冲神经网络电路，其中该反馈脉冲用以开启这些位线晶体管。

5.如权利要求3所述的脉冲神经网络电路，其中该电流镜电路包括：

一第一电流镜，包括二NMOS晶体管；以及

一第二电流镜，连接该第一电流镜，其中该第二电流镜包括二PMOS晶体管。

6.如权利要求1所述的脉冲神经网络电路，其中各该页面缓冲器包括：

一电平移位器，用以输出一偏移后数据信号，其中该偏移后数据信号的偏移量大于该数据信号的偏移量。

7.一种脉冲神经网络电路的运作方法，其中该脉冲神经网络电路包括一位线输入突触阵列及一神经元电路，该位线输入突触阵列包括多个位线、多个存储单元、一字线及多个源极线，各该存储单元电性连接于这些位线的其中之一，该字线电性连接于这些存储单元，各该源极线电性连接于这些存储单元的其中之一，该运作方法包括：

于一读取程序中，输入多个数据信号至这些位线；以及

于该读取程序中，以这些源极线收集反映这些数据信号的多个电流。

8.如权利要求7所述的运作方法，其中于该读取程序中，多个位线晶体管被开启，多个源极线晶体管被开启，各该位线晶体管连接于这些位线的其中之一，各该源极线晶体管连接于这些源极线的其中之一。

9.如权利要求7所述的运作方法，其中若该神经元电路为赢家，则该运作方法更包括：

于一更新程序中，输入多个偏移后数据信号至这些位线，其中这些偏移后数据信号是由一电平移位器产生，且这些偏移后数据信号的偏移量大于这些数据信号的偏移量；

于该更新程序的一擦除步骤中，施加一长期增益信号至该字线长期增益信号，使得一擦除脉冲形成于该字线与这些位线之间；以及

于该更新程序的一编程步骤中，施加一长期抑制信号至该字线，使得一编程脉冲形成于该字线及这些位线之间。

10.如权利要求9所述的运作方法，其中于该更新程序中，若该神经元电路为赢家，则多个位线晶体管被开启，且多个源极线晶体管被开启，各该位线晶体管连接于这些位线的其中之一，各该源极线晶体管连接于这些源极线的其中之一。

Images