CN113127240A - 芯片及其异常处理方法 - Google Patents

Abstract

一种芯片及其异常处理方法。该芯片包括一处理器。该处理器包括一控制电路、一电压侦测电路、一神经网络电路、及一处理电路。该控制电路用以读取指令以执行被读取的指令。该电压侦测电路用以侦测该处理器的一电压以输出一电压值。该神经网络电路依据该电压值及该指令进行预测并输出一输出信号，该处理电路于该输出信号为异常时，执行一异常程序。因此，芯片能预测处理器是否可能在低于额定电压情形运作，并做出对应措施，以确保芯片的正常运作。

Description

芯片及其异常处理方法

技术领域

本发明是关于一种芯片及其异常处理方法，特别是一种具有处理器的芯片及其异常处理方法。

背景技术

系统单芯片(System on a Chip,SoC)为整合多个功能组件的芯片，例如整合中央处理器、内存、逻辑组件、及模拟组件的芯片。

系统单芯片运作时，由外部供给电源予该系统单芯片，再由系统单芯片供电予其内部组件。系统芯片依据芯片外部的需求(request)，而使其内部各组件依该需求而运作。在特定需求下，某一内部组件可能会在满载或接近满载的状态下运作，当该内部组件在接近满载状态下运作时，该内部组件的耗电量提高，可能产生大电流变化并导致该内部组件被供给的电力的电压下降，在某些情形下，该下降的电压低于该内部组件的额定电压(rated voltage)，使得该内部组件未能正常运作或停止运作。较常发生上述情形的内部组件例如中央处理器。然而，中央处理器的行为极为复杂，实际上设计者很难通过模拟(simulation)的方法预测中央处理器在何种应用场景、执行何种运算时，容易产生大电流变化造成电压过低。

发明内容

鉴于上述，发明人提出一种具有处理器的芯片及一种异常处理方法，用以减少该处理器因被供给的电压下降导致无法正常运作的情形。

依据一些实施例，芯片包括一处理器。处理器包括一内存、一控制电路、一电压侦测电路、一神经网络电路及一处理电路。该内存用以储存至少一指令。该控制电路用以读取该至少一指令，以执行被读取的该至少一指令。该电压侦测电路用以侦测该处理器之一电压以输出一电压值。该神经网络电路包括多个函式及多个参数，该神经网络电路用以被控制以运作于一训练模式或一预测模式。当该神经网络电路运作于该预测模式时，依据该控制电路读取的该至少一指令、该些函式及该些参数，输出一输出信号。当该神经网络电路运作于该训练模式时，依据该控制电路读取的该至少一指令、该些函式及该电压值，调整该些参数。该处理电路，于该输出信号为异常时，执行一异常程序。

依据一些实施例，该处理电路依据该电压值、一电压阈值及该输出信号而决定一模式命令，当该模式命令为一训练时，该处理电路控制该神经网络电路运作于该训练模式，当该模式命令为一预测时，该处理电路控制该神经网络电路运作于该预测模式。

依据一些实施例，该神经网络电路依据一外部命令而运作于该训练模式。

依据一些实施例，该处理电路执行的该异常程序为该处理电路通知该控制电路暂停或减少读取该至少一指令，直到该输出信号非为异常。

依据一些实施例，该芯片另包括一芯片电路，该芯片电路耦接该处理电路，该处理电路执行该异常程序为通知该芯片电路以提供供给该处理器的一电压。

依据一些实施例，该处理器另包括一运算电路，该控制电路控制该内存及该运算电路，以执行被读取的该至少一指令。

依据一些实施例，该处理器另包括一频率产生电路，用以产生一频率(clock)，该处理器依据该频率运作，该处理电路执行的该异常程序为调整该频率产生电路以降低该频率的频率。

依据一些实施例，异常处理方法适于一处理器，该异常处理方法包括读取至少一指令、执行该至少一指令、以该处理器的一神经网络电路，依据该至少一指令、该神经网络的多个函式、及该神经网络的多个参数，获得一输出信号、以及当该输出信号为异常时，执行一异常程序。

依据一些实施例，异常程序为暂停或减少该读取该至少一指令，直到该输出信号非为异常。

依据一些实施例，异常程序为发出一对外命令，以提高该处理器30之该电压。

依据一些实施例，异常程序为降低该处理器30的一频率的频率。

综上所述，依据一些实施例，处理器可预测所接收到的电压是否可能低于一电压阈值，并于可能低于该电压阈值时，做出对应措施，以避免处理器所接收到的电压降至低于该电压阈值导致不正常运作，如此一来，能确保芯片的正常运作。

附图说明

图1绘示依据一些实施例的芯片的电路方块示意图；

图2绘示依据一些实施例的芯片的电路方块示意图；

图3绘示依据一些实施例，芯片的神经网络电路的电路方块示意图；

图4绘示依据一些实施例的芯片的电路方块示意图；以及

图5绘示依据一些实施例的异常处理方法的流程图。

具体实施方式

参照图1，图1绘示依据一些实施例的芯片的电路方块示意图。依据一些实施例，芯片10包括一处理器30。依据一些实施例，芯片10包括一芯片电路20、以及一处理器30。

芯片10是具有处理器30的芯片，例如但不限于系统芯片(System on a chip,SOC)，芯片电路20是该芯片中除了处理器30以外之电路。在一些实施例中，芯片10为具有中央处理器的系统芯片，处理器30即为该系统芯片的中央处理器(Central ProcessingUnit,CPU)，而芯片电路20即为该系统芯片除了中央处理器之外的其他电路，例如电源管理电路、内存、外围接口电路、总线、特定功能电路、及输出入端口等，该外围接口电路例如但不限于集成电路总线(Inter-Integrated Circuit,I2C)、通用串行总线(USB,UniversalSerial Bus)等。其中，芯片电路20的电源管理电路可以控制提供给处理器30的电力电压。

请参阅图2，绘示依据一些实施例的芯片的电路方块示意图。在一些实施例中，芯片10a具有多个处理器30及一芯片电路20a，在此实施例中，该些处理器30各别为中央处理器30a、图形处理器(Graphics Processing Unit,GPU)30b、及图像处理器(Imageprocessing Unit)30c。该芯片电路20a为该芯片除了该三个处理器30a、30b、30c之外的电路，例如但不限于内存及外围接口电路，其中外围接口电路例如通用异步收发传输器(Universal Asynchronous Receiver/Transmitter,UART)、定步序列资料协议(SerialPeripheral Interface,SPI)、显示接口(Display interface)、高画质多媒体接口(HighDefinition Multimedia Interface,HDMI)、及/或移动行业处理器接口(Mobile IndustryProcessor Interface,MIPI)等，而内存例如闪存(Flash)及/或动态随机存取内存(Dynamic Random Access Memory,DRAM)等。在一些实施例中，该些处理器30a、30b、30c中至少一是具有如图1的处理器30的电路方块图。

在一些实施例中，芯片10除了包括中央处理器30a、图形处理器30b、及图像处理器30c外，亦包括视频处理器(Video Processing Unit,图中未示)。该中央处理器30a、该图形处理器30b、该图像处理器30c及该视频处理器中至少一的内部电路方块图为如图1的处理器30所示。

芯片10运作时，由外部供给电力给芯片10，芯片10将该外部电力供给予该芯片电路20及该处理器30。

请参阅图1，在一些实施例中，处理器30包括一内存31、一控制电路33、一电压侦测电路34、一神经网络电路(Neural Network Circuit)36及一处理电路(ProcessingCircuit)38。以下以中央处理器30a为例说明处理器30内部电路的运作。在本实施例中，内存31为处理器30内部的内存，然本发明不限于此。在其他实施例中，内存31可以是处理器30外部的内存，处理器30耦接内存31。

处理器30用以连接该芯片电路20，芯片电路20与处理器30之间的连接例如但不限于控制信号、数据总线、及地址总线(处理器30外部总线)。

处理器30除了包括上述电路外，亦可包括总线(亦可称处理器30内部总线)，该总线例如但不限于地址总线、数据总线及控制总线。

内存31用以储存至少一指令及多个数据。在图1实施例中，内存31为处理器30的内部存储器。内存31可以是但不限于静态随机存取内存(Static Random Access Memory，SRAM)、指令缓存器(register)、地址缓存器、一般用途缓存器、旗标缓存器、及高速缓存中任一种或其任何组合，内存31所储存的指令(instruction)例如但不限于精简指令集(RISC,Reduced Instruction Set)及/或复杂指令集(CISC,Complex Instruction Set)，内存31所储存之数据为供控制电路33及运算电路32依指令进行运算。

控制电路33用以读取该至少一指令，以执行被读取的该至少一指令。例如，控制电路33从内存31读取的指令是“加”，控制电路33即执行加法运算。

在一些实施例中，处理器30包括一内存31、一运算电路(Operation Circuit)32、一控制电路33、一电压侦测电路34、一神经网络电路36及一处理电路38。内存31用以储存多个指令及多个数据。运算电路32可以是但不限于算术逻辑电路(Arithmetic Logic Unit)。算术逻辑电路用以进行数学运算、逻辑运算及移动数据等。在一些实施例中，运算电路32为浮点运算电路(floating-point unit)。在一些实施例中，运算电路32包括算术逻辑电路及浮点运算电路。控制电路33用以依序读取该些指令，并控制该内存31及该运算电路32，以进行对应读取的该指令的运算。例如，控制电路33从内存31读取的指令是“加”，控制电路33即控制运算电路32对内存31储存的数值(数据)进行加法运算。

前述电压侦测电路34用以侦测该处理器30的一电压以输出一电压值。如同前述，芯片10将外部供给的电力给供予处理器30，该电压侦测电路34用以侦测该处理器30所接收到的该电力的电压并输出该电压值。如同前述，该处理器30依据内存所储存的指令进行运作，当该处理器30的运作所需的功率消耗较大时，电压侦测电路34所侦测到的该处理器30的电压值即会随之变动。在一些实施例中，电压侦测电路34是模拟电路。

前述神经网络电路36可以是但不限于前馈神经网络(Feedforward NeuralNetwork)、循环神经网络(Recurrent Neural Network)、结构递归神经网络(RecursiveNeural Network)。请参考图3，图3绘示依据一些实施例，芯片的神经网络电路之电路方块示意图。图3的神经网络电路36为前馈神经网络。依据一些实施例，前述神经网络电路36包括多个函式及多个参数。该神经网络电路36用以被控制以运作于一训练模式或一预测模式，当该神经网络电路36运作于该预测模式时，依据该控制电路33读取的该些指令、该些函式及该些参数，输出一输出信号，当该神经网络电路36运作于该训练模式时，依据该控制电路33读取的该些指令、该些函式及电压侦测电路34所侦测到的该电压值，以调整该些参数。

在一些实施例中，神经网络电路36包括一输入层(input layer)360、一隐藏层(hidden layer)363及一输出层(output layer)367。输入层360包括多个输入埠361a、361b及多个神经元(Neuron)362a、362b。隐藏层363包括多个神经元365a、365b、多个输入连结364a、364b、及多个输出连结366a、366b。输出层367包括一神经元368及一输出埠369。前述输入连结364a、364b是用以连结该输入层360的每一个神经元362a、362b至该隐藏层363的每一个神经元365a、365b，前述输出连结366a、366b系用以连结该隐藏层363的每一个神经元365a、365b至该输出层367的神经元368。

输入埠361a、361b用以接收来自神经网络电路36外部的数据。以图1的处理器30为例，输入埠361a、361b用以接收控制电路33读取的该些指令，因此，输入端口361a、361b的数量小于或等于该些指令种类的数量。举例而言，控制电路33的指令种类的数量为10，在一些实施例中，输入埠361a、361b的数量与该些指令种类数量相同。在一些实施例中，选择该些指令种类中的6个做为该输入埠361a、361b的输入，其中被选择的指令种类可以是影响处理器30耗功率较大的指令的种类，例如但不限于浮点运算指令、整数运算指令等。

输入层360的每个神经元362a、362b在接收该输入数据后，会通过前述输入连结364a、364b传送该输入数据至对应的隐藏层363的神经元365a、365b，隐藏层363的每个神经元365a、365b接收来自输入层360的每个神经元362a、362b的输入数据，对每个接收到的输入数据依一对应函式(function)而获得一计算结果，接着该隐藏层363的每个神经元365a、365b再依一整合函式及该些计算结果获得一整合结果，做为己身的输出数据。在一些实施例中，前述对应函式及整合函式如下式(1)：

其中，i表示该输入层360的该些神经元362a、362b的编号，n为该输入层360的该些神经元362a、362b的数量，wi为隐藏层363的每个神经元365a、365b对接收到来自输入层360的每个神经元362a、362b的输入数据的权重(weighting)，xi为接收的输入数据，b为偏置(bias)。因此前述对应函式即为“输入层360的每个神经元362a、362b的输入数据”乘以“其权重”再加上“其偏置”，该整合函式为一加总运算，意即将来自隐藏层363的每个神经元365a、365b经过对应函式计算后的值加总，做为该隐藏层363的该神经元365a、365b的输出。在一些实施例中，隐藏层363的每一神经元365a、365b的该些对应函式可以全部相同、部分相同或都不相同。隐藏层363的该些神经元365a、365b的该些整合函式可以全部相同、部分相同或都不相同，视神经网络电路36的设计及应用需求而决定。

类似的，该输出层367的该神经元368亦具有多个对应函式及一整合函式，该神经元368依据该对应函式、整合函式及来自隐藏层363的每个神经元365a、365b的输出，而获得该神经元368的输出。该输出层367的该神经元368的该对应函式可以与该隐藏层363的该些神经元365a、365b的该些对应函式的一相同，或不相同，该输出层367的该神经元368的该整合函式可以与该隐藏层363的该些神经元365a、365b的该些整合函式的一相同，或不相同。

输出层367的该神经元368的整合结果经由一传递函式(transfer function)转换，再经由该输出埠369输出该转换后的整合结果。

前述隐藏层363及输出层367的该些对应函式的该些权重及该些偏置即为该神经网络电路36运作时的该些参数，该些对应函式及该整合函式即为该神经网络电路36运作(该训练模式或该预测模式)时的该些函式。

图3的神经网络电路36具有一个隐藏层363。在一些实施例中，神经网络电路36具有多个隐藏层363。在一些实施例中，神经网络电路36包括二个隐藏层363(分别称第一隐藏层与第二隐藏层)，第一隐藏层的每一神经元连结至第二隐藏层的每一神经元，每一神经元具有一对应函式及一整合函式。其运算与前述类似，不再赘述。

图3实施例中，输出层367包括一神经元368。在一些实施例中，输出层367可包括多个神经元368，依应用而定。

在一些实施例中，图3的神经网络电路36的输入信号为该控制电路33读取的该些指令，举例而言，神经网络电路36的输入数据为在每一个时间点，每一指令种类是否正在运作(可以数字信号0代表未运作，数字信号1代表运作中)，神经网络电路36依据该些输入数据(控制器读取的该些指令)及该些函式(对应函式及整合函式)及该些参数，获得该输出结果，而由该输出埠369输出。

在一些实施例中，该神经网络电路36的输入与输出均为数字信号0或1。该电压值会先被转换为一数字信号，此转换可由该电压侦测电路34、该神经网络电路36、或介于该神经网络电路36及该电压侦测电路34之间的一转换电路(图中未示)来执行。在一些实施例中，该转换是将该电压值与一电压阈值比较，当该电压值小于该电压阈值时，则输出数字信号1。反之，输出数字信号0。前述电压阈值可以是但不限于该处理器30的额定电压，意即当该电压值低于该电压阈值时(数字信号1)，该处理器30可能无法正常运作。在一些实施例中，该数字信号0代表该电压值小于该电压阈值，该数字信号1代表该电压值不小于该电压阈值。其次，该神经网络电路36被控制而运作于该预测模式时，该神经网络电路36依据该控制电路33读取的该些指令、该些函式及该些参数，所输出的该输出信号亦为数字信号0或1。在一些实施例中，该输出信号为数字信号1表示“异常”，该输出信号为数字信号0表示“非异常”。

神经网络电路36被控制以运作于该训练模式或预测模式。在一些实施例中，该神经网络电路36的该些参数尚未确定前，用户可以通过一主机(图未绘示)给予芯片10一外部命令，该芯片电路20依据该外部命令，发出一强制命令予该处理器30，该神经网络电路36依据该强制命令而运作于该训练模式，例如但不限于使芯片10运行于压力测试负载。在一些实施例中，该神经网络电路36依据该外部命令而运作于该训练模式。当该神经网络电路36运作于该训练模式时，该神经网络电路36依据该控制电路33读取的该些指令、该些函式及该电压值，调整该些参数。具体而言，当该神经网络电路36运作于该训练模式时，神经网络电路36以该些指令做输入，依隐藏层363与输出层367的对应函式、整合函式，调整该些参数。当该神经网络电路36依据该些指令、该些函式及该些参数运算所得的输出信号与电压侦测电路34所侦测到的该电压值一致时，固定该些参数。

在一些实施例中，为了使该神经网络电路36依据该些参数及该些函式能更精确地输出与电压侦测电路34所侦测到的该电压值一致的输出信号，用户会以前述外部命令控制该神经网络电路36运作于该训练模式。

当该神经网络电路36运作于该预测模式且该输出信号为异常时，该处理电路38执行一异常程序。反之，当该输出信号为“非异常”，则处理电路38不执行该异常程序。

在一些实施例中，该处理电路38依据该电压值、该电压阈值及该输出信号而决定一模式命令，当该模式命令为一“训练”时，该处理电路38控制该神经网络电路36运作于该训练模式，当该模式命令为一“预测”时，该处理电路38控制该神经网络电路36运作于该预测模式。具体而言，当该神经网络电路36运作于该预测模式，该处理电路38比对该输出信号与该电压值(前述与电压阈值比较后的该电压值)，当两者不相同时(表示该神经网络电路36预测时的输出信号与该电压值不一致)，该处理电路38控制该神经网络电路36运作于该训练模式，该神经网络电路36依据该些指令、该些函式、及该电压值，而获得该些参数。当该处理电路38比对该输出信号与该电压值的结果为相同时，处理电路38控制该神经网络电路36运作于该预测模式。

前述处理电路38于该输出信号为异常时，执行该异常程序。在一些实施例中，该异常程序是该处理电路38通知该控制电路33暂停或减少读取该至少一指令，直到该输出信号非为异常。因此，处理器30即可避免持续执行耗功较大的指令并避免该电压下降的情形。当该神经网络电路36之输出信号为“非异常”时，该处理电路38即停止该异常程序。在此实施例中，该处理电路38通知该控制电路33回复读取该些指令。

在一些实施例中，该异常程序是该处理电路38通知该控制电路33延后特定指令的运算，直到该输出信号非为异常。具体而言，该特定指令是耗功率较大的指令，例如但不限于浮点运算指令。因此，处理器30即可避免立即执行耗功较大的指令以避免该电压下降的情形。当该神经网络电路36的输出信号为“非异常”时，该处理电路38即停止该异常程序。在此实施例中，该处理电路38通知该控制电路33回复执行该特定指令。

在一些实施例中，该异常程序是该处理电路38通知该芯片电路20提高供给该处理器30的电压，例如，处理电路38通过芯片电路20的电源管理电路(图未绘示)，增加供给该处理器30的电压的10％至20％，该电压增加百分比可依实际需求进行调整。因此，处理器30所接收到的电压将不致降低至无法正常运作的情形。续，当该神经网络电路36的输出信号为“非异常”时，该处理电路即停止该异常程序。在此实施例中，该处理电路38通知该芯片电路20回复正常供电。

请参阅图4，图4绘示依据一些实施例的芯片的电路方块示意图。芯片10'包括一芯片电路20'、以及一处理器30'。处理器30'包括一内存31'、一运算电路32'、一控制电路33'、一电压侦测电路34'、一神经网络电路36'、一处理电路38'及一频率产生电路39。频率产生电路39用以产生频率(clock)，以提供处理器30'内部的硬件使用，使该处理器30'依据该频率运作。在一些实施例中，该处理器30’的该内存31'、该运算电路32'、该控制电路33'、该处理电路38'、该电压侦测电路34'及/或该神经网络电路36'依据该频率运作，然各电路所依据的频率可依实际需求选择，本发明不限于此。

当该神经网络电路36'运作于该预测模式且该输出信号为异常时，该处理电路38'执行一异常程序。在一些实施例中，该异常程序是该处理电路38'调降该处理器30的频率。因此，当该频率被调降后，处理器30'的运作速度即变慢，即可避免处理器30'因耗功过大导致该电压不足之情形。

请参阅图5，图5绘示依据一些实施例之异常处理方法之流程图。依据一些实施例，一种异常处理方法适于一处理器，该异常处理方法包括：

S60：读取至少一指令；

S62：执行该至少一指令；

S64：侦测该处理器的一电压以获得一电压值；

S66：以该处理器的一神经网络电路，依据该至少一指令、该神经网络电路的多个函式、及该神经网络电路之多个参数，获得一输出信号；以及

S68及S70：当该输出信号为异常时，执行一异常程序。

以下以该异常处理方法被执行于图1的处理器30为例进行说明。该处理器30执行S60时，该处理器30的该控制电路33读取内存31储存的指令。该处理器30执行S62时，该控制电路33执行该至少一指令。该处理器30执行S64时，该处理器30的该电压侦测电路34侦测并获得该处理器30被供给的电力的一电压值。处理器30执行S66时，该处理器30的该神经网络电路36依据该至少一指令、该神经网络电路的多个函式、及该神经网络电路的多个参数，获得一输出信号。其中，该输出信号有二个状态：异常及非异常。处理器30执行S68时，处理器30的该处理电路38判断该输出信号是否为异常，若该输出信号为异常，则该处理电路38执行该异常程序。若该输出信号非为异常时，处理器30回到执行S60。

前述步骤S60至S70并非必须采顺序方式执行。举例而言，步骤S64的该电压侦测电路34可以随时侦测并获得该电压值。步骤S66的该神经网络电路36可以随时依据该至少一指令、该些函式、及该些参数，获得该输出信号。步骤S68的该处理电路38在该神经网络电路36输出该输出信号时，即判断该输出信号是否为异常，并决定是否执行该异常程序。当该输出信号非为异常时，该处理器30的该处理电路38仍可运作，持续判断该神经网络电路36所输出的该输出信号是否为异常。在处理电路38持续判断该输出信号是否为异常的同时，该电压侦测电路34持续侦测并获得该电压值、控制电路33持续读取与执行该至少一指令。因此，图5的S68在判断该输出信号非为异常时，处理器30可同步进行S60、S64、S66及S68，具体而言，控制电路33执行S60、电压侦测电路34执行S64、该神经网络电路36输出该输出信号、及该处理电路38判断该输出信号是否为异常可同步执行，且无先后顺序的要求。

该异常程序可以是以下几个实施例中任一或任何组合：暂停或减少该读取该至少一指令，直到该输出信号非为异常、发出一对外命令，以提高该处理器30的该电压、以及降低该处理器30的一频率的频率。

其中，处理器30发出该对外命令可以是发给该芯片电路20或该芯片10的外部组件，使该芯片电路20提高供给予该处理器30的电力的电压、或使该芯片10的外部组件提供供给该芯片10及该处理器30的电力的电压。

在一些实施例中，该异常处理方法的S68的获得该输出信号的步骤包括控制该神经网络电路36运作于一预测模式。具体而言，该处理器30控制该神经网络电路36运作于该预测模式。在一些实施例中，该芯片电路20或芯片10接受一外部命令，使该神经网络电路36运作于该预测模式。

在一些实施例中，S68的获得该输出信号的步骤包括控制该神经网络电路36运作于一训练模式、及该神经网络电路36依据该至少一指令、该些函式及该电压值，调整该些参数。在一些实施例中，该神经网络电路36尚未经过该训练模式时，该芯片电路20控制、或芯片10接受一外部命令而控制该神经网络电路36运作于该训练模式。在一些实施例中，当该神经网络电路36运作于该预测模式时，该处理电路38比对该神经网络电路36的该输出信号与该电压侦测电路34获得的该电压值，并于比对结果为不一致时，该处理电路38控制该神经网络电路36运作于该训练模式。当该神经网络电路36运作于该训练模式，该神经网络电路36依据该至少一指令、该些函式及该电压值，调整该些参数。

在一些实施例中，一种异常处理方法包括读取至少一指令(S60)、执行该至少一指令(S62)、以该处理器的一神经网络电路，依据该至少一指令、该神经网络电路的多个函式、及该神经网络电路的多个参数，获得一输出信号(S66)、以及当该输出信号为异常时，执行一异常程序(S68及S70)。此实施例的异常处理方法是应用于前述预测模式。举例而言，该异常处理方法所应用的处理器30已完成其神经网络电路36的训练，处理器30进行实施操作时，可以不进入训练模式。

综上所述，依据一些实施例，处理器可预测所接收到的电压是否可能低于一电压阈值，并于可能低于该电压阈值时，做出对应措施，以避免处理器所接收到的电压降至低于该电压阈值导致不正常运作，如此一来，能确保芯片的正常运作。

【符号说明】

10、10'、10a芯片20、20'、20a 芯片电路

30、30'、30a、30b、30c 处理器

31、31' 内存 32、32' 运算电路

33、33' 控制电路 34、34' 电压侦测电路

36、36' 神经网络电路 360 输入层

361a、361b 输入埠 363 隐藏层

362a、362b、365a、365b、368 神经元

364a、364b、366a、366b 连结

367 输出层 369 输出埠

38、38' 处理电路 39 频率产生电路

S60～S70 步骤。

Claims (10)

1.一种芯片，包括：

一处理器，包括：

一内存，用以储存至少一指令；

一控制电路，用以读取该至少一指令，以执行被读取的该至少一指令；

一电压侦测电路，用以侦测该处理器的一电压以输出一电压值；

一神经网络电路，包括多个函式及多个参数，该神经网络电路用以被控制以运作于一训练模式或一预测模式，当该神经网络电路运作于该预测模式时，依据该控制电路读取的该至少一指令、该些函式及该些参数，输出一输出信号，当该神经网络电路运作于该训练模式时，依据该控制电路读取的该至少一指令、该些函式及该电压值，调整该些参数；以及

一处理电路，于该输出信号为异常时，执行一异常程序。

2.根据权利要求1所述的芯片，其中，该处理电路依据该电压值、一电压阈值及该输出信号而决定一模式命令，当该模式命令为一训练时，该处理电路控制该神经网络电路运作于该训练模式，当该模式命令为一预测时，该处理电路控制该神经网络电路运作于该预测模式。

3.根据权利要求1所述的芯片，其中，该神经网络电路依据一外部命令而运作于该训练模式。

4.根据权利要求1至3中任一项所述的芯片，其中，该处理电路执行的该异常程序为通知该控制电路暂停或减少读取该至少一指令，直到该输出信号非为异常。

5.根据权利要求1至3中任一项所述的芯片，另包括一芯片电路，该芯片电路耦接该处理电路，该处理电路执行的该异常程序为通知该芯片电路以提高供给该处理器的一电压。

6.根据权利要求5所述的芯片，其中，该处理器另包括一运算电路，该控制电路控制该内存及该运算电路，以执行被读取的该至少一指令。

7.根据权利要求1至3中任一项所述的芯片，其中该处理器另包括一频率产生电路，用以产生一频率，该处理器依据该频率运作，该处理电路执行的该异常程序为调整该频率产生电路，以降低该频率的频率。

8.一种异常处理方法，适于一处理器，该异常处理方法包括：

读取至少一指令；

执行该至少一指令；

以该处理器的一神经网络电路，依据该至少一指令、该神经网络电路的多个函式、及该神经网络电路的多个参数，获得一输出信号；以及

当该输出信号为异常时，执行一异常程序。

9.根据权利要求8所述的异常处理方法，其中该异常程序包括暂停或减少该读取该至少一指令，直到该输出信号非为异常，其中该获得该输出信号的步骤包括控制该神经网络电路运作于一预测模式。

10.根据权利要求8所述的异常处理方法，其中在该获得该输出信号的步骤前，该异常处理方法另包括侦测该处理器的一电压以获得一电压值，该获得该输出信号的步骤包括：

控制该神经网络电路运作于一训练模式；及

该神经网络电路依据该至少一指令、该些函式及该电压值，调整该些参数。

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