CN113125944A - 用于fpga支持全路径的电路延迟检测器及检测方法 - Google Patents

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Abstract

本发明涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。能够实时地测量FPGA中任何路径的延迟，覆盖所有的工作状况，实时确保电路的安全运行。

Description

用于FPGA支持全路径的电路延迟检测器及检测方法
技术领域
本发明涉及一种检测技术，特别涉及一种用于FPGA支持全路径的电路延迟检测器及检测方法。
背景技术
CMOS电路的动态功耗与Vdd的平方成正比。目前的EDA(Electronic DesignAutomation电子设计自动化)工具考虑到不同的工作状况、制造误差等因素，通常会保留较大的时钟裕量。动态电压调整技术通过将Vdd降到能够维持电路安全运行的最低频率，来降低动态功耗。但是DVS(动态电压调节)技术在FPGA(Field-Programmable Gate Array现场可编程门阵列)上的应用还不是很广泛。主要原因是FPGA的关键路径与应用相关，在设计时难以预知。因此需要一个实时的精准的延迟测量技术来保护电路安全运行。
Levine等人(Joshua M.Levine,et al.Online measurement of timing incircuits:For health monitoring and dynamic voltage&frequency scaling.In FCCM,pages109–116.IEEE,2012.)提出了基于影子寄存器(指该寄存器与电路功能无关)的方法来测量较关键路径的裕量。这种方法的主要缺陷是无法测量路径终点在硬核内部的路径。Ahmed等人(Ibrahim Ahmed,et al.Automatic BRAM testing for robust dynamicvoltage scaling for fpgas.In FPL,pages 68–75.IEEE,2018)提出了线下的能够测量任意路径的电路延迟测量技术，他们生成多个校准比特流，记录下来各路径在各电压下的延迟。但是这种基于校准表的方法无法覆盖所有的工作状况，当工作环境与校准环境不一致时，校准信息会失效。
发明内容
为了保证FPGA电路运行的可靠性，提出了一种用于FPGA支持全路径的电路延迟检测器及检测方法，能够实时地测量FPGA中任何路径的延迟，覆盖所有的工作状况，实时确保电路的安全运行。
本发明的技术方案为：一种用于FPGA的支持全路径的电路延迟检测器，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。
所述用于FPGA支持全路径的电路延迟检测器的检测方法，将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔时间逐渐调整到360；当SCLK与MCLK相位差较小时，SCLK的下升沿将早于组合逻辑的边沿到达，此时延迟检测器采样结果为0；当SCLK与MCLK的相位差逐渐增大，使得SCLK的下降沿晚于组合逻辑边沿到达，此时延迟检测器采样结果为1，0到1发生跳变点表示相移时钟的下升沿与组合逻辑的输出边沿重合；当相位差进一步增大，以至于SCLK的上升沿在组合逻辑边沿之后到达，此时延迟检测器采样结果为0，1到0跳变点表示相移时钟的上升沿与组合逻辑的输出边沿重合；相移时钟的相位已知，检测器采样值发生跳变的相位反映了组合逻辑边沿与相移时钟边沿的位置关系，进而间接测得被检组合逻辑的延时。
本发明的有益效果在于：本发明用于FPGA的支持全路径的电路延迟检测器及检测方法，在常见的基准测试上验证了电路延迟检测器，实验数据表明能够在所有电压、频率精准地测量所有类型的路径，并且平均测量误差只有1.51％。
附图说明
图1为本发明电路延迟检测器结构示意图；
图2为本发明电路延迟检测器工作时序图；
图3为本发明电路延迟检测器对芯片16个通路进行检测的结果示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
提出了一个适用于FPGA中所有路径的在线电路延迟检测器，主要由两个影子寄存器和一个相移时钟组成。两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出。在线电路延迟检测器用以检测组合逻辑的延迟，组合逻辑的延迟是指组合逻辑的边沿相比MCLK的上升沿滞后的时间。
测量时将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔逐渐调整到360。当SCLK与MCLK相位差较小时，SCLK的下升沿将早于组合逻辑的边沿到达，此时延迟检测器采样结果为0；当SCLK与MCLK的相位差逐渐增大，使得SCLK的下降沿晚于组合逻辑边沿到达，此时延迟检测器采样结果为1；当相位差进一步增大，以至于SCLK的上升沿在组合逻辑边沿之后到达，此时延迟检测器采样结果为0。因此检测器采样值发生跳变的相位反映了组合逻辑边沿与相移时钟边沿的位置关系，进而间接测得被检组合逻辑的延时。
影子寄存器由组合逻辑输出作为时钟，由相移时钟作为数据，通过影子寄存器的输出值判断相移时钟的上升沿与组合逻辑上升沿的先后关系，进而间接地测得组合逻辑上升沿的时间。其中S1采集上升沿，S2采集下降沿，他们的输出经过一个或门输出到同步寄存器SYNC方便采集结果。相移时钟SCLK与被检组合逻辑时钟MCLK时钟信号保持同频率，但SCLK与MCLK相位差θ可调。
检测器的时序图由图2给出。为了测量延迟，影子寄存器S1以被检组合逻辑输出D的上升沿触发并采集相移时钟SCLK信号。影子寄存器S2以被检组合逻辑输出D的下降沿触发并采集相移时钟SCLK信号。在阶段0，SCLK的下升沿将早于组合逻辑的边沿到达，两个影子寄存器采集到的数据都是0，此时输出Q1，Q2是0，或门输出O为0，同步寄存器SYNC输出Y为0；在阶段1，SCLK的下降沿晚于组合逻辑边沿到达，两个影子寄存器采集到的数据都为1，此时输出Q1，Q2是1，或门输出O为1，同步寄存器SYNC输出Y为1；在阶段2，SCLK的上升沿在组合逻辑边沿之后到达，两个影子寄存器采集到的数据为0，此时输出Q1，Q2是0，或门输出O为0，同步寄存器SYNC输出Y为0。所以，相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔逐渐调整到360，检测器的输出Y会从0变成1，而后从1变成0。0到1发生跳变点表示相移时钟的下升沿与组合逻辑的输出边沿重合，1到0跳变点表示相移时钟的上升沿与组合逻辑的输出边沿重合，而相移时钟的相位是已知的，因此可以用检测器输出跳变点所在的相移时钟相位间接反映出被测组合逻辑的延迟。
如图3所示本发明电路延迟检测器对芯片16个通路进行检测的结果示意图，使用本发明电路延迟检测器电路对Fpmult64中的16通道进行检测，将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0°以固定间隔逐渐调整到360°的过程中都会有一个0-1跳变点，一个1-0跳变点。图3横纵坐标为移动的相位差θ，纵坐标为检测通道号。从图3中可看出实际采集数据时在0-1变换时采集到的数据不稳定的抖动，如下图3所示Path1，2，3，13没有发生抖动，但是其他Path都发生了抖动，其中Path7抖动最为剧烈，将抖动的起始点和终止点的平均相位值作为跳变点，以Path7的1-0跳变为例，在44°第一次采集到0，在75°最后一次采集到1，75°之后采集到的数据稳定为0。于是把(44°+75°)/2＝59.5°作为Path7的1-0跳变点。因此，θ2’＝44、θ2”＝75、θ2＝59.5。1-0跳变点和0-1跳变点基本都相差半个时钟周期。所以使用本发明电路延迟检测器均能检测到被检组合逻辑的延时现象。检测器能够适应所有类型数据，在各电压下都能精准地测得电路延迟。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (2)

1.一种用于FPGA支持全路径的电路延迟检测器，其特征在于，包括两个影子寄存器和一个相移时钟；两个影子寄存器由被检组合逻辑输出作为时钟，由相移时钟SCLK作为数据，两个影子寄存器分别在被检组合逻辑输出的上升沿和下降沿被触发，对相移时钟进行采样，两个影子寄存器的输出经过或门输出，或门输出作为同步寄存器输入，同步寄存器的时钟为被检组合逻辑时钟MCLK，同步寄存器的输出作为电路延迟检测器的输出，相移时钟SCLK与被检组合逻辑时钟MCLK同频率，SCLK与MCLK相位差可调。
2.根据权利要求1所述用于FPGA支持全路径的电路延迟检测器的检测方法，其特征在于，将相移时钟SCLK与组合逻辑时钟MCLK的相位差从0以固定间隔时间逐渐调整到360；当SCLK与MCLK相位差较小时，SCLK的下升沿将早于组合逻辑的边沿到达，此时延迟检测器采样结果为0；当SCLK与MCLK的相位差逐渐增大，使得SCLK的下降沿晚于组合逻辑边沿到达，此时延迟检测器采样结果为1，0到1发生跳变点表示相移时钟的下升沿与组合逻辑的输出边沿重合；当相位差进一步增大，以至于SCLK的上升沿在组合逻辑边沿之后到达，此时延迟检测器采样结果为0，1到0跳变点表示相移时钟的上升沿与组合逻辑的输出边沿重合；相移时钟的相位已知，检测器采样值发生跳变的相位反映了组合逻辑边沿与相移时钟边沿的位置关系，进而间接测得被检组合逻辑的延时。
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