CN113111027B - 一种层次化保护装置 - Google Patents

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Abstract

本发明公开了一种层次化保护装置，包括电源板卡，用于为开入开出板卡、PCIe高速采集板卡及CPU板卡供电；开入开出板卡，与PCIe高速采集板卡电连接，包括开入模块和开出模块；开入模块用于装置检修及远方状态的硬压板输入，开出模块用于装置失电、故障告警空状态的输出；PCIe高速采集板卡，用于SV、GOOSE数据的编码、解码及站域广域保护计算；其中，PCIe高速采集板卡包括计算单元、PCRAM存储器及FPGA；PCRAM存储器包括重要数据保存区和计算模型存储区；CPU板卡，用于接收PCIe高速采集板卡发送的SV/GOOSE数据，并通过SDH与其他站域保护进行交互。本发明能够在发生故障时防止重要数据的丢失，并支持复杂算法在PCRAM计算模型存储区中迭代更新，具有存算一体的优点。

Description

一种层次化保护装置
技术领域
本发明涉及电网保护和控制技术领域，具体涉及一种层次化保护装置。
背景技术
随着电力系统广域互联的不断发展，利用广域测量系统进行数据和信息采集，以实现层次化继电保护功能已逐渐成为未来的发展趋势。层次化继电保护功能可以实现对故障精准定位和快速切除，构成电力系统层次化保护体系。当前，层次化保护体系可分为广域保护、站域保护和就地保护。随着各级电网的不断发展，其网络结构和潮流流向日趋复杂，给保护的定值整定、时间配合造成很大困难，因此层次化保护装置中站域广域保护算法的复杂度也再不断增加。
其中，针对站域保护或广域保护算法的处理方式，现有技术通常会采用两种，第一种是将算法直接烧写在处理器中，由处理器进行保护算法的计算，但这种方式会受限于处理器计算速度与容量的大小，难以支撑复杂算法的计算；另一种是将算法直接烧写在FLASH中，由FPGA从FLASH读取算法后计算，但使用该方法时FLASH写入速度慢，通常只能进行固定模型的算法计算，难以支持复杂算法模型的计算和迭代更新。
发明内容
本发明的目的在于提供一种层次化保护装置，以解决现有技术中层次化保护装置难以支持复杂算法模型计算的技术问题。
为了克服上述现有技术中的缺陷，本发明提供了一种层次化保护装置，包括：
电源板卡，用于为开入开出板卡、PCIe高速采集板卡及CPU板卡供电；
所述开入开出板卡，与所述PCIe高速采集板卡电连接，包括开入模块和开出模块；所述开入模块用于装置检修及远方状态的硬压板输入，所述开出模块用于装置失电、故障告警空状态的输出；
所述PCIe高速采集板卡，用于SV、GOOSE数据的编码、解码及站域广域保护计算；其中，所述PCIe高速采集板卡包括计算单元、PCRAM存储器及FPGA；所述PCRAM存储器包括重要数据保存区和计算模型存储区；
所述CPU板卡，用于接收所述PCIe高速采集板卡发送的SV/GOOSE数据，并通过SDH与其他站域保护进行交互。
进一步地，所述计算模型存储区用于存储及更新计算模型，所述更新计算模型包括MCU根据所述FPGA调用所述PCRAM存储器的计算模型的计算结果进行判断；若判断结果为执行参数修改，则由所述FPGA执行；若判断结果为执行模型修正，则由所述MCU通过所述FPGA的并口对所述计算模型进行修正，并使所述FPGA载入修正后的模型。
进一步地，所述PCIe高速采集板卡的数量至少为两个，且两个或多个所述PCIe高速采集板卡之间通过LVDS总线进行通信。
进一步地，所述电源板卡，还用于将220V或110V交直流输入电源转换为24V和5V电源为所述开入开出板卡、所述PCIe高速采集板卡及所述CPU板卡供电。
进一步地，所述计算单元采用T3-四核A7芯片。
进一步地，所述CPU板卡采用X86架构CPU板，且采用多核Intel CPU及Linux操作系统。
进一步地，所述CPU板卡，还用于资源管理、定值管理、报告处理、MMS通讯或对时服务。
进一步地，所述PCRAM存储器采用的型号为4MSRM40。
进一步地，所述PCIe高速采集板卡与所述CPU板卡利用PCIe接线进行通讯，且利用PPS对时线进行对时。
进一步地，所述PCIe高速采集板卡设有4路千兆光以太网口。
相对于现有技术，本发明的有益效果在于：
1)基于PCRAM的实时写入和非易失特性，可将层次化保护装置中的重要数据存储在PCRAM的重要数据保存区中，发生意外掉电故障时重要数据不丢失。
2)充分利用FPGA的数据计算能力强与接口扩展灵活特性，配合PCRAM形成存算一体模块，可支持复杂算法在PCRAM计算模型存储区中迭代更新，FPGA再根据迭代更新的模型进行迭代计算。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明某一实施例提供的层次化保护装置的结构示意图；
图2是本发明另一实施例提供的层次化保护装置的结构示意图；
图3是本发明某一实施例提供的复杂模型迭代计算的流程示意图；
图4是本发明某一实施例提供的PCRAM的引脚图；
图5是本发明某一实施例提供的PCRAM读取时序图；
图6是本发明某一实施例提供的PCRAM写入时序图；
图7是本发明某一实施例提供的PCRAM寄存器配置示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，文中所使用的步骤编号仅是为了方便描述，不对作为对步骤执行先后顺序的限定。
应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1-2，图1为本发明某一实施例提供的层次化保护装置，图2为本发明另一实施例提供的层次化保护装置；
如图1所示，该层次化保护装置，包括：
电源板卡1，用于为开入开出板卡2、PCIe高速采集板卡3及CPU板卡4供电；
在某一实施例中，电源板卡1通过将220V或110V交直流输入电源转换为24V和5V电源给其他板卡供电，如图2所示。
进一步地，开入开出板卡2，与所述PCIe高速采集板卡3电连接，包括开入模块20和开出模块21；所述开入模块20用于装置检修及远方状态的硬压板输入，所述开出模块21用于装置失电、故障告警空状态的输出；
在某一实施例中，开入模块20的输入信号为220或110V交直流电压，开出模块21的输出形式为继电器空节点，如图2所示。
进一步地，PCIe高速采集板卡3，用于SV、GOOSE数据的编码、解码及站域广域保护计算；其中，所述PCIe高速采集板卡3包括计算单元30、PCRAM存储器31及FPGA32；所述PCRAM存储器31包括重要数据保存区310和计算模型存储区311；
在某一实施例中，重要数据保存区310用于装置运行过程中重要数据的保存，以防意外掉电导致的重要数据丢失。计算模型存储区311用于存储和更新计算模型。计算模型更新方法：FPGA32调用PCRAM中的计算模型进行计算后将计算结果传给MCU，如果只需要对参数进行修改，则由FPGA32自行完成参数修改并用于下次计算；如果MCU经判断后需要进行模型修正，则MCU通过FPGA32的并口对PCRAM中模型进行修正，FPGA32载入后准备下次计算。整个流程如图3所示。
在某一实施例中，该计算单元30采用T3-四核A7芯片，如图2所示。其中，该芯片具有网络处理能力强，运算速度快、配置灵活、低功耗的特点。其中，PCIe高速采集板卡3主要负责SV、GOOSE数据，例如GOOSE报文的编码及解码，同时还需要进行高实时的站域广域保护计算处理。
在某一实施例中，每台层次化保护装置通常配置一个主控X86架构CPU板，以及2块PCIe高速采集板卡3，如图2所示。其中每个PCIe高速采集板卡3提供4路千兆光以太网口，用于接收SV数据和收发GOOSE报文，每个PCIe高速采集板卡3可以同时处理8个间隔的SV和GOOSE数据。两块PCIe高速采集板卡3之间通过LVDS总线实现采样值之间的交互，PCIe高速采集板和CPU板之间通过PCIe实现SV和GOOSE数据的共享。
进一步地，CPU板卡4，用于接收所述PCIe高速采集板卡3发送的SV/GOOSE数据，并通过SDH与其他站域保护进行交互。
在某一实施例中，CPU板卡4中嵌入式x86采用多核Intel CPU，为主控管理CPU，运行Linux操作系统，负责资源管理、定值管理、报告处理、MMS通讯、对时服务等功能，并且汇总站域保护SV和GOOSE，通过SDH与其他站域保护进行信息交互，实现广域、站域保护功能。
本发明实施例基于PCRAM的实时写入和非易失特性，可将层次化保护装置中的重要数据存储在PCRAM的重要数据保存区310中，发生意外掉电故障时重要数据不丢失；同时充分利用FPGA32的数据计算能力强与接口扩展灵活特性，配合PCRAM形成存算一体模块，可支持复杂算法在PCRAM计算模型存储区311中迭代更新，FPGA32再根据迭代更新的模型进行迭代计算。
请参阅图2，在某一实施例中，对于该层次化保护装置的接线进行如下说明：
接线①：24V电源接线，由电源板卡1输出给开入开出板卡2和CPU板卡4供电；
接线②：5V电源接线，由电源板卡1输出给开入开出板卡2和PCIe高速采集板卡3供电；
接线③：开入开出弱电5V信号接线，用于开入开出板卡2和PCIe高速采集板卡3之间的开入开出信号连接；
接线④：PCIe通信接线，用于PCIe高速采集板卡3与CPU板卡4之间的通信连接；
接线⑤：LVDS通信总线，用于两块PCIe高速采集板卡3之间的通信连接。
接线⑥：PPS对时线，用于PCIe高速采集板卡3与CPU板卡4之间的对时。
在某一实施例中，PCRAM采用型号为4MSRM40，其引脚图见图4，接线说明如下：A<0>至A<17>为地址总线，DQ<0>至DQ<15>为数据总线，CE为片选使能，WE为写入使能，OE为输出使能，ZZ为休眠控制引脚。UB为高8位控制，LB为低8位控制，CFGC为PCRAM配置时钟引脚，CFGD为PCRAM配置数据引脚。PCRAM的VDD接3.3V电源，VSS接控制地，VBG接3.75V电源。
需要说明的是，由于PCRAM的读取时序和传统并口SRAM相同，但写入时序与传统SRAM不同，是在WE下降沿进行数据总线数据的写入，因此FPGA32需要按照图5和图6的时序对PCRAM进行读写。此外UB和LB低电平有效，保持低电平即可。ZZ是低电平休眠，高电平工作，根据实际工作需求进行选择即可。此外，CFGC是PCRAM参数配置的时钟引脚，CFGD是PCRAM参数配置的数据引脚，FPGA32使用CFGC和CFGD配置PCRAM寄存器方法为通过移位时钟依次将配置数据输入值片内寄存器中，如图7所示。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (1)

1.一种层次化保护装置，其特征在于，包括：
电源板卡，用于为开入开出板卡、PCIe高速采集板卡及CPU板卡供电；还用于将220V或110V交直流输入电源转换为24V和5V电源为所述开入开出板卡、所述PCIe高速采集板卡及所述CPU板卡供电；
所述开入开出板卡，与所述PCIe高速采集板卡电连接，包括开入模块和开出模块；所述开入模块用于装置检修及远方状态的硬压板输入，所述开出模块用于装置失电、故障告警空状态的输出；
所述PCIe高速采集板卡，用于SV、GOOSE数据的编码、解码及站域广域保护计算；其中，所述PCIe高速采集板卡包括计算单元、PCRAM存储器及FPGA；所述PCRAM存储器包括重要数据保存区和计算模型存储区；所述计算模型存储区用于存储及更新计算模型，所述更新计算模型包括MCU根据所述FPGA调用所述PCRAM存储器的计算模型的计算结果进行判断；若判断结果为执行参数修改，则由所述FPGA执行；若判断结果为执行模型修正，则由所述MCU通过所述FPGA的并口对所述计算模型进行修正，并使所述FPGA载入修正后的模型；其中，所述PCIe高速采集板卡的数量为至少两个，且至少两个所述PCIe高速采集板卡之间通过LVDS总线进行通信；所述PCRAM存储器采用的型号为4MSRM40；所述计算单元采用T3-四核A7芯片；
所述PCIe高速采集板卡与所述CPU板卡利用PCIe接线进行通讯，且利用PPS对时线进行对时；所述PCIe高速采集板卡设有4路千兆光以太网口；
所述CPU板卡，用于接收所述PCIe高速采集板卡发送的SV/GOOSE数据，并通过SDH与其他站域保护进行交互；还用于资源管理、定值管理、报告处理、MMS通讯或对时服务；所述CPU板卡采用X86架构CPU板，且采用多核Intel CPU及Linux操作系统。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015154525A1 (zh) * 2014-09-05 2015-10-15 中兴通讯股份有限公司 一种使用多板卡保护HQoS的方法和装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN207650333U (zh) * 2018-01-12 2018-07-24 国网黑龙江省电力有限公司 一种新型电力故障录波监测系统
CN108243009A (zh) * 2018-01-18 2018-07-03 郑州云海信息技术有限公司 一种基于fpga和密码芯片的tpcm板卡
CN110618963A (zh) * 2018-06-19 2019-12-27 上海威固信息技术股份有限公司 一种计算与存储融合的异构计算硬件加速系统及方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015154525A1 (zh) * 2014-09-05 2015-10-15 中兴通讯股份有限公司 一种使用多板卡保护HQoS的方法和装置

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