CN113097255B - 阵列基板及其制作方法 - Google Patents

Abstract

本发明公开了一种阵列基板及其制作方法。所述阵列基板包括：衬底基板；绝缘层，设置于所述衬底基板上，并设有一个或多个槽以裸露位于所述外围区域中的部分所述衬底基板；以及导电走线，设置于所述衬底基板和所述绝缘层上，并填充于所述槽中。由此，本发明能够降低所述导电走线的电阻，同时避免外围导电走线在应力偏大的情况下翘曲等问题的发生。

Description

阵列基板及其制作方法

技术领域

本发明涉及显示技术领域，并且更具体地涉及阵列基板及其制作方法。

背景技术

有机电致发光二极体(Organic light emitting diode，OLED)是一种自主发光技术，它与液晶显示器(Liquid Crystal Display，LCD)相比，具有电压需求低、省电效率高、重量轻、构造简单，广视角、对比度高、制备工艺简单、成本低、功耗低、发光亮度高、工作温度适应范围广、体积轻薄、响应速度快，而且易于实现彩色显示和大屏幕显示、易于实现和集成电路驱动器相匹配、易于实现柔性显示等优点，因而被业内普遍看好。

随着大尺寸OLED显示面板及高解析度显示技术的不断发展，用于OLED显示面板的外围导电走线已经从Al过渡到Cu或Ag等低电阻金属，为了进一步降低外围导电走线的电阻，在现有技术中，一般通过降低外围导电走线(例如Cu)的厚度来降低其电阻。

然而，如果通过降低外围导电走线的厚度来降低其电阻，那么当外围导电走线的厚度降低到一定程度时，外围导电走线容易在应力偏大的情况下发生翘曲等问题。因此，需要新的工艺技术来实现降低电阻的目的。

发明内容

鉴于上述内容，本发明提出了一种阵列基板及其制作方法，能够降低外围导电走线的电阻，同时避免了外围导电走线在应力偏大的情况下翘曲等问题的发生。

本发明的一方面提供了一种阵列基板，包括显示区域及位于显示区域边缘的外围区域，所述阵列基板包括：

衬底基板；

绝缘层，设置于所述衬底基板上，并设有一个或多个槽以裸露位于所述外围区域中的部分所述衬底基板；以及

导电走线，设置于所述衬底基板和所述绝缘层上，并填充于所述槽中。

在一优选实施例中，所述绝缘层设有两个间隔开的所述槽，两个所述槽之间形成一凸起，所述导电走线进一步覆盖所述凸起。

在一优选实施例中，所述凸起的形状为梯形、半圆形、或三角形。

在一优选实施例中，所述导电走线为单层或多层的Cu、Mo、Ti、或Al，或它们的合金材料。

在一优选实施例中，所述绝缘层为SiNx和SiO₂中的一种、或者它们的组合。

在一优选实施例中，所述阵列基板还包括：

金属遮光层，与所述导电走线同层且间隔开地设置；

缓冲层，位于所述导电走线和所述金属遮光层上且覆盖所述绝缘层；

设置于所述缓冲层上的薄膜晶体管和介电层，所述薄膜晶体管位于所述金属遮光层在所述衬底基板的正投影区域的上方；以及

设置于所述薄膜晶体管和所述介电层上的钝化层、阳极、以及像素定义层。

在一优选实施例中，所述导电走线的厚度为500-2000埃。

本发明的另一方面提供了一种阵列基板的制作方法，包括以下步骤：

提供一衬底基板，所述衬底基板包括显示区域及位于显示区域边缘的外围区域；

在所述衬底基板上形成绝缘层，其中所述绝缘层设有一个或多个槽以裸露位于所述外围区域中的部分所述衬底基板；以及

在所述衬底基板和所述绝缘层上形成导电走线，其中所述导电走线填充于所述槽中。

在一优选实施例中，所述绝缘层设有两个间隔开的所述槽，两个所述槽之间形成一凸起，所述导电走线进一步覆盖所述凸起。

在一优选实施例中，所述凸起的形状为梯形、半圆形、或三角形。

在一优选实施例中，还包括以下步骤：

与所述导电走线同层且间隔开地形成金属遮光层；

在所述导电走线和所述金属遮光层上形成缓冲层，所述缓冲层覆盖所述绝缘层；

在所述缓冲层上形成薄膜晶体管和介电层，其中所述薄膜晶体管位于所述金属遮光层在所述衬底基板的正投影区域的上方；以及

在所述薄膜晶体管和所述介电层上形成钝化层、阳极、以及像素定义层。

本发明的阵列基板及其制作方法通过在所述外围区域中，使所述绝缘层设有一个或多个槽以裸露部分所述衬底基板，并使所述导电走线形成在所述衬底基板和所述绝缘层上并填充于所述槽中，使得所述导电走线的有效截面积增大，从而能够降低所述导电走线的电阻，同时，所述导电走线弯折地形成多个层中，由此能够避免所述导电走线在应力偏大的情况下翘曲等问题的发生。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明的阵列基板的一实施例的俯视示意图；

图2是根据本发明的阵列基板的第一实施例的导电走线的截面示意图；

图3是根据本发明的阵列基板的第二实施例的导电走线的截面示意图；

图4是根据本发明的阵列基板的第二实施例的截面示意图；

图5是根据本发明的阵列基板的第三实施例的导电走线的截面示意图；

图6是根据本发明的阵列基板的第四实施例的导电走线的截面示意图；

图7是根据本发明的阵列基板的第五实施例的导电走线的截面示意图；以及

图8是根据本发明的阵列基板的制作方法的流程图。

附图标记说明：

100阵列基板

101显示区域

102外围区域

103导电走线

200阵列基板

201显示区域

202外围区域

211衬底基板

212绝缘层

213导电走线

214金属遮光层

215槽

316凸起

321缓冲层

322薄膜晶体管

323介电层

324钝化层

325阳极

326像素定义层

516凸起

616凸起

716凸起

S1-S7步骤。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。在本发明中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。

应理解的是，当元件、层、区域或组件被称为“在”另一元件、层、区域或组件“上”、“连接到”或“结合到”另一元件、层、区域或组件时，该元件、层、区域或组件可以直接在所述另一元件、层、区域或组件上、直接连接到或直接结合到所述另一元件、层、区域或组件，或者可以存在一个或多个中间元件、层、区域或组件。然而，“直接连接/直接结合”指的是一个组件直接连接或结合另一组件而没有中间组件。同时，可以对描述组件之间的关系的诸如“在……之间”、“直接在……之间”或者“与……邻近”和“直接与……邻近”的其它表述进行类似地解释。此外，还将理解的是，当元件或层被称为“在”两个元件或层“之间”时，该元件或层可以是位于所述两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。

以下，将参照附图来详细地描述本发明的实施例。

参见图1，图1是根据本发明的阵列基板的一实施例的俯视示意图。如图所示，本发明一实施例提供的阵列基板100包括显示区域101及位于所述显示区域101边缘的外围区域102。外围区域102不显示图像，并且包括导电走线103。在一些实施例中，导电走线103可以为图案化的ITO薄膜层，以用于保证阵列基板100上用作像素电极的ITO薄膜层蚀刻均匀。

随着显示面板的发展，需要降低阵列基板的外围区域中导电走线的电阻。申请人发现，根据公式R＝p*(L/S),其中R为导电走线的电阻，p为导电走线的电阻率，L为导电走线的长度，S为导电走线的有效截面积，能够通过工艺改进导电走线的布置以增大导电走线的有效截面积，从而达到降低其电阻的目的。

具体地，参照图2，图2是根据本发明的阵列基板的第一实施例的导电走线的截面示意图。如图所示，本发明一实施例提供的阵列基板200，包括显示区域201及位于所述显示区域201边缘的外围区域202。所述阵列基板200包括：衬底基板211；绝缘层212，设置于所述衬底基板211上，并裸露所述外围区域202中的部分所述衬底基板211；以及导电走线213，设置于所述外围区域202，并且设置于所述衬底基板211和所述绝缘层212上。

进一步地，在所述外围区域202中，所述绝缘层212可以设有一个或多个槽215(图2中示出为1个)，并且所述导电走线213填充于该槽215中。

由此，通过绝缘层212及其槽215的设计，能够使得导电走线213的有效截面积增大，从而达到降低导电走线213的电阻的目的。同时，所述导电走线213弯折地形成在衬底基板211、绝缘层212、以及缓冲层(后面详述)之间，由此能够避免所述导电走线213在应力偏大的情况下翘曲等问题的发生。

此外，所述阵列基板200还包括金属遮光层214，其与所述导电走线213同层且间隔开地设置。需要了解的是，所述导电走线213和所述金属遮光层214可以是由同一道光罩制程得到的，它们可以是单层结构，包括钼(Mo)、铝(Al)、铜(Cu)或钛(Ti)金属材料，也可以多层结构，包括钼-铝-钼(Mo/Al/Mo)金属层结构、铝-钼(Al/Mo)金属层结构、钼-铜(Mo/Cu)金属层结构，或钼-钛-铜(Mo/Ti/Cu)金属层结构，包括且不限于以上材料。此外，在一些实施例中，所述导电走线213和所述金属遮光层214的厚度可以为500-2000埃。在本发明的实施例中所述导电走线213具有金属走线导电的功能，而所述金属遮光层214具有遮光作用。

此外，所述绝缘层212的材料为SiNx和SiO₂中的一种、或者它们的组合。

进一步地，参照图3，图3是根据本发明的阵列基板的第二实施例的导电走线的截面示意图。应认识到的是，图3所示的阵列基板300与图2的阵列基板200结构类似，并且，在图3中，与图2中相同或类似的结构通过参考数字加100来指示。以下，仅对图3和图2的区别进行说明，其它相同或类似的结构不再赘述。

在图3中，所述绝缘层313设有两个间隔开的槽315，使得在两个所述槽315之间形成一凸起316，并且所述导电走线313覆盖所述凸起316。

由此，同样地，通过绝缘层312及其槽315的设计，能够使得导电走线313的有效截面积增大，从而达到降低导电走线313的电阻的目的。并且，通过使所述导电走线313覆盖所述凸起316，所述导电走线313形成为类似“梯形”的结构，可以极大地减少外围区域302中的所述导电走线313的电路电阻，并且通过控制所述绝缘层313的厚度，能够实现控制电阻的减小量的目的。同时，所述导电走线313被夹持在所述绝缘层312中，因此所述导电走线313在应力偏大的情况下也不容易发生翘曲等问题。

此外，应注意的是，在达到所需电阻的前提下，所述导电走线313的宽度越小越好，从而能够实现更小的尺寸，容易实现更高ppi的设计。

进一步地，参照图4，图4是根据本发明的阵列基板的第二实施例的截面示意图。如图所示，所述阵列基板300还包括：缓冲层(Buffer layer)321，其位于所述导电走线313和所述金属遮光层314上且覆盖所述绝缘层312；设置于所述缓冲层321上的薄膜晶体管(ThinFilm Transistor，TFT)322和介电层(Interlayer dielectric,ILD)323，所述薄膜晶体管322位于所述金属遮光层314在所述衬底基板311的正投影区域的上方；以及设置于所述薄膜晶体管322和所述介电层上的钝化层324、阳极325、以及像素定义层326。

进一步地，所述缓冲层321可以是单层的氮化硅(SiNx)、二氧化硅(SiO₂),也可以是双层膜，其厚度在1000-5000埃之间。此外，如本领域人员所熟知的，所述薄膜晶体管322包括氧化物半导体、栅极绝缘层和栅极金属层，源极、漏极。此外，所述介电层323可以为SiO₂薄膜，厚度在3000-10000埃之间。此外，钝化层324可以为SiO₂薄膜，厚度可以为1000-5000埃之间。

此外，参照图5-7，图5是根据本发明的阵列基板的第三实施例的导电走线的截面示意图；图6是根据本发明的阵列基板的第四实施例的导电走线的截面示意图；以及图7是根据本发明的阵列基板的第五实施例的导电走线的截面示意图。应认识到的是，图5-7所示的阵列基板与图2的阵列基板200结构类似，并且，在图5-7中，与图2中相同或类似的结构通过相应的参考数字来指示。

虽然在图3中，所述凸起316的形状形成为梯形，但是应认识到的是，只要凸起能够改变所述导电走线的布置，以满足降低所述导电走线的电阻的要求，那么凸起还可以为其它形状。例如，在图5中，所述凸起516形成为三角形。此外，在图6中，所述绝缘层212设有三个槽，以在所述绝缘层212中形成两个独立的三角形凸起616，从而使得所述导电走线213以M形的形状布置。此外，在图7中，所述凸起716形成为半圆形。这些设计都能够使得导电走线的有效截面积增大，从而达到降低导电走线的电阻的目的，并且，使所述导电走线213弯折地形成多个层中，由此能够避免所述导电走线213在应力偏大的情况下翘曲等问题的发生。

现在参考图8，图8是根据本发明的阵列基板的制作方法的流程图。如图所示，本发明一实施例的阵列基板的制作方法，包括以下步骤：

步骤S1：提供一衬底基板，所述衬底基板包括显示区域及位于显示区域边缘的外围区域；

步骤S2：在所述衬底基板上形成绝缘层，其中所述绝缘层设有一个或多个槽以裸露位于所述外围区域中的部分所述衬底基板；以及

步骤S3：在所述衬底基板和所述绝缘层上形成导电走线，其中所述导电走线填充于所述槽中。

进一步地，所述阵列基板的制作方法还包括以下步骤：

步骤S4：与所述导电走线同层且间隔开地形成金属遮光层；

步骤S5：在所述导电走线和所述金属遮光层上形成缓冲层，所述缓冲层覆盖所述绝缘层；

步骤S6：在所述缓冲层上形成薄膜晶体管和介电层，其中所述薄膜晶体管位于所述金属遮光层在所述衬底基板的正投影区域的上方；以及

步骤S7：在所述薄膜晶体管和所述介电层上形成钝化层、阳极、以及像素定义层。

由此，例如形成图4所示的阵列基板300。

以上，示出了本发明的一些实施例，应认识到的是，这些实施例仅仅是示例性的，而非限制性的。对于本技术领域的技术人员而言，在不脱离本发明原理的前提下，还可以做出改型和替换。

综上所述，本发明提供了一种阵列基板及其制作方法，通过在所述外围区域中，使所述绝缘层设有一个或多个槽以裸露部分所述衬底基板，并使所述导电走线形成在所述衬底基板和所述绝缘层上并填充于所述槽中，使得所述导电走线的有效截面积增大，从而能够降低所述导电走线的电阻，同时，所述导电走线弯折地形成多个层中，由此能够避免所述导电走线在应力偏大的情况下翘曲等问题的发生。

该书面描述使用示例来公开本发明，包括最佳模式，并且还使本领域技术人员能够实践本发明，包括制造和使用任何装置或系统以及执行任何包含的方法。本发明可发明专利的范围由权利要求书限定，并且可包括本领域技术人员想到的其它示例。如果这些其它示例具有不与权利要求书的字面语言不同的结构要素，或者如果它们包括与权利要求书的字面语言无实质差异的等同结构要素，则意在使这些其它示例处于权利要求书的范围内。

Claims (7)

1.一种阵列基板，包括显示区域及位于显示区域边缘的外围区域，其特征在于，所述阵列基板包括：

衬底基板；

绝缘层，设置于所述衬底基板上，并设有两个间隔设置的槽以裸露位于所述外围区域中的部分所述衬底基板；以及

导电走线，设置于所述衬底基板和所述绝缘层上，并填充于所述槽中；

其中，两个所述槽之间形成一凸起，所述导电走线进一步覆盖所述凸起，所述凸起的形状为半圆形。

2.根据权利要求1所述阵列基板，其特征在于，所述导电走线为单层或多层的Cu、Mo、Ti、或Al，或它们的合金材料。

3.根据权利要求1所述阵列基板，其特征在于，所述绝缘层为SiNx和SiO₂中的一种、或者它们的组合。

4.根据权利要求1所述阵列基板，其特征在于，所述阵列基板还包括：

金属遮光层，与所述导电走线同层且间隔开地设置；

缓冲层，位于所述导电走线和所述金属遮光层上且覆盖所述绝缘层；

设置于所述缓冲层上的薄膜晶体管和介电层，所述薄膜晶体管位于所述金属遮光层在所述衬底基板的正投影区域的上方；以及

设置于所述薄膜晶体管和所述介电层上的钝化层、阳极、以及像素定义层。

5.根据权利要求1所述阵列基板，其特征在于，所述导电走线的厚度为500-2000埃。

6.一种阵列基板的制作方法，其特征在于，包括以下步骤：

提供一衬底基板，所述衬底基板包括显示区域及位于显示区域边缘的外围区域；

在所述衬底基板上形成绝缘层，其中所述绝缘层设有两个间隔开的槽以裸露位于所述外围区域中的部分所述衬底基板，两个所述槽之间形成一凸起；以及

在所述衬底基板和所述绝缘层上形成导电走线，其中所述导电走线填充于所述槽中，并覆盖所述凸起，所述凸起为半圆形。

7.根据权利要求6所述阵列基板的制作方法，其特征在于，还包括以下步骤：

与所述导电走线同层且间隔开地形成金属遮光层；

在所述导电走线和所述金属遮光层上形成缓冲层，所述缓冲层覆盖所述绝缘层；

在所述缓冲层上形成薄膜晶体管和介电层，其中所述薄膜晶体管位于所述金属遮光层在所述衬底基板的正投影区域的上方；以及

在所述薄膜晶体管和所述介电层上形成钝化层、阳极、以及像素定义层。

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