CN113096699A - 在硅衬底和封装衬底上耦合高带宽存储器设备的技术 - Google Patents

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Abstract

公开了用于将高带宽存储器设备耦合在硅衬底和封装衬底上的技术。示例包括基于操作模式选择性地激活在高带宽设备的逻辑层的底侧上的输入/输出(I/O)触点或者命令和地址(CA)触点。I/O触点和CA触点用于经由一个或多个数据通道对包括在所述高带宽存储器设备中的一个或多个存储器设备进行存取。

Description

在硅衬底和封装衬底上耦合高带宽存储器设备的技术
技术领域
本文描述的示例通常涉及高带宽存储器。
背景技术
在诸如片上系统(SOC)或者系统级封装(SiP)之类的计算系统中，为了为存储器提供附加的密度以支持各种计算操作，正在开发并部署具有多个紧密耦合的存储器元件或者阵列的存储器设备。这些类型的存储器设备可以被称为三维(3D)堆叠存储器或者堆叠存储器。这些类型的堆叠存储器的共同特性是更高带宽存储器。
高带宽存储器的常见部署可以包括动态随机存取存储器(DRAM)的堆叠层或者管芯，其可以被称为高带宽存储器堆叠设备或者高带宽存储器打包设备。高带宽存储器堆叠设备或者高带宽存储器打包设备可以用于在封装衬底的单个封装中提供大量的计算机或者系统存储器。封装也可以包括组件，例如，存储器控制器、中央处理单元(CPU)、图形处理单元(GPU)或者其他组件。
附图说明
图1示出了示例第一系统。
图2示出了示例第一子系统。
图3示出了示例第一操作模式。
图4示出了示例第一重新分布方案。
图5示出了示例重新分布布局方案。
图6示出了示例第二子系统。
图7示出了示例第二操作模式。
图8示出了示例第二重新分布方案。
图9示出了示例第一逻辑流。
图10示出了示例装置。
图11示出了示例第二逻辑流。
图12示出了示例存储介质。
图13示出了示例第二系统。
具体实施方式
在一些示例中，包括具有逻辑层的四个DRAM设备或者管芯的堆叠的高带宽存储器堆叠设备可以包括大约1000个输入/输出(I/O)触点(例如，金属凸块)以与封装衬底物理连接，该封装衬底例如将高带宽存储器堆叠设备与CPU和/或GPU耦合。针对时钟(CLK)信令或者命令和地址(CA)信令的若干其他触点也可以具有用于连接到封装衬底的触点。在高带宽存储器堆叠设备下方的相对小区域中的大量I/O、CLK和CA触点可以导致这些触点之间非常紧凑或者小的间距。涉及昂贵的封装互连技术的解决方案可以用于处理触点之间的紧凑间距。例如，诸如嵌入式多管芯互连桥(EMIB)之类的硅插入体或者硅桥可以是用于处理紧凑间距的一种类型的解决方案。EMIB解决方案可以能够处理高带宽存储器堆叠设备的紧凑或者小间距，但是EMIB解决方案迫使高带宽存储器堆叠设备与CPU或者GPU之间的直线连接并且限制了针对封装互连信号路由的灵活性。该直线要求以及缺乏针对EMIB的灵活性可以为可以被包括在SOC或者SiP上的CPU、GPU或者其他类型的管芯封装带来放置和管芯大小矛盾。而且，仅使用硅插入体来解决高带宽存储器堆叠设备的紧凑间距可能增加不可接受的成本水平。
图1示出了示例系统100。在一些示例中，如图1中示出的，系统100包括经由重新分布层130与封装衬底140耦合的高带宽存储器(HBM)堆叠105。在一些示例中，HBM堆叠105可以包括具有底部或者较低逻辑层的存储器设备或者管芯的多个层。例如，如图1中示出的，HBM堆叠105包括堆叠在逻辑层120的顶部上的DRAM 110-1到110-n，其中“n”表示大于1的任意正整数。逻辑层120可以包括用于促进对DRAM 110-1到110-n/来自DRAM 110-1到110-n的存取的电路、逻辑和/或特征以及与对DRAM 110-1到110-n的存取相关联的命令和地址信号。DRAM 110-1到110-n可以表示单独的存储器设备，每个存储器设备具有可以经由相应的存储器通道被存取的多个可寻址存储器阵列。每个存储通道可以包括大量的I/O信号路径(例如，128个)。如下面更加详细描述的，逻辑层120可以包括能够合并存储器通道和/或减少I/O信号路径以便减少在逻辑层120的底侧上的活动连接的数量的电路、逻辑和/或特征。合并的存储器通道和/或减少的I/O信号路径可以通过在逻辑层120的底侧上的减少数量的活动的连接被路由，以通过重新分布层130与封装衬底140连接，从而例如将HBM堆叠105与CPU或者GPU(未示出)耦合。在一些示例中，重新分布层130可以是封装衬底140的一部分或者与其集成。在其他示例中，重新分布层130可以是与封装衬底140分离的层，其在逻辑层120与封装衬底140之间耦合或者连接。
根据一些示例，合并存储器通道和/或I/O信号路径可以实现针对通过重新分布层130路由的封装互连的更大的灵活性。合并存储器通道和/或I/O信号路径还可以减少由在逻辑层120的较低一端或者底侧处的触点的紧凑触点间距所呈现的问题。例如，通过合并通道和/或I/O信号，如下面更详细提到的，减少数量的触点可能需要经由重新分布层130与封装衬底140耦合。如果触点被从重新分布层130移除，则减少的触点使得触点间距能够增加。可替代地，不需要的触点可以被逻辑断开或者电断开或者不连接。这些被逻辑断开或者电断开的触点可以减少与所有活动的连接相关的可能的信号干扰或者热量问题。
示例不限于用于HBM堆叠105中包括的存储器设备的DRAM。如本文所描述的，存储器设备可以指代非易失性或者易失性存储器类型。一些非易失性存储器类型可以是块可寻址的，例如，NAND或者NOR技术。其他非易失性存储器类型可以是字节或者块可寻址类型的具有3维(3-D)交叉点存储器结构的非易失性存储器，包括但不限于在下文被称为“3-D交叉点存储器”的硫族化物相变材料(例如，硫族化物玻璃)。非易失性类型的存储器也可以包括其他类型的字节或者块可寻址的非易失性存储器，例如但不限于多阈值级别NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器(PCM)、电阻式存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、反铁电存储器、电阻式存储器(包括金属氧化物基、氧空位基和导电桥随机存取存储器(CB-RAM))、自旋电子磁结存储器、磁性隧道结(MTJ)存储器、畴壁(DW)和自旋轨道转移(SOT)存储器、基于晶闸管的存储器、结合忆阻器技术的磁阻随机存取存储器(MRAM)、自旋移矩MRAM(STT-MRAM)或上述存储器中的任何存储器的组合。
本文引用“RAM”或者“RAM设备”的描述可以适用于允许随机存取的任何存储器设备，无论是易失性还是非易失性的。引用DRAM或者同步DRAM(SDRAM)、DRAM设备或者SDRAM设备的描述可以指代易失性随机存取存储器设备。存储器设备SDRAM或者DRAM可以指代管芯本身、指代包括一个或多个管芯的封装的存储器产品或者两者。在一些示例中，具有需要被刷新的易失性存储器的系统也可以包括至少一些非易失性存储器以至少支持存储器持久性的最小水平。
图2示出了示例子系统200。在一些示例中，子系统200可以表示高带宽存储器堆叠设备(例如，图1中示出的HBM堆叠105)的一部分。对于这些示例，如图2中示出的，子系统200包括可以经由通道A被存取的第一存储器阵列210-1以及可以经由通道B被存取的第二存储器阵列210-2。被写入存储器阵列210-1或者从存储器阵列210-1读取的数据可以响应于通过[ChA]CA 215中包括的信号路径被路由的命令和地址信号而通过[ChA]I/O 213中包括的信号路径被路由。类似地，被写入存储器阵列210-2或者从存储器阵列210-2读取的数据可以响应于通过[ChB]CA 219被路由的命令和地址信号而通过[ChB]I/O 217中包括的信号路径被路由。控制214-1、解码器212-1、CA缓冲器216-1和先进先出(FIFO)缓冲器218-1可以促进对存储器阵列210-1的存取。控制214-2、解码器212-2、CA缓冲器216-2和FIFO缓冲器218-2可以促进对存储器阵列210-2的存取。
根据一些示例，逻辑层220可以协调对存储器阵列210-1或210-2的存取。为了简洁起见，图2中没有示出可以被包括在HBM堆叠的逻辑层中的用于协调对DRAM阵列的存取的一些组件。图2中示出的示例逻辑层220可以包括合并逻辑224和模式寄存器222。模式寄存器222可以被编程或者设置为指示合并逻辑224的操作模式以确定是在完全I/O模式下还是在合并通道模式下操作(例如，位值“1”用于指示合并通道或者值“0”用于指示完全I/O)。图2中描绘了合并通道模式，因为在逻辑层220的底侧221上不存在针对通道A和通道B两者的单独的活动连接。而是，[ChB]I/O连接和CA连接被指示为“没有连接”，这意味着这些连接没有被电连接或者逻辑连接/是不活动的。因此，[ChA/B]I/O 223和[ChA/B]CA 225通过合并的连接被路由，如果子系统200处于完全I/O模式，则该合并的连接将是仅针对[ChA]I/O连接和CA连接的连接。
根据一些示例，完全I/O模式可以包括在逻辑层220的底侧221上针对通道A和通道B两者的128个I/O连接。对于这些示例，合并逻辑224可以使得针对每通道完全128个I/O连接的信号通过逻辑层220以第一操作频率(例如，每秒2千兆传输(GT/s))被路由。例如，针对通道A的128个I/O连接的第一信号通过逻辑层220以第一操作频率被路由到[ChA]I/O 213。针对通道B的128个I/O连接的第二信号也通过逻辑层220以第一操作频率被路由到[ChB]I/O 217。在一些示例中，如果启用合并通道模式，则128个I/O触点被划分以使得通道A具有64个I/O活动触点并且[ChB]具有64个I/O活动触点。对于这些示例，合并逻辑224可以通过使第一操作频率加倍以产生第二操作频率(例如，4GT/s)来补偿减少的每通道I/O活动触点，经由该第二操作频率，针对每通道64个I/O连接的每个集合的信号通过逻辑层220被路由。因此，在完全I/O模式与合并通道模式之间，相应的存储器阵列210-1和210-2可以在每单位时间的数据速率方面看到几乎没有减少。
图3示出了示例操作模式300。在一些示例中，如图3中示出的，操作模式300可以包括完全I/O模式310和合并通道模式320。对于这些示例，图3中示出的组件可以表示用于将针对DQ[0:127](ChA)和DQ[0:127](ChB)两者的128个I/O连接的信号通过逻辑层220路由到存储器阵列210-1和210-2的组件的至少一部分。例如，用于路由针对DQ[0:127](ChA)的128个I/O连接的信号的组件可以包括锁相环(PLL)302、延迟锁相环(DLL)304、发送(Tx)电路306A(对于偶数位)、Tx电路308A(对于奇数位)、DQ选通(DQS)生成器310、Tx复用器312A、MUX0 314A、读取锁存器316A、接收(Rx)电路318A(对于偶数位)、Rx电路320A(对于奇数位)、Rx复用器322A或者写入FIFO 326A。用于路由针对DQ[0:127](ChB)的128个I/O连接的信号的组件可以包括共享PLL 302、共享DLL 304、Tx电路306B(对于偶数位)、Tx电路308B(对于奇数位)、共享DQS生成器310、Tx复用器312B、MUX0 314B、读取锁存器316B、Rx电路318B(对于偶数位)、Rx电路320B(对于奇数位)、Rx复用器322B或者写入FIFO326B。
根据一些示例，当在完全I/O模式310下时，用于将针对DQ[0:127](ChA)和DQ[0:127](ChB)两者的128个I/O连接的信号通过逻辑层220路由的组件是活动的，除了“CLK1”不被施加到针对通道A或者通道B组件的Tx/Rx复用器中的任一个之外。对于这些示例，针对通道A和通道B的组件可以以可能比用于“CLK1”的时钟频率更慢的第一时钟频率操作。例如，第一时钟频率可以产生2GT/s的传输速率。
在一些示例中，合并通道模式320可以基于向Tx复用器312A/B和Rx复用器322A/B施加“CLK1”来实现，以使得针对通道A/B的这些复用器以第二较快的时钟频率操作。例如，第二时钟频率可以在Tx 308A/B和Rx 320A/B处产生4GT/s的传输速率。对于这些示例，先前被分配用于DQ[0:127](ChA)的128个I/O连接现在被划分，使得64个I/O连接用于DQ[0:126:2](ChA)并且64个I/O连接用于DQ[1:127:2](ChB)。而且，对于合并通道模式320，Tx电路308A/B和Rx电路320A/B可以被分配用于路由针对这些64个I/O连接的信号。对于合并通道模式320，实线指示针对通道A被路由的I/O信号并且虚线指示针对通道B被路由的I/O信号。
图4示出了示例重新分布方案400。在一些示例中，如图4中示出的，重新分布方案400描绘了针对HBM通道拓扑410的通道b和d凸块或者连接可以如何被重新分布为没有连接。对于这些示例，HBM通道拓扑410可以表示用于耦合到针对HBM堆叠设备的逻辑层的顶侧的存储器设备的堆叠的四个通道拓扑，例如，耦合到逻辑层120的顶侧的DRAM 110-1到110-n。而且，重新分布层(RDL)通道拓扑420可以表示通道b和d与相应的通道a和c的合并，这可以导致在重新分布层(例如，重新分布层130)处减少的连接或者凸块。
根据一些示例，将通道b和c与通道a和c合并可以以与上面关于图2和图3提到的合并I/O连接和CA连接类似的方式响应于将HBM堆叠设备置于合并通道模式(例如，合并通道模式320)下来实现。对于这些示例，针对在HBM堆叠设备的逻辑层的底侧上的通道b和d的凸块或者连接可以变得没有连接，并且然后针对通道a和c的凸块或者连接可以被重新分布有增加的区域，这在图4中被示出为增加的区域425。在一些示例中，凸块或者连接可以分开扩散，以在将HBM堆叠设备连接到封装衬底的重新分布层处具有较大的间距。例如，由于这种类型的通道合并，间距可以增加4倍(4X)。
图5示出了示例重新分布布局方案500。在一些示例中，如图5中示出的，重新分布布局方案500示出了HBM凸块布局510和重叠HBM凸块对RDL凸块520。对于这些示例，HBM凸块布局510的HBM凸块512可以表示针对在HBM堆叠设备的逻辑层的底侧上的通道a和b的I/O或者CA信号的连接，并且封装衬底凸块522表示针对合并的通道a和b的用于连接到重新分布层的连接，该重新分布层连接到封装衬底。重叠HBM凸块对RDL凸块520没有示出针对通道b和通道a的所有HBM凸块512的完全合并。示出了在较小的HBM凸块512上方的较大的封装衬底凸块522，以提供在合并通道时可以如何实现较大凸块间距的示例透视图。较大凸块间距可以例如允许在HBM堆叠与CPU或者GPU之间的信号路径的更加灵活的路由。
图6示出了示例子系统600。在一些示例中，子系统600可以类似于图2中示出的子系统200并且也可以表示HBM堆叠(例如，图1中示出的HBM堆叠105)的一部分。对于这些示例，如图6中示出的，子系统600包括可以经由通道A被存取的第一存储器阵列610-1以及可以经由通道B被存取的第二存储器阵列610-2。被写入存储器阵列610-1或者从存储器阵列610-1读取的数据可以响应于通过[ChA]CA 615中包括的信号路径被路由的命令和地址信号而通过[ChA]I/O 613中包括的信号路径被路由。类似地，被写入存储器阵列610-2或者从存储器阵列610-2读取的数据可以响应于通过[ChB]CA 619被路由的命令和地址信号而通过[ChB]I/O 617中包括的信号路径被路由。控制614-1、解码器612-1、CA缓冲器616-1和FIFO缓冲器618-1可以促进对存储器阵列610-1的存取。控制614-2、解码器612-2、CA缓冲器616-2和FIFO缓冲器618-2可以促进对存储器阵列610-2的存取。
根据一些示例，逻辑层620可以协调对存储器阵列610-1或610-2的存取。为了简洁起见，图6中没有示出可以被包括在HBM堆叠的逻辑层中以用于协调对DRAM阵列的存取的一些组件。图6中示出的示例逻辑层620可以包括减少逻辑624和模式寄存器622。模式寄存器622可以被编程或者设置为指示减少逻辑624的操作模式以确定是在完全I/O模式下还是在部分I/O模式下操作(例如，位值“1”用于指示部分I/O模式或者值“0”用于指示完全I/O模式)。图6中描绘了部分I/O模式，因为对于通道A和通道B两者在逻辑层620的底侧621上存在I/O连接的减少。因此，与相应的[ChA]I/O 613和[ChB]I/O 617相比，[ChA]I/O 623和[ChB]I/O 627包括较少的活动连接。
根据一些示例，完全I/O模式可以包括在逻辑层620的底侧621上针对通道A和通道B两者的128个I/O连接。对于这些示例，减少逻辑624可以使得针对每通道完全128个I/O连接的信号以第一操作频率通过逻辑层620被路由，从而产生第一传输速率(例如，2GT/s)。例如，针对[ChA]的128个I/O连接的第一信号通过逻辑层620以第一操作频率被路由到[ChA]I/O 613。针对[ChB]的128个I/O连接的第二信号也通过逻辑层620以第一操作频率被路由到[ChB]I/O 617。在一些示例中，如果启用部分I/O模式，则通道A具有针对[ChA]I/O 623的128个I/O触点中的64个触点作为活动触点，并且通道B具有针对[ChB]CA 629的128个I/O触点中的64个触点作为活动触点。对于这些示例，减少逻辑624可以通过使第一操作频率加倍以产生第二操作频率来补偿减少的每通道I/O活动触点，经由该第二操作频率，针对每通道64个I/O触点的每个集合的信号通过逻辑层620被路由，这导致了第二传输速率(例如，4GT/s)。因此，在完全I/O模式与合并通道模式之间，相应的存储器阵列610-1和610-2可以在每单位时间的数据速率方面看到几乎没有减少。
图7示出了示例操作模式700。在一些示例中，如图7中示出的，操作模式700可以包括完全I/O模式710和部分I/O模式720。对于这些示例，图7中示出的组件可以表示用于将针对DQ[0:127]的128个I/O连接的信号通过逻辑层620路由到存储器阵列610-1的组件的至少一部分。例如，用于路由针对DQ[0:127](ChA)的128个I/O连接的信号的组件可以包括PLL702、DLL 704、Tx电路706A、Tx电路708A、DQS生成器710、Tx复用器712A、MUX0 714A、读取锁存器716A、Rx电路718A、Rx电路720A、Rx复用器722A或者写入FIFO 726A。
根据一些示例，当在完全I/O模式710下时，用于将针对DQ[0:127](ChA)的128个I/O连接的信号通过逻辑层620路由的组件是活动的，除了“CLK1”不被施加到针对通道A组件的Tx/Rx复用器之外。对于这些示例，针对通道A的组件可以以可能比用于“CLK1”的时钟频率更慢的第一时钟频率操作。例如，第一时钟频率可以是2GT/s。
在一些示例中，部分I/O模式720可以基于向Tx复用器712A和Rx复用器722A施加“CLK1”来实现，以使得针对通道A的这些组件以第二较快的时钟频率操作。例如，第二时钟频率可以是4GT/s。对于这些示例，先前被分配用于DQ[0:127:2]的64个I/O连接现在对于部分I/O模式720是没有连接的。
图8示出了示例重新分布系统800。在一些示例中，如图8中示出的，重新分布方案800描绘了针对HBM通道拓扑810的I/O通道的DQ凸块的一半如何对于部分RDL通道拓扑820是没有连接的(“NC”)或者不活动的。对于这些示例，类似于图4，HBM通道拓扑810可以表示用于耦合到针对HBM堆叠设备的逻辑层的顶侧的存储器设备的堆叠的四个通道拓扑，例如，耦合到逻辑层120的顶侧的DRAM 110-1到110-n。而且，重新分布层(RDL)通道拓扑820可以表示在逻辑层的底侧处活动的连接到重新分布层(例如，重新分布层130)的I/O连接的数量的减少。
根据一些示例，在HBM堆叠设备的逻辑层的底侧处活动的I/O连接的数量的减少可以仍然包括CA信号。与重新分布方案400相比，用于部分RDL通道拓扑的凸块或者连接的间距在重新分布层处可能不会像上面针对重新分布方案400提到的增加那么多。但是I/O触点的减少可以仍然使间距增加大约2倍(2X)
图9示出了示例逻辑流900。在一些示例中，逻辑流900可以示出用于部署HBM堆叠设备以与封装衬底耦合的逻辑流，该封装衬底可以是片上系统(SOC)或者系统级封装(SiP)的一部分。对于这些示例，逻辑流900可以由逻辑层120、220或者620的电路、逻辑和/或特征(例如，图2中示出的合并逻辑224或者图6中示出的减少逻辑624)实现。而且，由电路、逻辑和/或特征使用的模式寄存器可以如上面针对图2-3和图6-7提到的那样被设置或者编程。示例不限于实现逻辑流900的这些元件。
开始于框910，HBM设备可以被启动或者可以被加电。
从框910移动到框920，可以完成对HBM设备的逻辑层的电路/逻辑和/或特征的初始化。初始化可以包括收集逻辑层和/或HBM设备的能力(例如，存储器设备、通道、I/O触点等的数量)。
从框920移动到决策框930，对收集的能力进行评估以确定逻辑层被布置为实现或者执行合并逻辑还是减少逻辑。如果逻辑层被布置为实现或者执行合并逻辑，则逻辑流900移动到决策框940。如果逻辑层被布置为实现或者执行减少逻辑，则逻辑流900移动到决策框970。
从决策框930移动到决策框940，逻辑层的合并逻辑(例如，合并逻辑224)可以读取模式寄存器(例如，MR 222)以确定指示什么位值。如果位值为0，则逻辑流900移动到框950。如果位值为1，则逻辑流900移动到框960。
从决策框940移动到框950，合并逻辑可以在完全I/O模式下操作，该完全I/O模式可以利用通过与(例如，在完全I/O模式310下操作的)HBM设备中包括的存储器设备的相应的存储器阵列耦合的至少两个通道被路由的所有I/O连接和CA连接。
从决策框940移动到框960，合并逻辑可以在合并通道模式下操作，该合并通道模式可以将针对与(例如，在合并通道模式320下操作的)HBM设备中包括的存储器设备的相应的存储器阵列耦合的两个通道的I/O连接和CA连接合并。
从决策框930移动到决策框970，逻辑层的减少逻辑(例如，减少逻辑624)可以读取模式寄存器(例如，MR 622)以确定指示什么位值。如果位值为0，则逻辑流移动到框980。如果位值为1，则逻辑流900移动到框990。
从决策框970移动到框980，减少逻辑可以在完全I/O模式下操作，该完全I/O模式可以利用通过与(例如，在完全I/O模式710下操作的)HBM设备中包括的存储器设备的相应的存储器阵列耦合的至少两个通道被路由的所有I/O连接和CA连接。
从决策框970移动到框990，减少逻辑可以在部分I/O模式下操作，该部分I/O模式可以减少针对与(例如，在部分I/O模式720下操作的)HBM设备中包括的存储器设备的相应的存储器阵列耦合的至少两个通道的活动I/O连接。
图10示出了用于装置1000的示例框图。尽管图10中示出的装置1000在某些拓扑中具有有限数量的元件，但是可以认识到的是，装置1000可以根据给定的实现方式的需要在替代拓扑中包括更多或者更少的元件。
根据一些示例，装置1000可以由位于高带宽存储器堆叠设备的逻辑层(例如，逻辑层120、220或者620)处的电路1020支持。电路1020可以被布置为执行逻辑或者该逻辑的一个或多个固件实现的模块、组件或特征。值得注意的是，如本文使用的“a”和“b”和“c”以及类似的标记旨在是表示任意正整数的变量。因此，例如，如果实现方式设置值a＝3，则用于逻辑1022-a的模块、组件的软件或固件的完整集合可以包括逻辑1022-1、1022-2或者1022-3。所呈现的示例不限于该上下文并且通篇使用的不同变量可以表示相同或者不同的整数值。而且，“模块”、“组件”或者“特征”也可以包括存储在计算机可读或者机器可读介质中的固件，并且尽管在图10中将特征的类型示出为分立的框，但是这并不将这些特征的类型限制为在不同的计算机可读介质组件中的存储装置(例如，单独的存储器等)或者通过不同的硬件组件实现(例如，单独的专用集成电路(ASIC)或者现场可编程门阵列(FPGA))。
根据一些示例，电路1020可以包括一个或多个ASIC或FPGA，并且在一些示例中，至少一些逻辑1022-a可以被实现为这些ASIC或FPGA的硬件元件。
根据一些示例，如图10中示出的，装置1000可以包括模式寄存器1005。对于这些示例，模式寄存器1005可以被设置或者编程为指示用于通过高带宽存储器堆叠设备的逻辑层路由I/O或者CA信号的操作模式。例如，完全I/O模式、合并通道模式或者部分I/O模式。
在一些示例中，装置1000还可以包括读取逻辑1022-1。读取逻辑1022-1可以由电路1020执行或者支持以读取模式寄存器1005的位值。例如，模式寄存器1005可以具有位值1或者位值0。
根据一些示例，装置1000还可以包括连接逻辑1022-2。连接逻辑1022-2可以由电路1020执行或者支持，以基于模式寄存器1005的位值使得在逻辑层的底侧上的I/O触点的一部分为活动的并且使得I/O触点的其余部分为不活动的。对于这些示例，I/O触点的第一部分可以被布置为针对一个或多个数据通道接收或者发送I/O信号以对多个存储器设备进行存取。活动触点1030可以包括I/O触点的连接逻辑1022-2基于由模式寄存器1005指示的位值而使其为活动的部分。
在一些示例中，装置1000还可以包括路由逻辑1022-3。路由逻辑1022-3可以由电路1020执行或者支持以使得I/O信号通过I/O触点的部分经由一个或多个数据通道被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。对于这些示例，Tx信号1040可以包括从多个存储器设备路由的I/O信号(例如，从多个存储器设备读取的数据)，并且Rx信号1050可以包括被路由到多个存储器设备的I/O信号(写入多个存储器设备的数据)。在一些示例中，传输速率时钟1010可以由路由逻辑1022-3使用以增加传输速率来补偿不激活所有I/O触点。
装置1000的各种组件可以通过各种类型的通信介质彼此通信地耦合以协调操作。协调可以涉及信息的单项或者双向交换。例如，组件可以以通过通信介质通信的信号的形式来通信信息。信息可以被实现为被分配到各种信号线的信号。在这样的分配中，每个消息是信号。然而，其他实施例可以可替代地部署数据消息。这样的数据消息可以跨各种连接被发送。示例连接包括并行接口、串行接口以及总线接口。
本文包括了表示用于执行所公开架构的新颖方面的示例方法学的逻辑流的集合。尽管出于简化解释的目的，本文示出的一个或多个方法学被示出并描述为一系列动作，但是本领域普通技术人员将理解并且认识到，这些方法学并不限于动作的次序。根据以上，一些动作可以以与本文示出并描述的次序不同的次序发生和/或与本文示出并描述的其他动作同时发生。例如，本领域普通技术人员将理解并且认识到，方法学可以可替代地被表示为例如状态图中的一系列相关联的状态或事件。此外，对于新颖实现方式，可以不要求方法学中示出的所有动作。
逻辑流可以以软件、固件和/或硬件实现。在软件和固件实施例中，逻辑流可以由存储在至少一个非暂时性计算机可读介质或者机器可读介质(例如，光学、磁或者半导体存储装置)上的计算机可执行指令实现。实施例不限于该上下文。
图11示出了示例逻辑流1100。逻辑流1100可以表示由本文描述的一个或多个逻辑、特征或者设备(例如，装置1000)执行的操作中的一些或者全部。更具体地，逻辑流1100可以由读取逻辑1022-1、连接逻辑1022-2或者路由逻辑1022-3实现。
根据一些示例，在框1102处，逻辑流1100可以经由模式寄存器确定高带宽存储器堆叠设备的操作模式，该高带宽存储器堆叠设备包括堆叠在逻辑层上方的多个存储器设备。对于这些示例，读取逻辑1022-1可以读取模式寄存器。
在一些示例中，在框1104处，逻辑流1100可以基于所确定的操作模式，使得在逻辑层的底侧上的I/O触点的一部分为活动的并且使得I/O触点的其余部分为不活动的，I/O触点的第一部分被布置为针对一个或多个数据通道接收或者发送I/O信号以对多个存储器设备进行存取。对于这些示例，连接逻辑1022-2可以使得I/O触点为活动的或者不活动的。
根据一些示例，在框1106处，逻辑流1100可以使得I/O信号经由一个或多个数据通道通过I/O触点的一部分被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。对于这些示例，路由逻辑1022-3可以使得I/O信号经由一个或多个数据通道被路由。
图12示出了示例存储介质1200。在一些示例中，存储介质1200可以是制品。存储介质1200可以包括任何非暂时性计算机可读介质或者机器可读介质，例如，光学、磁或者半导体存储装置。存储介质1200可以存储各种类型的计算机可执行指令，例如，用于实现逻辑流1100的指令。计算机可读或者机器可读存储介质的示例可以包括能够存储电子数据的任何有形介质，包括易失性或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写入或可重写存储器等等。计算机可执行指令的示例可以包括任何适合类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、面向对象的代码、视觉代码等等。示例并不限于该上下文。
图13示出了示例计算平台1300。在一些示例中，如图13中示出的，计算平台1300可以包括存储器系统1330、处理组件1340、其他平台组件1350或者通信接口1360。根据一些示例，计算平台1300可以被实现为片上系统(SOC)或者系统级封装(SiP)。
根据一些示例，存储器系统1330可以是包括逻辑层1332和存储器设备1334的高带宽存储器堆叠设备。对于这些示例，驻留在或者位于逻辑层1332处的逻辑和/或特征可以执行用于装置1000的至少一些处理操作或者逻辑并且可以包括存储介质，该存储介质包括存储介质1200。而且，(多个)存储器设备1334可以包括类似类型的易失性或非易失性存储器(例如，DRAM)。
根据一些示例，处理组件1340可以包括各种硬件元件、软件元件或者两者的组合。硬件元件的示例可以包括设备、逻辑设备、组件、处理器、微处理器、管理控制器、伴随管芯、电路、处理器电路、电路元件(例如，晶体管、电阻器、电容器、电感器等等)、集成电路、ASIC、可编程逻辑器件(PLD)、数字信号处理器(DSP)、FPGA、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片集等等。软件元件的示例可以包括软件组件、程序、应用、计算机程序、应用程序、设备驱动程序、系统程序、软件开发程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、应用程序接口(API)、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定示例是否是使用硬件元件和/或软件元件实现的可以根据任何数量的因素(例如，期望的计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和根据给定的实现方式的需要的其他设计或者性能约束)而变化。
在一些示例中，其他平台组件1350可以包括常见的计算元件、附加的存储器单元、芯片集、控制器、外围设备、接口、振荡器、定时设备、视频卡、音频卡、多媒体输入/输出(I/O)组件(例如，数字显示器)、电源等等。存储器单元或者存储器设备的示例可以包括但不限于以一个或多个较高速存储器单元的形式的各种类型的计算机可读和机器可读存储介质，例如，只读存储器(ROM)、随机存取存储器(RAM)、动态RAM(DRAM)、双倍数据速率DRAM(DDRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、聚合物存储器(例如，铁电聚合物存储器)、奥式存储器、相变或铁电存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、磁卡或光卡、设备阵列(例如，独立磁盘冗余阵列(RAID)驱动器)、固态存储器设备(例如，USB存储器)、固态驱动器(SSD)以及适合于存储信息的任何其他类型的存储介质。
在一些示例中，通信接口1360可以包括用于支持通信接口的逻辑和/或特征。对于这些示例，通信接口1360可以包括根据各种通信协议或者标准操作的一个或多个通信接口以通过直接或者网络通信链路进行通信。直接通信可以经由使用在一个或多个工业标准(包括后代和变型)中描述的通信协议或者标准(例如，与PCIe规范、NVMe规范或者I3C规范相关联的那些通信协议或者标准)而发生。网络通信可以经由使用通信协议或者标准(例如，在由电气与电子工程师协会(IEEE)公布的一个或多个以太网标准中描述的那些通信协议或者标准)而发生。例如，由IEEE公布的一个这样的以太网标准可以包括但不限于IEEE802.3-2018，即于2018年8月发布的Carrier sense Multiple access with CollisionDetection(CSMA/CD)Access Method and Physical Layer Specifications(在下文中将其称为“IEEE 802.3规范”)。网络通信还可以根据一个或多个OpenFlow规范(例如，OpenFlow硬件抽象API规范)来发生。网络通信还可以根据一个或多个Infiniband架构规范来发生。
计算平台1300的组件和特征可以使用分立电路、ASIC、逻辑门和/或的单芯片架构的任何组合来实现。此外，计算平台1300的特征可以使用微控制器、可编程逻辑阵列和/或微处理器或者适当的前述组件的任何组合来实现。应注意，硬件、固件和/或软件元件可以在本文被统称为或者单独称为“逻辑”、“电路”或者“电子电路”。
应该认识到的是，在图13的框图中示出的示例性计算平台1300可以表示许多潜在实现方式的一个功能描述性示例。因此，附图中描绘的块功能划分、省略或者包含并不暗指用于实现这些功能的硬件组件、电路、软件和/或元件将一定在实施例中被划分、省略或者包含。
至少一个示例的一个或多个方面可以由存储在至少一个机器可读介质上的表示处理器内的各种逻辑的代表性指令实现，该指令在由机器、计算设备或者系统读取时使得该机器、计算设备或者系统制造用于执行本文描述的技术的逻辑。这样的表示被认为是“IP核心”并且可以与IP块类似。IP块可以被存储在有形的机器可读介质上并且被供应到各种客户或者制造设施以加载到实际上制造逻辑或者处理器的制造机器中。
各种示例可以使用硬件元件、软件元件或者两者的组合来实现。在一些示例中，硬件元件可以包括设备、组件、处理器、微处理器、电路、电路元件(例如，晶体管、电阻器、电容器、电感器等等)、集成电路、ASIC、PLD、DSP、FPGA、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片集等等。在一些示例中，软件元件可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定示例是否是使用硬件元件和/或软件元件实现的可以根据任何数量的因素(例如，期望的计算速率、功率水平、耐热性、处理周期预算、输入数据速率、输出数据速率、存储器资源、数据总线速度和根据给定的实现方式的需要的其他设计或者性能约束)而变化。
一些示例可以包括制品或者至少一个计算机可读介质。计算机可读介质可以包括用于存储逻辑的非暂时性存储介质。在一些示例中，非暂时性存储介质可以包括能够存储电子数据的一种或者多种类型的计算机可读存储介质，包括易失性存储器或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写入或可重写存储器等等。在一些示例中，逻辑可以包括各种软件元件，例如，软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。
根据一些示例，计算机可读介质可以包括用于存储或者维持指令的非暂时性存储介质，该指令在由机器、计算设备或者系统执行时使得该机器、计算设备或者系统执行根据所描述的示例的方法和/或操作。指令可以包括任何合适类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码等。指令可以根据预定义的计算机语言、方式或者句法来实现，以用于指示机器、计算设备或者系统执行某些功能。指令可以使用任何适合的高级、低级、面向对象、视觉、编译和/或解释编程语言来实现。
一些示例可以使用表述“在一个示例中”或者“示例”以及其衍生词来描述。这些术语意味着结合该示例描述的特定特征、结构或者特性被包括在至少一个示例中，短语“在一个示例中”在说明书中各种位置中的出现不一定全部指代相同的示例。
一些示例可以使用表述“耦合”和“连接”以及其衍生词来描述。这些术语不一定旨在是彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可以指示两个或者更多个元件彼此直接物理或者电接触。然而，术语“耦合”或者“与……耦合”也可以意味着两个或者更多个元件彼此不直接接触，但是仍然协同操作或者与彼此交互。
就本文描述的各种操作或者功能而言，这些操作或者功能可以被描述或者定义为软件代码、指令、配置和/或数据。内容可以是直接可执行的(“对象”或“可执行的”形式)、源代码或差异代码(“增量”或“补丁”代码)。可以经由其上存储有内容的制品来提供本文所描述的软件内容，或者经由操作通信接口以经由该通信接口发送数据的方法来提供。机器可读存储介质可以使得机器执行所描述的功能或者操作，并且包括以机器(例如，计算设备、电子系统等等)可访问的形式存储信息的任何机制，例如，可记录/不可记录介质(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪速存储器设备等)。通信接口包括与硬连线、无线、光学等介质中的任一项接合的任何机制以传送到另一设备，例如，存储器总线接口、处理器总线接口、互联网连接、磁盘控制器等。通信接口可以通过提供配置参数和/或发送信号来配置，以准备该通信接口用于提供描述软件内容的数据信号。可以经由发送到通信接口的一个或多个命令或者信号来访问该通信接口。
下面的示例涉及本文公开的技术的附加示例。
示例1.一种示例装置，其可以包括用于指示高带宽存储器堆叠设备的操作模式的模式寄存器，该高带宽存储器堆叠设备包括堆叠在逻辑层上方的多个存储器设备。装置还可以包括位于逻辑层处的用于执行逻辑的电路。该逻辑可以读取模式寄存器的位值，并且基于模式寄存器的位值，使得在逻辑层的底侧上的I/O触点的一部分为活动的并且使得I/O触点的其余部分为不活动的。I/O触点的一部分可以被布置为针对一个或多个数据通道接收或者发送I/O信号以对多个存储器设备进行存取。
示例2.根据示例1的装置，逻辑还可以使得I/O信号经由一个或多个数据通道通过I/O触点的一部分被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。
示例3.根据示例1的装置，逻辑可以使得I/O信号经由一个或多个数据通道通过I/O触点的一部分以第一每秒传输速率被路由，该第一每秒传输速率是在I/O信号经由一个或多个数据通道通过I/O触点的一部分和I/O触点的其余部分两者被路由的情况下的第二每秒传输速率的两倍。
示例4.根据示例2的装置，高带宽存储器堆叠设备可以经由第一触点与封装衬底连接，该第一触点与第二触点相比具有第一触点之间的较大间距，该第二触点对应于在逻辑层的底侧上的活动的I/O触点和不活动的I/O触点两者。
示例5.根据示例4的装置，封装衬底可以包括在高带宽存储器设备与中央处理单元或者图形处理单元之间被路由的I/O信号路径，该I/O信号路径用于与第一触点耦合。
示例6.根据示例1的装置，I/O触点的一部分和其余部分被包括在针对来自一个或多个数据通道的第一数据通道的多个I/O触点中，该第一数据通道用于对位于来自多个存储器设备的存储器设备处的存储器阵列进行存取，该一部分包括多个I/O触点的一半。
示例7.根据示例1的装置，I/O触点的一部分和I/O触点的其余部分可以被包括在针对来自一个或多个数据通道的第一数据通道和第二数据通道的多个I/O触点中，该第一数据通道可以对位于来自多个存储器设备的存储器设备处的第一存储器阵列进行存取。该第二数据通道可以对位于存储器设备处的第二存储器阵列进行存取，该一部分包括针对第一数据通道和第二数据通道的多个I/O触点的一半。
示例8.根据示例7的装置，逻辑还可以基于模式寄存器的位值，使得在逻辑层的底侧上的CA触点的一部分为活动的并且使得CA触点的其余部分为不活动的，CA触点的一部分可以被布置为针对第一数据通道和第二数据通道接收或者发送CA信号以促进对多个存储器设备的存取。逻辑还可以使得针对第一数据通道和第二数据通道的CA信号通过CA触点的一部分被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的CA触点与封装衬底连接。
示例9.根据示例1的装置，多个存储器设备可以包括动态随机存取存储器。
示例10.一种示例存储器设备，其可以包括多个堆叠存储器管芯。存储器设备还可以包括模式寄存器，该模式寄存器用于指示操作模式。存储器设备还可以包括位于多个堆叠存储器管芯下方的逻辑层，该逻辑层包括用于执行逻辑的电路。逻辑可以读取模式寄存器的位值，并且基于模式寄存器的位值，使得在逻辑层的底侧上的I/O触点的一部分为活动的并且使得I/O触点的其余部分为不活动的，I/O触点的一部分可以被布置为针对一个或多个数据通道接收或者发送I/O信号以对至少一个存储器阵列进行存取，该至少一个存储器阵列被维持在多个堆叠存储器管芯中的至少一个存储器管芯上。
示例11.根据示例10的存储器设备，逻辑还可以使得I/O信号经由一个或多个数据通道通过I/O触点的一部分被路由，以致在逻辑层下方的重新定向层使得存储器设备能够通过减少数量的I/O触点与封装衬底连接。
示例12.根据示例10的存储器设备，逻辑可以使得I/O信号经由一个或多个数据通道通过I/O触点的一部分以第一每秒传输速率被路由，该第一每秒传输速率是在I/O信号经由一个或多个数据通道通过I/O触点的一部分和I/O触点的其余部分两者被路由的情况下的第二每秒传输速率的两倍。
示例13.根据示例12的存储器设备，存储器设备可以经由第一触点与封装衬底连接，该第一触点与第二触点相比具有第一触点之间的较大间距，该第二触点对应于在逻辑层的底侧上的活动的I/O触点和不活动的I/O触点两者。
示例14.根据示例13的存储器设备，封装衬底包括在存储器设备与中央处理单元或者图形处理单元之间被路由的I/O信号路径，该I/O信号路径用于与第一触点耦合。
示例15.根据示例10的存储器设备，I/O触点的一部分和其余部分可以被包括在针对来自一个或多个数据通道的第一数据通道的多个I/O触点中。该第一数据通道可以对被维持在至少一个存储器管芯上的第一存储器阵列进行存取，该一部分包括多个I/O触点的一半。
示例16.根据示例10的存储器设备，I/O触点的一部分和I/O触点的其余部分可以被包括在针对来自一个或多个数据通道的第一数据通道和第二数据通道的多个I/O触点中。第一数据通道可以对被维持在至少一个存储器管芯上的第一存储器阵列进行存取。第二数据通道可以对被维持在至少一个存储器管芯上的第二存储器阵列进行存取。该一部分包括针对第一数据通道和第二数据通道的多个I/O触点的一半。
示例17.根据示例16的存储器设备，逻辑还可以基于模式寄存器的位值，使得在逻辑层的底侧上的CA触点的一部分为活动的并且使得CA触点的其余部分为不活动的，CA触点的一部分被布置为针对第一数据通道和第二数据通道接收或者发送CA信号以促进对第一存储器阵列和第二存储器阵列的存取。逻辑还可以使得针对第一数据通道和第二数据通道的CA信号通过CA触点的一部分被路由，以致在逻辑层下方的重新定向层使得存储器设备能够通过减少数量的CA触点与封装衬底连接。
示例18.根据示例10的存储器设备，多个存储器管芯可以包括动态随机存取存储器。
示例19.一种示例方法，其可以包括经由模式寄存器确定高带宽存储器堆叠设备的操作模式，该高带宽存储器堆叠设备包括堆叠在逻辑层上方的多个存储器设备。方法还可以包括基于所确定的操作模式，使得在逻辑层的底侧上的I/O触点的一部分为活动的并且使得I/O触点的其余部分为不活动的。I/O触点的一部分可以被布置为针对一个或多个数据通道接收或者发送I/O信号以对多个存储器设备进行存取。
示例20.根据示例19的方法，还可以包括使得I/O信号经由一个或多个数据通道通过I/O触点的一部分被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。
示例21.根据示例19的方法，还可以包括使得I/O信号经由一个或多个数据通道通过I/O触点的一部分以第一每秒传输速率被路由，第一每秒传输速率是在I/O信号经由一个或多个数据通道通过I/O触点的一部分和I/O触点的其余部分两者被路由时的第二每秒传输速率的两倍。
示例22.根据示例20的方法，高带宽存储器堆叠设备可以经由第一触点与封装衬底连接，该第一触点与第二触点相比具有第一触点之间的较大间距，该第二触点对应于在逻辑层的底侧上的活动的I/O触点和不活动的I/O触点两者。
示例23.根据示例22的方法，封装衬底可以包括在HBM设备与中央处理单元或者图形处理单元之间被路由的I/O信号路径，该I/O信号路径用于与第一触点耦合。
示例24.根据示例19的方法，I/O触点的一部分和其余部分可以被包括在针对来自一个或多个数据通道的第一数据通道的多个I/O触点中。第一数据通道可以对位于来自多个存储器设备的存储器设备处的存储器阵列进行存取，该一部分包括多个I/O触点的一半。
示例25.根据示例19的方法，I/O触点的一部分和I/O触点的其余部分可以被包括在针对来自一个或多个数据通道的第一数据通道和第二数据通道的多个I/O触点中。第一数据通道可以对位于来自多个存储器设备的存储器设备处的第一存储器阵列进行存取。第二数据通道可以对位于存储器设备处的第二存储器阵列进行存取，该一部分包括针对第一数据通道和第二数据通道的多个I/O触点的一半。
示例26.根据示例25的方法，还可以包括基于所确定的操作模式，使得在逻辑层的底侧上的CA触点的一部分为活动的并且使得CA触点的其余部分为不活动的。CA触点的一部分可以被布置为针对第一数据通道和第二数据通道接收或者发送CA信号以促进对多个存储器设备的存取。方法还可以包括使得针对第一数据通道和第二数据通道的CA信号通过CA触点的一部分被路由，以致在逻辑层下方的重新定向层使得高带宽存储器堆叠设备能够通过减少数量的CA触点与封装衬底连接。
示例27.根据示例19的方法，多个存储器设备可以包括动态随机存取存储器。
示例28.一种示例至少一个机器可读介质，其可以包括多个指令，该指令响应于由系统执行可以使得系统执行根据示例19到27中的任一项的方法。
示例29.一种示例装置，其可以包括用于执行示例19到27中的任一项的方法的单元。
应该强调，提供摘要以符合C.F.R.37 1.72(b)节的规定，从而要求将允许读者快速确定技术公开的本质的摘要。应该理解，摘要将不用于解释或者限制权利要求书的范围或者意义。另外地，在前述具体实施方式中，可以看出，各种特征在单个示例中被分组到一起以便简化本公开。本公开的该方法并不被解释为反映权利要求书要求比在每项权利要求中明确引述的特征更多的特征的意图。而是，如所附权利要求书反映的，创造性主题在于少于单个公开的示例的所有特征。因此，所附权利要求书由此被并入具体实施方式中，其中每项权利要求本身作为单独要求保护的主题。在所附权利要求书中，术语“包括(including)”和“其中(in which)”分别用作相应的术语“包括(comprising)”和“其中(wherein)”的通俗英文等效物。此外，术语“第一”、“第二”、“第三”等等仅用作标签，并且不旨在对其对象施加数字要求。
尽管已经以对于结构特征和/或方法动作特定的语言描述了主题，但是应该理解，在所附权利要求书中定义的主题不一定限于上面描述的特定特征或者动作。而是，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。

Claims (25)

1.一种装置，包括：
模式寄存器，其用于指示高带宽存储器堆叠设备的操作模式，所述高带宽存储器堆叠设备包括堆叠在逻辑层上方的多个存储器设备；以及
位于所述逻辑层处的用于执行逻辑的电路，所述逻辑用于：
读取所述模式寄存器的位值；并且
基于所述模式寄存器的所述位值，使得在所述逻辑层的底侧上的输入/输出(I/O)触点的一部分为活动的并且使得所述I/O触点的其余部分为不活动的，所述I/O触点的一部分被布置为针对一个或多个数据通道接收或者发送I/O信号以对所述多个存储器设备进行存取。
2.根据权利要求1所述的装置，还包括：所述逻辑用于：
使得I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。
3.根据权利要求1所述的装置，包括：所述逻辑用于使得所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分以第一每秒传输速率被路由，所述第一每秒传输速率是在所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分和所述I/O触点的其余部分两者被路由的情况下的第二每秒传输速率的两倍。
4.根据权利要求2所述的装置，包括：所述高带宽存储器堆叠设备用于经由第一触点与所述封装衬底连接，所述第一触点与第二触点相比具有所述第一触点之间的较大间距，所述第二触点对应于在所述逻辑层的所述底侧上的活动的I/O触点和不活动的I/O触点两者。
5.根据权利要求4所述的装置，包括：所述封装衬底包括在所述高带宽存储器设备与中央处理单元或者图形处理单元之间被路由的I/O信号路径，所述I/O信号路径用于与所述第一触点耦合。
6.根据权利要求1所述的装置，包括：所述I/O触点的一部分和所述其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道的多个I/O触点中，所述第一数据通道用于对位于来自所述多个存储器设备之中的存储器设备处的存储器阵列进行存取，所述一部分包括所述多个I/O触点的一半。
7.根据权利要求1所述的装置，包括：所述I/O触点的一部分和所述I/O触点的其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道和第二数据通道的多个I/O触点中，所述第一数据通道用于对位于来自所述多个存储器设备之中的存储器设备处的第一存储器阵列进行存取，所述第二数据通道用于对位于所述存储器设备处的第二存储器阵列进行存取，所述一部分包括针对所述第一数据通道和所述第二数据通道的所述多个I/O触点的一半。
8.根据权利要求7所述的装置，还包括：所述逻辑用于：
基于所述模式寄存器的所述位值，使得在所述逻辑层的所述底侧上的命令和地址(CA)触点的一部分为活动的并且使得所述CA触点的其余部分为不活动的，所述CA触点的一部分被布置为针对所述第一数据通道和所述第二数据通道接收或者发送CA信号以促进对所述多个存储器设备的存取；并且
使得针对所述第一数据通道和所述第二数据通道的CA信号通过所述CA触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述高带宽存储器堆叠设备能够通过减少数量的CA触点与封装衬底连接。
9.根据权利要求1所述的装置，包括：所述多个存储器设备包括动态随机存取存储器。
10.一种存储器设备，包括：
多个堆叠存储器管芯；
模式寄存器，其用于指示操作模式；以及
位于所述多个堆叠存储器管芯下方的逻辑层，所述逻辑层包括用于执行逻辑的电路，所述逻辑用于：
读取所述模式寄存器的位值；并且
基于所述模式寄存器的所述位值，使得在所述逻辑层的底侧上的输入/输出(I/O)触点的一部分为活动的并且使得所述I/O触点的其余部分为不活动的，所述I/O触点的一部分被布置为针对一个或多个数据通道接收或者发送I/O信号以对至少一个存储器阵列进行存取，所述至少一个存储器阵列被维持在所述多个堆叠存储器管芯中的至少一个存储器管芯上。
11.根据权利要求10所述的存储器设备，还包括：所述逻辑用于：
使得I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述存储器设备能够通过减少数量的I/O触点与封装衬底连接。
12.根据权利要求10所述的存储器设备，包括：所述逻辑用于使得所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分以第一每秒传输速率被路由，所述第一每秒传输速率是在所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分和所述I/O触点的其余部分两者被路由的情况下的第二每秒传输速率的两倍。
13.根据权利要求12所述的存储器设备，包括：所述存储器设备用于经由第一触点与封装衬底连接，所述第一触点与第二触点相比具有所述第一触点之间的较大间距，所述第二触点对应于在所述逻辑层的所述底侧上的活动的I/O触点和不活动的I/O触点两者。
14.根据权利要求13所述的存储器设备，包括：所述封装衬底包括在所述存储器设备与中央处理单元或者图形处理单元之间被路由的I/O信号路径，所述I/O信号路径用于与所述第一触点耦合。
15.根据权利要求10所述的存储器设备，包括：所述I/O触点的一部分和所述其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道的多个I/O触点中，所述第一数据通道用于对被维持在所述至少一个存储器管芯上的第一存储器阵列进行存取，所述一部分包括所述多个I/O触点的一半。
16.根据权利要求10所述的存储器设备，包括：所述I/O触点的一部分和所述I/O触点的其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道和第二数据通道的多个I/O触点中，所述第一数据通道用于对被维持在所述至少一个存储器管芯上的第一存储器阵列进行存取，所述第二数据通道用于对被维持在所述至少一个存储器管芯上的第二存储器阵列进行存取，所述一部分包括针对所述第一数据通道和所述第二数据通道的所述多个I/O触点的一半。
17.根据权利要求16所述的存储器设备，还包括：所述逻辑用于：
基于所述模式寄存器的所述位值，使得在所述逻辑层的所述底侧上的命令和地址(CA)触点的一部分为活动的并且使得所述CA触点的其余部分为不活动的，所述CA触点的一部分被布置为针对所述第一数据通道和所述第二数据通道接收或者发送CA信号以促进对所述第一存储器阵列和所述第二存储器阵列的存取；并且
使得针对所述第一数据通道和所述第二数据通道的CA信号通过所述CA触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述存储器设备能够通过减少数量的CA触点与封装衬底连接。
18.根据权利要求10所述的存储器设备，包括：所述多个存储器管芯包括动态随机存取存储器。
19.一种方法，包括：
经由模式寄存器确定高带宽存储器堆叠设备的操作模式，所述高带宽存储器堆叠设备包括堆叠在逻辑层上方的多个存储器设备；以及
基于所确定的操作模式，使得在所述逻辑层的底侧上的输入/输出(I/O)触点的一部分为活动的并且使得所述I/O触点的其余部分为不活动的，所述I/O触点的一部分被布置为针对一个或多个数据通道接收或者发送I/O信号以对所述多个存储器设备进行存取。
20.根据权利要求19所述的方法，还包括：
使得I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述高带宽存储器堆叠设备能够通过减少数量的I/O触点与封装衬底连接。
21.根据权利要求19所述的方法，还包括：
使得所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分以第一每秒传输速率被路由，所述第一每秒传输速率是在所述I/O信号经由所述一个或多个数据通道通过所述I/O触点的一部分和所述I/O触点的其余部分两者被路由的情况下的第二每秒传输速率的两倍。
22.根据权利要求20所述的方法，包括：所述高带宽存储器堆叠设备用于经由第一触点与所述封装衬底连接，所述第一触点与第二触点相比具有所述第一触点之间的较大间距，所述第二触点对应于在所述逻辑层的所述底侧上的活动的I/O触点和不活动的I/O触点两者。
23.根据权利要求19所述的方法，包括：所述I/O触点的一部分和所述其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道的多个I/O触点中，所述第一数据通道用于对位于来自所述多个存储器设备之中的存储器设备处的存储器阵列进行存取，所述一部分包括所述多个I/O触点的一半。
24.根据权利要求19所述的方法，包括：所述I/O触点的一部分和所述I/O触点的其余部分被包括在针对来自所述一个或多个数据通道之中的第一数据通道和第二数据通道的多个I/O触点中，所述第一数据通道用于对位于来自所述多个存储器设备之中的存储器设备处的第一存储器阵列进行存取，所述第二数据通道用于对位于所述存储器设备处的第二存储器阵列进行存取，所述一部分包括针对所述第一数据通道和所述第二数据通道的所述多个I/O触点的一半；
基于所确定的操作模式，使得在所述逻辑层的所述底侧上的命令和地址(CA)触点的一部分为活动的并且使得所述CA触点的其余部分为不活动的，所述CA触点的一部分被布置为针对所述第一数据通道和所述第二数据通道接收或者发送CA信号以促进对所述多个存储器设备的存取；并且
使得针对所述第一数据通道和所述第二数据通道的CA信号通过所述CA触点的一部分被路由，以致在所述逻辑层下方的重新定向层使得所述高带宽存储器堆叠设备能够通过减少数量的CA触点与封装衬底连接。
25.一种装置，包括用于执行权利要求19至24中任一项所述的方法的单元。
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* Cited by examiner, † Cited by third party
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US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11875841B2 (en) 2021-12-09 2024-01-16 Powerchip Semiconductor Manufacturing Corporation Memory device with high data bandwidth

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