CN113067599A - 一种基于反熔丝fpga的半数字化usb应答机装置 - Google Patents

Abstract

本发明提供了一种基于反熔丝FPGA的半数字化USB应答机装置，采用FPGA为核心处理芯片的基础上，采用数字VCO方式配合模拟锁相环实现载波捕获、跟踪及副载波解调。其特征在于包括射频通道模块、数字基带模块两个组成模块；按功能不同分为6个部分，接收通道、发射通道、低频处理模块、基带模块、电源模块、双工器。本发明具有以下明显优势：可实现遥控副载波解调、遥测副载波调制功能，遥控和遥测接口为PCM形式；遥控PCM数据速率设置灵活，遥测PCM数据速率自适应；采用小型集成化设计，缩小体积功耗；采用模块化设计，降低调试难度。

Description

一种基于反熔丝FPGA的半数字化USB应答机装置

技术领域

本发明涉及卫星测控技术领域，特别是涉及一种基于反熔丝FPGA的半数字化USB应答机装置。

背景技术

USB应答机作为测控分系统的重要组成部分，它在卫星与测控地面站之间提供双向射频传输信道，配合测控地面站共同完成对卫星的跟踪测量、遥控、遥测等任务。

随着宇航技术的快速发展，对于小型化、重量轻、功能完备及低功耗的需求日益增加。相比于传统USB应答机，半数字化USB应答机具有以下明显优势：

1)可实现遥控副载波解调、遥测副载波调制功能，遥控和遥测接口为PCM形式；

2)遥控PCM数据速率设置灵活，遥测PCM数据速率自适应；

3)采用小型集成化设计，缩小体积功耗；

4)采用模块化设计，降低调试难度；

但目前在轨应用的半数字化USB应答机存在体积大、系统复杂、可靠性不高等问题。

发明内容

本发明的目的是为了克服现有技术限制，提出一种基于反熔丝FPGA的半数字化USB应答机装置。半数字化USB应答机其兼容了模拟应答机与数字化应答机的特点，可通过软件更改适应不同频率的要求，同时遥控副载波频率、遥控码速率，下行遥测调制度、下行遥测码率等均可通过软件进行灵活设置。对比模拟应答机改善了频率器件更改定制周期长的问题，同时采用反熔丝FPGA作为核心处理芯片。反熔丝FPGA具有单粒子不敏感的特性，因此可进一步提高单机在轨应用可靠性。

本发明采用的技术方案如下：

一种基于反熔丝FPGA的半数字化USB应答机装置，采用FPGA为核心处理芯片的基础上，采用数字VCO方式配合模拟锁相环实现载波捕获、跟踪及副载波解调。半数字化USB应答机装置包括射频通道模块和数字基带模块；按功能不同分为6个部分，接收通道、发射通道、低频处理模块、基带模块、电源模块、双工器。

进一步地，接收通道包括接收前端模块、二混频电路、收发通道本振链路、锁相倍频器模块。接收通道主要是将上行信号变为固定的中频信号，内部包含自动增益控制的执行部分，使中频信号幅度稳定；包含指令执行部分及遥测处理部分。

进一步地，发射模块功能为下行中频信号经发射通道二次变频后变为射频信号发出，同时完成对下行信号的滤波及放大。

进一步地，低频处理模块包括F(S)部分、AGC单元、侧音解调单元。F(S)部分是模拟锁相环的关键部分，即环路滤波器单元；AGC部分主要是自动增益控制的处理部分，通过收到信号的幅度波动，转化成不同大小的电压值，控制接收通道的电调衰减器，使接收通道输出的中频信号幅度稳定；侧音解调部分主要是输出遥控副载波信号送至PSK解调模块进行解调、输出测距信号送至数字基带模块进行调制；

进一步地，数字基带模块主要功能分为信号采集单元、信号处理单元、信号输出单元、PSK解调单元。信号采集单元主要是采集压控信号、测距音信号、遥测信号，经过软件处理后，进行信号输出，主要是输出基准信号，上行补偿信号，下行调制信号；PSK解调单元主要是利用软件对遥控副载波信号进行解调，即PSK信号解调，采用反熔丝FPGA实现；

进一步地，电源模块主要是DC/DC模块，包括一些外围电路，如消浪涌电路及电源滤波电路；

进一步地，双工器主要由接收滤波器和发射滤波器组成，该部件采用小型化设计，用于信号合路及隔离；

进一步地，上行信号经接收通道变频后，输出XXMHz二中频信号。该信号经过低频处理板实现载波的捕获及跟踪，完成信号的解调输出解调后的PSK信号送基带模块进行处理；

进一步地，基带模块提供通道模块模拟锁相环所需的XXMHz鉴相参考信号，同时数字基带模块采集通道模块鉴相器输出的压控信号(F(S)控制电压信号)。基带模块根据压控信号输出上行补偿信号，生成含有补偿多普勒频移的上行补偿信号。该信号与通道60MHz时钟信号的倍频信号混频后作为接收二本振信号，从而形成闭合环路，使模拟锁相环完成捕获。

进一步地，基带模块采用两片FPGA完成调制度处理、BPSK解调、时钟产生器、PM调制和锁相环等一系列任务，同时还负责与各外部接口的通信。用于上行信号处理的FPGA1主要由以下两部分功能组成：

1)鉴相参考信号产生单元：产生固定频率的鉴相参考信号(XXMHz)；

2)PSK解调单元：根据ADC采样得到的PSK信号送给鉴相电路构建环路；同时解调遥控副载波信号输出遥控PCM码流。

上、下行信号处理的FPGA2主要由下行调制单元和上行多普勒频移补偿单元组成。

1)下行调制单元：采集遥测PCM信号，进行BPSK调制，同时采集解调出的测距音信号，并与遥测BPSK信号合路，进行PM调制。相干时，载波按上下行相干转发频比转发载波环的压控电压信号，PM调制载波频点为固定载波频率与转发的压控电压信号之和；非相干时，PM调制载波频点为固定载波频率。

2)多普勒频移补偿单元：根据载波环的压控电压产生鉴相参考信号；采集压控信号，根据压控信号输出上行补偿信号；

本发明的有益效果在于，采用数字基带模块替代了模拟应答机中的VCO及TCXO，以数字VCO的方式配合模拟锁相环完成载波的捕获、跟踪及副载波解调。各项性能指标(包含捕获及跟踪灵敏度、遥控解调门限、下行频谱纯度等)满足中、低轨测控要求。同时单机采用小型化设计，结构及盖板采用镁铝合金进一步对单机进行减重设计；软件更改适应不同频率的要求，同时遥控副载波频率、遥控码速率，下行遥测调制度、下行遥测码率等均可通过软件进行灵活设置；采用反熔丝FPGA作为核心处理芯片，反熔丝FPGA具有单粒子不敏感的特性，因此可进一步提高单机在轨应用可靠性。

附图说明

图1为本发明中应答机组成框图

图2为应答机原理框图；

图3载波环方框图；

图4为AGC检波框图；

图5为基带模块硬件框图；

图6为基带软件框图。

具体实施方式

本发明提出的一种基于反熔丝FPGA为核心处理芯片的半数字化USB应答机装置，可满足体积小、功耗低、重量轻、周期短、配置灵活、功能集中等要求。下面结合附图对本发明的具体实施方式进行进一步的详细描述。

本发明中的应答机组成框图如图1所示，包括射频通道模块和数字基带模块；所述射频通道模块包括接收通道、低频处理模块、发射通道和双工器；上行信号经接收通道变频后输出二中频信号，所述二中频信号经过低频处理模块完成信号的解调后，输出PSK信号至数字基带模块进行处理；数字基带模块将处理后的信号传输至发射通道，发射通道将信号进行二次变频后变为射频信号，通过双工器发出。所述半数字化USB应答机装置还包括电源模块，用于给射频通道模块和数字基带模块供电。电源模块主要是DC/DC模块，包括一些外围电路，如消浪涌电路及电源滤波电路。

本发明采用反熔丝FPGA作为核心处理芯片，原理图如图2所示。半数字化USB应答机载波捕获、跟踪、遥控及侧音副载波的解调在通道模块模拟锁相环中完成，输出遥控副载波PSK信号送基带进行解码后输出遥控PCM信号。应答机接收到上行信号后，经过变频处理，输出包含上行多普勒信号fd的中频信号XXMHz+fd，该信号与标准信号XXMHz通过鉴相器后输出F(S)控制电压。在环路锁定过程中，基带模块采集低频处理模块送出的F(S)控制电压，采集后生成相应多普勒频率补偿信号作为上行补偿信号，上行补偿信号的倍频信号与60MHz晶振信号的倍频信号混频后作为二本振信号，输出至二混频电路形成闭合回路，从而实现载波频偏补偿使锁相环锁定。该模式下基带模块采用数字VCO方式与模拟锁相环形成闭合环路从而使载波锁定。

射频通道包括接收通道、发射通道及双工器：

接收通道为满足高动态范围的需求，采用二次变频，为满足高灵敏度的需要，采用固定二中频。其由五个部分构成：接收前端，一本振电路、二本振电路、二混频电路、低频处理模块。

(1)接收前端：主要功能是接收来自上行射频信号，进行低噪声放大，在混频器内与一本振电路送来的本振信号进行混频，并将经变频后的中频信号经放大后输出；

(2)一本振：采用锁相倍频方式，锁相倍频器输出频率以10M为步进，输入信号由60M晶振产生。

(3)二本振：60MHz晶振信号倍频信号与基带模块输出的上行补偿信号的倍频信号进行混频，获得二本振信号；

(4)二混频电路：二混频的主要功能是将一中频信号和二本振电路送来的本振信号进行混频，同时经可变增益控制器件输出固定二中频。该部分与低频处理模块经模拟锁相环后输出的AGC电压控制信号共同作用，保证接收通道信号功率比较稳定；

(5)低频处理模块：集合了F(s)电路、AGC控制电路及侧音解调电路，与基带模块配合完成上行载波的捕获、跟踪及遥控、测音副载波的解调；

对于发射通道，由于下行中频调制部分由基带模块送出，主要功能是将基带部分输出的已调信号变频至发射频率，并经过信号放大后输出，主要考虑因素为带外抑制及群时延特性。群时延特性受滤波器影响较大，例如LC滤波器的群时延特性优于声表面波滤波器，因其幅频特性劣于声表面波滤波器(带外抑制差)，故其相频特性优于声表面波滤波器。同时带宽越宽，带内的群时延特性越好。综合考虑后，选择了LC滤波器做为中频滤波器。

发射通道主要由五个部分构成：发射一混频电路、发射二混频电路、功率放大电路、二本振电路、晶振电路；

(1)发射一混频电路：一混频电路主要由中频混频器、滤波器和放大器组成，其作用是将来自基带的中频信号与本振信号进行混频，滤波后输出一混频信号；

(2)二混频电路：二混频电路由射频混频器、带通滤波器和放大器组成；混频器的作用是将一混频输出中频信号与二本振输出的射频本振经混频后，输出下行射频信号；由于混频器输出的信号成分很多，就要求在混频器后有一个带通滤波器将无用的信号滤去，选出所需的频率信号；

(3)功率放大电路：对二混频输出的信号进行功率放大；

(4)发射一本振：晶振信号60MHz经功分放大后输出；

(5)发射二本振：采用锁相倍频方式，锁相倍频器输出频率以10M为步进，输入信号由60M晶振产生。频率范围可根据实际情况进行灵活设置。

载波捕获及跟踪的模拟锁相环电路在低频处理模块中，其主要包括F(s)电路(载波环)、AGC电路、遥控解调电路及侧音解调电路等，如图3所示。低频处理模块接收到的信号为接收通道XXMHz固定二中频信号，载波环的鉴相频率为XXMHz，其由FPGA提供；另一路鉴相信号由FPGA输出补偿信号经倍频及与晶振信号60MHz的倍频信号混频后得到固定中频XXMHz。鉴相出的相位误差电压经低通滤波后得到F(s)控制电压送基带FPGA进行信号采集，使其输出补偿信号。该种设计可以输出不同的上行补偿信号与本振信号混频得到固定中频，实现了覆盖S频段的功能，半数字化USB应答机中FPGA替代了原来基本型USB应答机中VCXO的功能。

对于AGC环路有相干和非相干两种，如图4所示。相干AGC的采样电压是Up，Up是由二中频信号和经相移90°的参考信号通过相检器进行鉴相后产生的。非相干AGC是控制输入信号总功率的检波电压UD，当噪声或信号很强时，可防止通道阻塞。

遥控及侧音解调采用了锁相解调的方式。锁相解调的基本原理同载波环是一样的，侧音解调信号由相检器检出，侧音解调电路的主要功能是对宽带二中频信号进行锁相解调，从中提取侧音基带信号送发射机进行下行转发，并解调出TC PSK遥控信号送基带FPGA。为了满足小型化要求，半数字化应答机将侧音解调、F(s)和AGC电路板设计在一块电路板上，对该电路板采用四层板，板与板之间的信号连线均通过印制板内部走线实现，增大结构利用率，减小占用面积，从而达到小型化的目的。

数字基带模块包括：FPGA+AD+DA硬件平台及软件平台；

1)FPGA+AD+DA数字信号处理硬件平台，如图5所示。

基带模块考虑到SRAM型FPGA容易单粒子翻转的缺点以及软件资源需求，FPGA选用两片Actel公司的反熔丝型FPGA——A54SX72A，作为核心处理芯片。反熔丝的FPGA因为其特殊的工艺(不是基于SRAM)，其发生SEU的概率远小于基于SRAM结构的FPGA，这也得其特别适合在有一定辐射的宇航上使用。目前该类型的器件已经广泛应用于航天领域。

由于需要分别采集F(S)电压控制信号、侧音信号及遥控副载波PSK信号，因此采用3个AD芯片分别对上述信号进行信号采集；基带模块通过DA芯片输出三路中频信号：其中一路为XXMHz标准信号作为通道模拟锁相环的鉴相参考信号；一路信号为上行补偿信号，该为基带模块采集F(S)电压控制信号后生成含有多普勒信息的上行补偿信号供模拟锁相环使用；该模式下基带模块起到数字VCO作用，从而使锁相环形成闭环环路，从而使环路进行锁定；另一路信号为基带输出下行中频调制信号，经发射通道下变频后输出。

2)数字基带模块软件平台。

数字基带软件主要运行在FPGA内。FPGA软件将完成调制度处理、BPSK解调、时钟产生器、PM调制和锁相环等一系列任务，同时还负责与各外部接口的通信。数字基带模块软件框图见图6所示。

数字基带采用了两个FPGA芯片，分别进行信号处理。

用于上行信号处理的FPGA1主要由以下两部分功能组成：

(1)鉴相参考信号产生单元：产生固定频率的鉴相参考信号(XXMHz)；

(2)PSK解调单元：采集通道输出的遥控PSK信号，解调遥控副载波信号输出遥控PCM码流。

上、下行信号处理的FPGA2主要由下行调制单元和上行多普勒频移补偿单元组成。

(1)下行调制单元：采集遥测PCM信号，进行BPSK调制，同时采集解调出的测距音信号，并与遥测BPSK信号合路，进行PM调制。相干时，载波按上下行相干转发频比转发载波环的压控电压信号，PM调制载波频点为固定载波频率与转发的压控电压信号之和；非相干时，PM调制载波频点为固定载波频率。

(2)多普勒频移补偿单元：根据载波环的压控电压产生鉴相参考信号；采集压控信号，根据压控信号输出上行补偿信号，补偿多普勒频移；基带DDS(直接数字频率合成器)产生模块采样F(S)控制电压，计算得出频率控制字FCW，再通过频率合成器产生所需载波信号。目的是产生本地NCO，配合模拟锁相环完成载波捕获。DDS中的相位累加器每个时钟周期与频率控制字进行一次累加，然后将结果送入NCO处理。DDS输出信号频率为：fout＝FCW*fclk/2N，其中FCW为频率控制字，fclk为处理时钟频率，N为相位累加器的数据宽度。

发射机工作状态包括相干发射和非相干发射，上下行相干转发频比为上行/下行＝221/240；在相干和非相干模式下工作时，USB应答机下行载频的频率源均由FPGA模块提供，是否相干转发由FPGA根据遥控指令和应答机工作状态来判定。

发射机工作在相干模式时，上行和下行共享载波环的压控电压信号，无法将上下行信号处理过程分离，故FPGA2既包含下行调制功能又包含上行多普勒频移补偿功能。因此，FPGA1只需处理上行信号，在A54sx72A平台上，资源使用为59％，FPGA2则需处理上、下行的信号，在A54sx72A平台上，资源使用为38％，均能满足资源降额要求。

需要说明的是，上文只是对本发明进行示意性说明和阐述，本领域的技术人员应当明白，对本发明的任意修改和替换都属于本发明的保护范围。

Claims (10)

1.一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，包括射频通道模块和数字基带模块；所述射频通道模块包括接收通道、低频处理模块、发射通道和双工器；上行信号经接收通道变频后输出二中频信号，所述二中频信号经过低频处理模块完成信号的解调后，输出PSK信号至数字基带模块进行处理；数字基带模块将处理后的信号传输至发射通道，发射通道将信号进行二次变频后变为射频信号，通过双工器发出。

2.如权利要求1所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述半数字化USB应答机装置还包括电源模块，用于给射频通道模块和数字基带模块供电。

3.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述接收通道包括依次连接的接收前端模块、二混频电路、收发通道本振链路和锁相倍频器模块。

4.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述低频处理模块包括依次连接的环路滤波器单元、AGC单元和侧音解调单元；

AGC通过将收到信号的幅度波动转化成不同大小的电压值，从而控制接收通道的电调衰减器，使接收通道输出的中频信号幅度稳定；侧音解调单元将信号输送至PSK解调模块进行解调，输出PSK信号至数字基带模块进行调制。

5.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述数字基带模块包括依次连接的信号采集单元、信号处理单元、信号输出单元和PSK解调单元。

6.如权利要求5所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述信号采集单元将采集的压控信号、测距音信号、遥测信号送到信号处理单元进行处理后，通过信号输出单元输出基准信号；所述PSK解调单元对遥控副载波信号进行解调，即PSK信号解调。

7.如权利要求5所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述PSK解调单元采用反熔丝FPGA。

8.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述数字基带模块提供通道模块模拟锁相环所需的鉴相参考信号，同时数字基带模块采集通道模块鉴相器输出压控信号；数字基带模块根据压控信号输出上行补偿信号，生成含有补偿多普勒频移的上行补偿信号；所述上行补偿该信号与通道60MHz时钟信号的倍频信号混频后作为接收二本振信号，从而形成闭合环路，使模拟锁相环完成捕获。

9.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述电源模块为DC/DC模块，所述双工器用于信号合路及隔离，包括接收滤波器和发射滤波器。

10.如权利要求2所述的一种基于反熔丝FPGA的半数字化USB应答机装置，其特征在于，所述数字基带模块包括用于上行信号处理的FPGA1和用于上、下行信号处理的FPGA2；

所述FPGA1包括：

鉴相参考信号产生单元：产生固定频率的鉴相参考信号；

PSK解调单元：根据ADC采样得到的PSK信号送给鉴相电路构建环路；同时解调遥控副载波信号输出遥控PCM码流。

所述FPGA2包括：

下行调制单元：采集遥测PCM信号，进行BPSK调制，同时采集解调出的测距音信号，并与遥测BPSK信号合路，进行PM调制；相干时，载波按上下行相干转发频比转发载波环的压控电压信号，PM调制载波频点为固定载波频率与转发的压控电压信号之和；非相干时，PM调制载波频点为固定载波频率。

多普勒频移补偿单元：根据载波环的压控电压产生鉴相参考信号；采集压控信号，根据压控信号输出上行补偿信号。

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