CN113054988A - 产生多选通通电控制信号的系统以及方法 - Google Patents

Abstract

本发明的实施例涉及产生多选通通电控制信号的系统以及方法。一种系统(用于产生多选通通电控制信号)包括：多选通输入/输出(I/O)接口，被配置为接收至少第一选通信号和第二选通信号；以及选通通电控制(POC)信号发生器，被配置成为多选通I/O接口生成至少第一选通信号和第二选通信号，第一选通信号的波形不同于第二选通信号的波形。

Description

产生多选通通电控制信号的系统以及方法

技术领域

本发明的实施例涉及产生多选通通电控制信号的系统以及方法。

背景技术

集成电路芯片(IC芯片)或半导体管芯通常被封装在封装体中，以保护在半导体管芯上形成的电路不受外部元件的影响。IC芯片包括形成在其上的接合焊盘。使用接合线或其它电连接件将接合焊盘电连接到集成电路封装的对应引脚或引线。接合焊盘可以是用于电源电压连接的电源焊盘和用于连接到集成电路的输入和输出信号的输入/输出(I/O)焊盘。I/O电路是耦合到芯片的I/O焊盘并且被配置成将输入和/或输出信号与集成电路系统中的其它芯片和/或IC芯片外部的实体进行通讯的电路。

就信号的状态而言，干扰是在信号稳定到其预期值之前发生的非所要的转变状态。例如，在I/O电路的功率上升期间，一个或多个干扰的发生对I/O电路提出了挑战。

发明内容

根据本发明的一个方面，提供了一种产生多选通通电控制信号的系统，系统包括：多选通输入/输出(I/O)接口，被配置为接收至少第一选通信号和第二选通信号；以及选通通电控制(POC)信号发生器，被配置成为多选通I/O接口生成至少第一选通信号和第二选通信号，第一选通信号的波形不同于第二选通信号的波形。

根据本发明的另一个方面，提供了一种产生多选通通电控制信号的方法，方法包括：对于串联耦合在核心电路的输出节点和对应系统的外部端子之间的输出电平转换器和输出驱动器：启用输出电平转换器；并且在输出电平转换器的输出信号已经稳定之后，启用输出驱动器；或对于串联耦合在外部端子与核心电路的输入节点之间的输入缓冲器和输入电平转换器：启用输入缓冲器；并且在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。

根据本发明的又一个方面，提供了一种用于产生多选通通电控制(POC)信号的系统，系统包括：耦合在核心电路的输出节点与第一节点之间的输出电平转换器；耦合在第一节点与系统的外部端子之间的输出驱动器；耦合在外部端子与第二节点之间的输入缓冲器；耦合在第二节点与核心电路的输入节点之间的输入电平转换器；以及选通POC信号发生器，其被配置为：在输出电平转换器的输出信号已经稳定之后启用输出驱动器；或者在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。

附图说明

在附图的各图中，通过示例而非限制的方式示出了一个或多个实施例，其中，具有相同参考数字标记的元件始终表示相同的元件。除非另外公开，否则附图不是按比例绘制的。

图1是根据本公开的至少一个实施例的半导体器件的方框图。

图2A是根据一些实施例的输入/输出(I/O)系统的示意图。

图2B是根据一些实施例的通电(PO)信号发生器的示意图。

图2C-图2D是根据一些实施例的对应波形的曲线图。

图2E是根据一些实施例的选通信号发生器的示意图。

图2F是根据一些实施例的波形的曲线图。

图2G-图2H是根据一些实施例的PO信号发生器的相应示意图。

图2I-图2K是根据一些实施例的对应波形的曲线图。

图2L是根据一些实施例的PO信号发生器的示意图。

图2M-图2N是根据一些实施例的对应波形的曲线图。

图3A是根据一些实施例的I/O系统的示意图。

图3B是根据一些实施例的选通信号发生器的示意图。

图3C是根据一些实施例的波形的曲线图。

图4A是根据一些实施例的I/O系统的示意图。

图4B是根据一些实施例的选通信号发生器的示意图。

图4C是根据一些实施例的波形的曲线图。

图4D是根据一些实施例的波形的曲线图。

图5A是根据一些实施例的I/O系统的示意图。

图5B是根据一些实施例的波形的曲线图。

图6A是根据一些实施例的制造半导体器件的方法的流程图。

图6B-图6E是根据一些实施例的生成用于多选通I/O系统的选通信号的对应方法的对应流程图。

图6F-图6K是根据一些实施例的生成用于多选通I/O系统的选通信号的对应方法的对应流程图。

图7是根据一些实施例的电子设计自动化(EDA)系统的方框图。

图8是根据一些实施例的半导体器件制造系统以及与其相关联的IC制造流程的方框图。

具体实施方式

以下公开提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。以下描述了部件、材料、数值、步骤、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。可以想到其它部件、数值、操作、材料、布置等。例如，在以下描述中，将第一特征形成在第二特征上方或上可以包括其中将第一特征和第二特征形成为直接接触的实施例，并且还可以包括其中将附加特征形成在第一特征和第二特征之间使得第一特征和第二特征可不直接接触的实施例。此外，本公开可能在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的相互关系。

此外，为了便于描述，本文中可使用诸如“下方”、“下部”、“下面”、“上方”、“上部”等空间相对术语来描述图中所示的一个元件或特征与另一个元件或特征的关系。空间相对术语旨在包括除了图中所示的方位之外器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或处于其它定向)，并且这里使用的空间相对描述符同样可以相应地进行解释。

在一些实施例中，一种用于产生选通通电控制信号的系统包含：多选通输入/输出(I/O)接口，被配置为接收至少第一选通信号和第二选通信号；以及选通信号发生器，被配置成为多选通I/O接口生成至少第一选通信号和第二选通信号。在一些实施例中，多选通I/O接口包括串联耦合在核心电路的输出节点和系统的外部端子之间的输出电平转换器和输出驱动器，以及串联耦合在系统的外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器，并且其中输出电平转换器、输出驱动器、输入缓冲器和输入电平转换器被对应地配置为接收至少第一选通信号和第二选通信号。

根据另一种方法，提供单选通I/O接口和通电(PO)控制器，其中单选通I/O接口包括：串联耦合在核心电路的输出节点和系统的外部端子之间的输出电平转换器和输出驱动器；以及串联耦合在系统的外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器。根据另一种方法，PO控制器产生PO控制(POC)信号，并且将与启用信号相同的POC信号提供给单选通I/O接口中的每个部件，即输出电平转换器、输出驱动器、输入缓冲器和输入电平转换器。因此，单选通输入/输出接口容易受到第一干扰问题、第二干扰问题等的影响，在第一干扰问题中，输出驱动器在输出电平转换器的输出信号稳定之前传输输出电平转换器的输出信号，在第二干扰问题中，输入电平转换器在输入缓冲器的输出信号稳定之前开始转换来自输入缓冲器的输出电平。相反，在一些实施例中，用于生成选通通电控制信号的系统通过使输出电平转换器启用第一选通信号、等待输出电平转换器的输出信号稳定、然后使输出驱动器启用第二选通信号来避免第一干扰问题。同样相反，在一些实施例中，用于生成选通通电控制信号的系统通过使输入缓冲器启用第一选通信号、等待输入缓冲器的输出信号稳定、然后使输入电平转换器启用第二选通信号来避免第二干扰问题。

图1是根据本公开的至少一个实施例的半导体器件100例如集成电路(IC)芯片的方框图。

在图1中，半导体器件100包括核心电路区域102和输入/输出(I/O)系统区域104等。其中，I/O系统区域104包括选通信号生成区域106和多选通I/O接口区域。其中，选通信号生成区域106被配置为生成至少第一选通信号和第二选通信号。其中，多选通I/O接口区域108被配置为接收第一选通信号和第二选通信号并相应地由第一选通信号和第二选通信号进行控制。

在一些实施例中，选通信号生成区域106还被配置为生成第三选通信号以及第一选通信号和第二选通信号，并且多选通I/O接口区域108还被配置为接收第三选通信号以及第一选通信号和第二选通信号并由其进行控制。在一些实施例中，选通信号生成区域106还被配置为生成第四选通信号以及第一选通信号、第二选通信号和第三选通信号，并且多选通I/O接口区域108还被配置为接收第四选通信号以及第一选通信号、第二选通信号和第三选通信号并由其进行控制。这里公开了生成区域106和多选通I/O接口区域108的示例。

图2A是根据一些实施例的输入/输出(I/O)系统204的示意图。

图2A的系统204反映了防止输出路径上的干扰信号和输入路径上的干扰信号的情形。

在图2A中，I/O系统204包括：通电(PO)信号发生器210；选通信号发生器206；以及多选通I/O接口208。PO信号发生器210被配置成生成通电控制(POC)信号，此处被称为定时信号POC0；参见例如图2B-图2D。选通信号发生器206被耦合到PO信号发生器210并且被配置为接收定时信号POC0，以及产生第一选通信号、第二选通信号、第三选通信号和第四选通信号，这些选通信号在此相应地被称为选通信号POC1、POC2、POC3和POC4；参见例如图2E-图2F。

多选通I/O接口208被耦合到选通信号发生器206并且被配置为接收POC1、POC2、POC3和POC4选通信号。因为I/O接口208被配置为接收多个选通信号，所以它被称为是多选通的。多选通I/O接口208包括：耦合在核心电路(未示出，但对应于例如核心区域102)的输出端子212与节点219之间的输出电平转换器218，其中输出端子212具有输出核心数据；耦合在节点219与外部端子214之间的输出驱动器220，其中外部端子214具有信号PAD；耦合在外部端子214与节点223之间的输入缓冲器222；以及耦合在节点223和核心电路(未示出，但对应于例如核心区域102)的输入节点216之间的输入电平转换器224，其中输入端子216具有输入核心数据。

更具体地，多选通I/O接口208被配置为按照如下方式接收选通信号POC1、POC2、POC3和POC4：输出电平转换器218被配置为接收选通信号POC1作为启用信号；输出驱动器220被配置为接收选通信号POC2作为启用信号；输入缓冲器222被配置为接收选通信号POC3作为启用信号；并且输入电平转换器224被配置为接收选通信号POC4作为启用信号。在一些实施例中，输出电平转换器218是向上电平转换器。在一些实施例中，输入电平转换器224是向下电平转换器。参见例如图2E-图2F，其示出了选通信号POC1、POC2、POC3和POC4的相对时序。

图2B是更加详细地示出根据一些实施例的通电控制(POC)信号发生器210的示意图。

如上所述，PO信号发生器210被配置成监测电压VDD1(监控电压VDD1)的状态，并对应地生成定时信号POC0。PO信号发生器210包括：耦合于第一参考电压VDD2与节点225(1)之间的电阻器R0；耦合于节点225(1)与第二参考电压VSS之间的NMOS晶体管N1；以及缓冲器226，其输入耦合到节点225(1)，并且其输出提供定时信号POC0。在节点225(1)上提供电压Vcs。NMOS晶体管N1的栅极电极被配置为接收监控电压VDD1。在一些实施例中，监控电压VDD1是参考电压。在一些实施例中，VDD1是来自核心电路例如在图1的核心区域102中发现的电路的电源域的电压。参考电压VDD1、VDD2与VSS之间的关系如下：VSS＜VDD1＜VDD2。在一些实施例中，定时信号POC0指示VDD1是逻辑高(或“开”)还是逻辑低(或“关”)。为了减少通过晶体管NMOS N1的泄漏，通常电阻器R0具有大电阻并因此占据大面积。图2G-图2K和图2L-图2N描述了根据一些相应实施例的PO信号发生器210的替换版本。

或者，在一些实施例中，PO信号发生器210包括根据于2017年10月31日授权的美国专利US9,806,611配置的组件，该专利的全部内容通过引用并入本文中。或者，在一些实施例中，PO信号发生器210包括根据于2007年11月13日授权的美国专利US7,295,052配置的组件，该专利的全部内容通过引用并入本文中。例如，在一些实施例中，PO信号发生器210包括：第一电源电压节点，被配置为承载第一电源电压；第二电源电压节点，被配置为承载第二电源电压；参考节点，配置为承载参考电压；上电控制电路，其包括具有输入节点和电源节点的缓冲器，输入节点与第二电源电压节点耦合，电源节点与第一电源电压节点耦合。上电控制电路为配置为：在第二电源电压的电压电平小于阈值的第一时间段内，使加电控制信号跟随第一电源电压的电压电平；在第二供电电压的电压电平大于阈值的第二时间段内，设置开机控制信号为参考电压的电压电平；电压产生电路，被配置为响应于通电控制信号而产生电压信号，该电压信号在第二时间段期间具有在第一电源电压的电压电平与参考电压的电压电平之间的电压电平。在一些实施例中，PO信号发生器210包括：耦接装置，耦接至第一电压供应器；第一反相器，其耦合在耦合装置和互补电压之间，其输入节点耦合到第二电压源，该第二电压源的供电电压电平低于第一电压源的供电电压电平；电平转换器，耦合在第一电压源和互补电压之间，具有第一输入节点和第二输入节点，第一输入节点连接到第一反相器的输出节点，第二输入节点耦合到第二电压源，用于当第一电压源被加电第二电压源被关闭时产生上电控制信号，并且用于当第二电压源随后被加电时禁用加电控制信号。

图2C-图2D示出了根据一些实施例的相应波形。

更具体地说，图2C是表示图2B的VDD1的波形的曲线图，其中时间是横坐标(X轴)，VDD1的数值是纵坐标(Y轴)。在图2C中，VDD1的值从零开始基本线性地增加，在时间t1时达到PO信号发生器210的阈值电压Vt_210，并持续增加至时间t2时的顶点。波形在时间t2时具有不连续点。从时间t2开始波形基本线性地减小，在时间t3时达到Vt，并且最终达到零。

更具体地说，图2D是表示图2B的定时信号POC0的波形图，其中时间是横坐标(X轴)，POC0的值是纵坐标(Y轴)。定时信号POC0基本上跟随节点225(1)上的信号Vcs。最初，当NMOS晶体管N1因为VDD1的值低于Vt而被关断时，Vcs的值并因此POC0的值被上拉到基本上等于VDD2。在时间t1时，当NMOS晶体管N1因为VDD1的值已经达到Vt然后超过Vt而导通时，Vcs的值并因此POC0的值被NMOS晶体管N1下拉到VSS。在时间t3时，当NMOS晶体管N1因为VDD1的值达到Vt然后降到Vt以下而关断时，Vcs的值并因此POC0的值再次被上拉到基本上等于VDD2。

图2E是更加详细地示出根据一些实施例的选通信号发生器206的示意图。

选通信号发生器206包括延迟链228和逻辑电路232。延迟链228是包括延迟单元230(1)、230(2)和230(3)的延迟单元的菊花链。延迟单元230(1)的输出耦合到延迟单元230(2)的输入。延迟单元230(2)的输出耦合到延迟单元230(3)的输入。延迟单元230(1)在节点211(1)上接收来自PO信号发生器210的定时信号POC0，并且在节点211(2)上产生定时信号POC0的延迟版本，其中定时信号POC0的延迟版本在此被称为定时信号POC0_D1。延迟单元230(2)接收来自延迟单元230(1)的定时信号POC0_D1，并在节点211(3)上产生定时信号POC0_D1的延迟版本，其中定时信号的延迟版本POC0_D1在此被称为定时信号POC0_D2。延迟单元230(3)接收来自延迟单元230(2)的定时信号POC0_D2，并且在节点211(4)上产生定时信号POC0_D2的延迟版本，其中定时信号POC0_D2的延迟版本在此被称为定时信号POC0_D3。

在图2E中，延迟单元230(1)包括反相器234(1)、电阻器R1、电容器C1以及反相器234(2)。反相器234(1)的输入对应于节点211(1)并接收定时信号POC0。电阻器R1耦合在反相器234(1)的输出与反相器234(2)的输入之间。电容器C1耦合在反相器234(2)的输入端与VSS之间。反相器234(2)的输出对应于节点211(2)。基于模拟和/或经验数据，电阻器R1和电容器C1的值被选择成至少部分地促进延迟单元230(1)的相应延迟量。

延迟单元230(2)包括反相器234(3)、电阻器R2、电容器C2以及反相器234(4)。反相器234(3)的输入对应于节点211(2)并接收定时信号POC0_D1。电阻器R2耦合在反相器234(3)的输出与反相器234(4)的输入之间。电容器C2耦合在反相器234(4)的输入与VSS之间。反相器234(4)的输出对应于节点211(3)。基于模拟和/或经验数据，电阻器R2和电容器C2的值被选择成至少部分地促进延迟单元230(2)的相应延迟量。

延迟单元230(3)包括反相器234(5)、电阻器R3、电容器C3以及反相器234(6)。反相器234(5)的输入对应于节点211(3)并接收定时信号POC0_D2。电阻器R3耦合在反相器234(5)的输出与反相器234(6)的输入之间。电容器C3耦合在反相器234(6)的输入与VSS之间。反相器234(6)的输出对应于节点211(4)。基于模拟和/或经验数据，电阻器R3和电容器C3的值被选择成至少部分地促进延迟单元230(3)的相应延迟量。

在图2E中，逻辑电路232包括反相器234(7)-234(10)、或非门236(1)-236(2)和与非门238(1)-238(2)。

反相器234(7)的输入端接收定时信号POC0。反相器234(7)的输出在节点211(5)上提供定时信号POC0的反相版本，该定时信号POC0的反相版本在这里被称为POC0_bar定时信号。反相器234(8)的输入端接收定时信号POC0_D1。反相器234(8)的输出在节点211(6)上提供定时信号POC0_D1的反相版本，定时信号POC0_D1的反相版本在这里被称为定时信号POC0_D1_bar。反相器234(9)的输入端接收定时信号POC0_D2。反相器234(9)的输出在节点211(7)上提供定时信号POC0_D2的反相版本，定时信号POC0_D2的反相版本在这里被称为定时信号POC0_D2_bar。反相器234(10)的输入端接收定时信号POC0_D3。反相器234(10)的输出在节点211(8)上提供定时信号POC0_D3的反相版本，定时信号POC0_D3的反相版本在这里被称为定时信号POC0_D3_bar。

在图2E中，或非门236(1)接收POC0_bar定时信号和定时信号POC0_D3_bar并产生选通信号POC1。或非门236(2)接收定时信号POC0_D1_bar和定时信号POC0_D2_bar并产生选通信号POC2。与非门238(1)接收定时信号POC0_D1_bar和定时信号POC0_D2_bar并生成选通信号POC3。与非门238(2)接收POC0_bar定时信号和定时信号POC0_D3_bar并生成选通信号POC4。

图2F是根据一些实施例的波形的曲线图。

更具体地，图2F是表示定时信号POC0、定时信号POC0_D1、定时信号POC0_D2、定时信号POC0_D3、选通信号POC1、选通信号POC2、选通信号POC3和选通信号POC4的波形的曲线图，其中每个信号在时间T0时具有逻辑高值(或“逻辑1”值)。

在时间T1时，定时信号POC0和选通信号POC1转换到逻辑低值(或“逻辑0”值)，结果选通信号POC1使图2A的输出电平转换器218启用。

在输出电平转换器218的输出稳定之后的时间T2时，定时信号POC0_D1和选通信号POC2转换为逻辑低值，结果选通信号POC2使图2A的输出驱动器220启用。

在时间T3时，定时信号POC0_D2和选通信号POC3转换为逻辑低值，结果选通信号POC3使图2A的输入缓冲器222启用。在一些实施例中，时间T3是PAD信号在端子214上稳定之后的时间。

在输入缓冲器222的输出已经稳定之后的时间T4时，定时信号POC0_D3和选通信号POC4转换为逻辑低值，结果选通信号POC4使图2A的输入电平转换器224启用。

在时间T5时，定时信号POC0和选通信号POC4转换到逻辑高值(或“逻辑1”值)，结果选通信号POC4使输入电平转换器224禁用。在时间T6时，定时信号POC0_D1和选通信号POC3转换为逻辑高值，结果选通信号POC3使输入缓冲器222禁用。在时间T7时，定时信号POC0_D2和选通信号POC2转换为逻辑高值，结果选通信号POC2使输出驱动器220禁用。在时间T8时，定时信号POC0_D3和选通信号POC1转换为逻辑高值，结果选通信号POC1使输出电平转换器218禁用。

在图2F中，根据一些实施例，选通信号POC1、POC2、POC3和POC4在对应的时间T1、T2、T3和T4处的级联转换呈现其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)准备好与I/O系统204进行I/O交换的情况。同样在图2F中，根据一些实施例，选通信号POC4、POC3、POC2和POC1在对应的时间T5、T6、T7和T8处的级联转换呈现其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)未准备好与I/O系统204进行I/O交换的情况。

在至少一些实施例中，I/O系统204避免了其他方法遭受的第一干扰问题，这是因为选通信号发生器206被配置为使输出电平转换器218具有选通信号POC1，等待输出电平转换器218的输出信号稳定，然后使输出驱动器220具有选通信号POC2。在至少一些实施例中，I/O系统204避免了其它方法遭受的第二干扰问题，这是因为选通信号发生器206被配置为使输入缓冲器222具有选通信号POC3，等待输入缓冲器222的输出信号稳定，然后使输入电平转换器224具有选通信号POC4。

图2G是根据一些实施例的通电控制(POC)信号发生器210'的示意图。图2H是更加详细地示出根据一些实施例的POC信号发生器210'的示意图。图2I-2K是根据一些实施例的对应波形的曲线图。

PO信号发生器210'与PO信号发生器210相似。为了简洁，讨论将更多地集中在图2G-图2K和图2B-图2D之间的差异而不是相似性。

PO信号发生器210'被配置成监测电压VDD1(监控电压VDD1)的状态，并相应地生成定时信号POC0'。与图2B的PO信号发生器210相比，图2G的PO信号发生器210'包括耦合在第一参考电压VDD2与节点225(1)之间的电源变化灵敏度降低(SVSR)负载227(1)。同样在图2G中，缓冲器226的输出提供定时信号POC0'而不是如图2B中的定时信号POC0。NMOS晶体管N1的栅极电极上的电压即参考电压VDD1作为输入被反馈回到SVSR负载227(1)。

在图2H中，更加详细地示出了SVSR负载227(1)。SVSR负载227(1)包括耦合在第一参考电压VDD2和节点225(2)之间的电阻器R0'；以及耦合在节点225(2)和节点225(1)之间的PMOS晶体管P1。PMOS晶体管P1的栅极电极被配置为接收参考电压VDD1。

同样，图2I是根据一些实施例的波形的曲线图。更特别地，图2I是与图2G-2H的PO信号发生器210'的操作相关的波形图。在图2I中，假设VDD2基本上恒定。

图2I包括：代表VDD1的波形229(1)；代表PO信号发生器210'的阈值电压Vt_210'的波形229(2)；代表节点225(1)上的Vcs的波形229(3)；代表节点225(2)上的电压V_225(2)的波形229(4)；代表PMOS晶体管P1的源极-栅极电压Vsg_P1的波形229(5)；以及代表定时信号POC0'的波形229(6)。

在图2I中，当VDD1波形229(1)远低于NMOS晶体管N1的阈值Vt_N1时，NMOS晶体管N1截止，Vcs波形229(3)、V_225(2)波形229(4)和Vsg_P1波形229(5)中的每一个都被拉到逻辑高值，并且定时信号POC0'波形229(6)被拉到逻辑高值。在时间t1时从逻辑高值转变到逻辑低值对于定时信号POC0'波形229(6)是急剧的，并且与定时信号POC0'波形229(6)相比，对于Vcs波形229(3)、V_225(2)波形229(4)和Vsg_P1波形229(5)则是逐渐地更加平缓。在一些实施例中，信号的急剧转变是阶梯状转变。在一些实施例中，信号的急剧转变类似于方波中的转变。在其中第一信号的转变被描述为急剧的并且第二信号和第三信号的相应转变被描述为逐渐地更加平缓的一些实施例中，与第一信号的急剧转变相比，第二信号的转变是曲线的，并且与第二信号的转变相比，第三信号的转变是更加曲线的。在其中第一信号的转变被描述为急剧的并且第二信号和第三信号的相应转变被描述为逐渐地更加平缓的一些实施例中，与第一信号的急剧转变相比，第二信号的转变是圆形的，并且与第二信号的转变相比，第三信号的转变是更加圆形的。

当VDD1波形229(1)在时间t1时达到并上升到Vt_N1之上时，NMOS晶体管N1导通，并且Vcs波形229(3)、V225(2)波形229(4)和Vsg_P1波形229(5)中的每一个被下拉到逻辑低值，并且定时信号POC0'被下拉到逻辑低值。

VDD1波形229(1)在时间t2处达到峰值。在时间t1和时间t2之间，V_225(2)波形229(4)基本上跟随VDD1波形229(1)。

在图2I中，当VDD1波形229(1)在时间t3处下降到Vt_N1之下时，NMOS晶体管N1截止，Vcs波形229(3)、V225(2)波形229(4)和Vsg_P1波形229(5)中的每一个都被上拉到逻辑高值，并且定时信号POC0'被上拉到逻辑高值。在时间t3处从逻辑低值转变到逻辑高值对于定时信号POC0'波形229(6)是急剧的，并且与定时信号POC0'波形229(6)相比，对于Vcs波形229(3)、V_225(2)波形229(4)和Vsg_P1波形229(5)则是逐渐地更加平缓。

在假设VDD2基本上为常数的一些实施例中，Vt_210'为大约0.349伏特。在假设VDD2基本恒定的一些实施例中，以下是成立的：逻辑低值是VSS，例如零伏；Vcs波形229(3)、V_225(2)波形229(4)、Vsg_P1波形229(5)和定时信号POC0'的逻辑高值为大约1.2伏；VDD1波形229(1)的峰值为大约0.75伏。在其中VDD2表现出变化的一些实施例中，VDD2的最大值为大约1.2伏。

用于配置PO信号发生器(POSG)(未图示)的另一方法(AA)类似于图2B的PO信号发生器210'，不同之处在于图2B的电阻器R0由弱PMOS晶体管P_weak(未图示)代替，以便减少通过NMOS晶体管N1的泄漏电流。通常，P_weak被实现为长沟道PMOS晶体管或PMOS晶体管的堆叠，这两种实现方式都具有占用较大面积的相应缺点。尽管总体上减少了漏电流，但根据另一方法的POSG更容易受到VDD2变化的影响，这负面地影响了漏电流，并且与图2C的Vt_210相比，进一步恶化了POSG、Vt_POSG_AA(未示出)的阈值电压变化。

同样，图2J是根据一些实施例的波形图。更特别地，图2J是表示PO信号发生器的阈值电压的波形图。

图2J包括代表Vt_210'的波形229(7)和代表Vt_POSG_AA的波形229(8)。在图2I中，VDD2为横坐标(X轴)，而对应的PO信号发生器的阈值电压为纵坐标(Y轴)。

Vt_210'波形229(7)的斜率小于Vt_POSG_AA波形229(8)的斜率。SVSR负载227(1)通过减小当PO信号发生器210'工作时VDD2的变化影响而有助于减小Vt_210'波形229(7)的斜率。当VDD2从低值变化到高值时，Vsg_P1较大，这增强了PMOS晶体管P1的电流传导能力并且导致Vt_210'的较大/较高值。

SVSR负载227(1)/227(2)并因此PO信号发生器210'的优点是Vt_210'波形229(2)对于VDD2的变化敏感度低于根据其它方法的POSG的Vt_POSG_AA波形229(8)。SVSR负载227(1)以及因此PO信号发生器210'的另一个优点是PMOS晶体管P1是适度大小的，并且因此PO信号发生器210'小于根据另一种方法的POSG。

再次，图2K是根据一些实施例的波形的曲线图。更特别地，图2K是代表PO信号发生器的阈值电压的波形图。在图2I中，VDD2为横坐标(X轴)，而对应的PO信号发生器的阈值电压为纵坐标(Y轴)。

图2K包括代表流经图2G-图2H的PO信号发生器210'的NMOS晶体管N1的电流的波形229(9)；代表流经图2B的PO信号发生器210的NMOS晶体管N1的电流的波形229(10)；以及代表通过根据另一方法的POSG(未示出)的NMOS晶体管N1(未示出)的电流的波形229(11)。

在图2K中，NMOS晶体管N1在时间t1之前截止，在时间间隔t1至t3期间导通，并且在时间t3之后截止。通常，当NMOS晶体管N1导通时，大电流是有益的。此外，通常当NMOS晶体管N1截止时，小电流(泄漏)是有益的，例如减少待机功耗。与波形229(10)和229(11)相比，波形229(10)在NMOS晶体管N1导通时具有的相对大电流和在NMOS晶体管N1截止时具有的相对小电流(泄漏)之间达到了更好的平衡。

图2L是根据一些实施例的通电控制(POC)信号发生器210″的示意图。与图2H相比，图2L示出了图2G的POC信号发生器210'的不同实施例。图2M-图2N是根据一些实施例的对应波形图。

在图2L中，PO信号发生器210″与图2H的PO信号发生器210'相似。为了简洁，讨论将更多地集中在图2L-图2M和图2G-图2K之间的差异而不是相似性。

PO信号发生器210″被配置成监测电压VDD1(监控电压VDD1)的状态并相应地产生定时信号POC0″。与图2H的电源变化灵敏度降低(SVSR)负载227(2)相比，图2L的SVSR负载227(3)包括：并联耦合在第一参考电压VDD2和节点225(3)之间的电阻器R1和PMOS晶体管P2；耦合在节点225(1)和节点225(4)之间的反相器231(1)；以及反相器231(2)，其输入耦合到节点225(4)且其输出提供定时信号POC0″。PMOS晶体管P2用作选择性地旁路到电阻器R1的开关。

在图2L中，电阻器R0"耦合在节点225(3)和节点225(2)之间，而图2H中的相应电阻器R0'耦合在VDD2和节点225(2)之间。在图2L中，反相器231(1)和231(2)被显示为包括在缓冲器226'中。在图2L中，电压“Vcs_bar”(Vcsb)位于节点225(4)上。在图2L中，PMOS晶体管P2的栅极电极被配置成接收电压Vcs_bar。

再次，图2M是根据一些实施例的波形图。更特别地，图2M是与图2L的PO信号发生器210″的操作相关的波形图。在图2M中，假设VDD2是基本上恒定的。

图2M包括：表示VDD1的波形229(1)'；表示节点225(1)上的Vcs的波形229(3)'；表示节点225(4)上的Vcsb的波形229(12)；表示节点225(3)上的电压V_225(3)的波形229(13)；表示节点225(2)上的电压V_225(2)的波形229(4)'；表示PMOS晶体管P1的Vsg即Vsg_P1的波形229(5)'；以及表示定时信号POC0″的波形229(6)'。

在图2M中，当VDD1波形229(1)'明显低于NMOS晶体管N1的阈值Vt_N1时，NMOS晶体管N1截止，Vcs波形229(3)'、V_225(3)波形229(13)、V_225(2)波形229(4)'和Vsg_P1波形229(5)'中的每一个被拉到逻辑高值，Vcsb波形229(12)被下拉到逻辑低值，并且定时信号POC0″被拉到逻辑高值。这样，当VDD1波形229(1)'远低于Vt_N1时，Vcsb波形229(12)的逻辑低值使PMOS晶体管P2导通，这将电阻器R1置于与基本上较低的电阻(即，P2)并联。当PMOS晶体管P2导通时，由于VDD2和节点225(3)之间的大部分电流通过PMOS晶体管P1被分流，所以电阻器R1被有效地旁路，结果是VDD2和节点225(2)之间的电阻基本上为R0"。在时间t1之前，当VDD2和节点225(2)之间的电阻基本上是R0"时，Vt_210"大于Vt_N1，使得Vt_N1＜Vt_210″{时间＜t1}。

当VDD1波形229(1)'在时间t1时达到并上升到Vt_N1之上时，NMOS晶体管N1转向，并且Vcs波形229(3)'、V_225(3)波形229(13)、V_225(2)波形229(4)'和Vsg_P1波形229(5)'中的每一个都被下拉到逻辑低值，Vcsb波形229(12)被上拉到逻辑高值，并且定时信号POC0″被下拉到逻辑低值。在时间t1时从逻辑高值转变到逻辑低值对于定时信号POC0″波形229(6)'是急剧的，对于Vcsb波形229(12)基本上是急剧的，并且与Vcsb波形229(12)相比，对于Vcs波形229(3)'、V_225(2)波形229(4)'和Vsg_P1波形229(5)'是逐渐地更加平缓。V_225(3)波形229(13)在时间t1处从逻辑低值到逻辑高值的转变基本上急剧的。这样，当VDD1波形229(1)'在时间t1时上升到Vt_N1之上时，Vcsb波形229(12)的逻辑高值使PMOS晶体管P2截止，这将电阻器R1置于与基本上更高的电阻(即，P2)并联。当PMOS晶体管P2截止时，VDD2和节点225(3)之间的大部分电流通过电阻器R1分流，结果是VDD2和节点225(2)之间的电阻基本上增加到R1+R0"。从时间t1到t3，当VDD2和节点225(2)之间的电阻基本上是R1+R0"时，Vt_210"基本上等于Vt_N1，使得Vt_210″{t1≤时间＜t3}≈Vt_N1。

VDD1波形229(1)'在时间t2处达到峰值。在时间t2和时间t3之间，V_225(3)波形229(13)和V_225(2)波形229(4)'中的每一个基本上跟随VDD1波形229(1)'。

当VDD1波形229(1)'在时间t3处下降到Vt_N1之下时，NMOS晶体管N1截止，Vcs波形229(3)'、V_225(3)波形229(13)、V_225(2)波形229(4)'和Vsg_P1波形229(5)'中的每一个都被上拉到逻辑高值，Vcsb波形229(12)被下拉到逻辑低值，并且定时信号POC0″被上拉到逻辑高值。在时间t3处从逻辑低值到逻辑高值的转变对于定时信号POC0″波形229(6)'是急剧的，对于Vcsb波形229(12)基本上是急剧的，并且与Vcsb波形229(12)相比，对于Vcs波形229(3)'、V_225(2)波形229(4)'和Vsg_P1波形229(5)'而言是逐渐地更加平缓。V_225(3)波形229(13)在时间t3处从逻辑高值到逻辑低值的转变基本上是急剧的。在时间t3之后，当VDD2和节点225(2)之间的电阻基本上是R0"时，Vt_210"大于Vt_N1，使得Vt_N1＜Vt_210″{t3≤时间}。

Vt_210"随着时间变化具有的不同数值即Vt_210″{时间＜t1}，Vt_210″{t1≤时间＜t3}以及Vt_210″{t3≤时间}代表Vt_210″中的滞后，如图2N所示。

再次，图2N是根据一些实施例的波形图。更特别地，图2N是与图2K中的PO信号发生器210″的操作有关的波形图。在图2N中，假设VDD2基本上恒定。

图2N包括：表示VDD1的波形229(1)'；表示节点225(4)上的Vcsb的波形229(12)；表示Vt_210"的波形229(2)'。

在图2N中，Vt_210"波形229(2)'示出滞后。特别地，数值Vt_210″{时间＜t1}和Vt_210″{t3≤时间}基本上是相同的，并且将被称为Vt_210″{时间＜t1并且t3≤时间}。然而，Vt_210″{t1≤时间＜t3}小于Vt_210″{时间＜t1并且t3≤时间}，这表示滞后。

在一些实施例中，假设VDD2基本上是恒定的，Vt_210″{t1≤时间＜t3}为大约0.349伏，而Vt_210″{时间＜t1并且t3≤时间}为大约0.383伏。

SVSR负载227(3)以及因此PO信号发生器210"的好处是Vt_210"波形229(2)'比图2G-图2H的Vt_210'对VDD2的变化更不敏感，并因此比其它方法的Vt_POSG_AA对VDD2的变化甚至更不敏感。

图3A是根据一些实施例的I/O系统304的示意图。图3B是更加详细地示出根据一些实施例的选通信号发生器306的示意图。图3C是根据一些实施例的波形图。

图3A的系统304反映了输出路径上的干扰信号和输入路径上的干扰信号被阻止的情形。在一些实施例中，与图2A的系统204相比，图3A的系统304较不复杂。在一些实施例中，与图2A的系统204相比，图3A的系统304消耗更小的面积(具有更小的覆盖面积)。

图3A-图3C遵循与图2A-图2F类似的编号惯例，虽然图3A-图3C使用了3系列编号来介绍新元件，而图2A-图2F则使用了2系列编号。在图3A-图3C中从图2A-图2F延续来的元件继续使用图2A-图2F的2系列编号。为了简洁，讨论将更多地集中在图3A-图3C和图2A-图2F之间的差异而不是相似性。

I/O系统304包括：PO信号发生器210；选通信号发生器306；以及多选通I/O接口308。选通信号发生器306与选通信号发生器206的不同之处在于选通信号发生器306产生选通信号POC1'、POC2'和POC3'，而不产生选通信号POC4。

因此，多选通I/O接口308被配置为接收选通信号POC1'、POC2'和POC3'，但不接收选通信号POC4。多选通I/O接口308包括：耦合在输出端子212与节点319之间的输出电平转换器318；耦合在节点319与外部端子214之间的输出驱动器320；耦合在外部端子214与节点323之间的输入缓冲器322；以及耦合在节点323和输入节点216之间的输入电平转换器324。

更具体地，多选通I/O接口308被配置为按照如下方式接收选通信号POC1'、POC2'和POC3'(但不接收选通信号POC4)：输出电平转换器318被配置为接收选通信号POC1'作为启用信号；输出驱动器320与输入缓冲器322对应地被配置成接收选通信号POC2'作为启用信号；并且输入电平转换器324被配置为接收选通信号POC3'作为启用信号。参见例如图3C，其示出了选通信号POC1'、POC2'和POC3'的相对时序。

图3B是更加详细地示出根据一些实施例的选通信号发生器306的示意图。

选通信号发生器306包括延迟链328和逻辑电路332。延迟链328与延迟链228的不同之处在于延迟链328包括延迟单元230(1)和230(2)但不包括延迟单元230(3)。

逻辑电路332在若干个方面不同于逻辑电路232。不同之处包括如下方面。逻辑电路332包括：反相器234(7)-234(9)，但不是反相器234(10)；或非门336(3)，但不是或非门236(1)和236(2)；代替与非门238(1)的反相器334(11)；以及代替与非门238(2)的与非门338(3)。而且，逻辑电路332不包括与非门238(2)。反相器234(7)在图3B中的节点311(9)上提供了POC0_bar定时信号。反相器234(8)在图3B中的节点311(10)上提供了POC0_D1_bar定时信号；而反相器234(9)在图3B中的节点311(11)上提供了POC0_D2_bar定时信号。

在图3B中，或非门336(3)接收定时信号POC0_bar和定时信号POC0_D2_bar，并且生成选通信号POC1'。由于或非门336(3)接收与相应的或非门236(1)不同的输入，或非门336(3)的输出被称为POC1'选通信号而不是POC1选通信号。反相器334(11)接收定时信号POC0_D1_bar并产生选通信号POC2'。由于图3B的反相器334(11)代替了图2E的相应或非门236(2)，因此反相器334(11)的输出被称为POC2'选通信号而不是POC2选通信号。与非门338(3)接收定时信号POC0_bar和定时信号POC0_D2_bar，并产生选通信号POC3'。由于与非门338(3)接收与相应的与非门238(1)不同的输入，因此与非门338(3)的输出被称为POC3'选通信号而不是POC3选通信号。

图3C是根据一些实施例的波形图。

更具体地，图3C是表示定时信号POC0、定时信号POC0_D1和定时信号POC0_D2而不是定时信号POC0_D3，以及选通信号POC1'、选通信号POC2'和选通信号POC3而不是选通信号POC4的波形图，其中的每个信号在时间T0时具有逻辑高值(或“逻辑1”值)。

在时间T1时，定时信号POC0和选通信号POC1'转变为逻辑低值(或“逻辑0”值)，结果选通信号POC1'使图3A的输出电平转换器318启用。

在输出电平转换器318的输出稳定之后的时间T2时，定时信号POC0_D1和选通信号POC2'转换为逻辑低值，结果选通信号POC2'使图3A的输出驱动器320和输入缓冲器322启用。

在时间T3时，定时信号POC0_D2和选通信号POC3'转变为逻辑低值，结果选通信号POC3'使图3A的输入电平转换器324启用。在一些实施例中，时间T3是端子214上的PAD信号已经稳定之后的时间。在一些实施例中，时间T3是输入缓冲器322的输出已经稳定之后的时间。

在时间T6时，定时信号POC0和选通信号POC3'转换为逻辑高值(或“逻辑高”值)，结果选通信号POC3'使输入电平转换器324禁用。在时间T7时，定时信号POC0_D1和选通信号POC2'转换为逻辑高值，结果选通信号POC2'使输出驱动器320和输入缓冲器322禁用。在时间T8时，定时信号POC0_D2和选通信号POC1'转换为逻辑高值，结果选通信号POC1'使输出电平转换器318禁用。

在至少一些实施例中，I/O系统304避免了其它方法遭受的第一干扰问题，这是因为选通信号发生器306被配置为使输出电平转换器318采用选通信号POC1'，等待输出电平转换器318的输出信号稳定，然后使输出驱动器320采用选通信号POC2'。在至少一些实施例中，I/O系统304避免了其它方法遭受的第二干扰问题，这是因为选通信号发生器306被配置为使输入缓冲器322采用选通信号POC2'，等待输入缓冲器322的输出信号稳定，然后使输入电平转换器324采用选通信号POC3'。

在图3C中，根据一些实施例，选通信号POC1'、POC2'和POC3'在对应时间T1、T2和T3处的级联转换呈现其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)准备好与I/O系统304进行I/O交换的情况。同样在图3C中，根据一些实施例，选通信号POC3'、POC2'和POC1'在相应时间T6、T7和T8处的级联转换呈现其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)没有准备好与I/O系统304进行I/O交换的情况。

图4A是根据一些实施例的I/O系统404的示意图。图4B是更加详细地示出根据一些实施例的选通信号发生器406的示意图。图4C是根据一些实施例的波形图。图4D是根据一些实施例的波形图。

图4A的系统404反映了这种情形，其中防止输出路径上的干扰是重点，而不是防止输入路径和输出路径上的干扰。在一些实施例中，与图2A的系统204或图3A的系统304相比，图4A的系统404较不复杂。在一些实施例中，与图2A的系统204或图3A的系统304相比，图4A的系统404消耗较小的面积(具有更小的覆盖面积)。

图4A-图4D遵循与图3A-图3C类似的编号惯例，尽管图4A-图4D使用了4系列编号来引入新元件，而图3A-图3C使用了3系列编号。图4A-图4D中从图2A-图2F延续来的元件继续使用图2A-图2F的2系列编号。图4A-图4D中从图3A-图3C延续来的元件继续使用图3A-图3C的3系列编号。为了简洁，讨论将更多地集中在图4A-图4D和图3A-图3C之间的差异而不是相似性。

I/O系统404包括：PO信号发生器210；选通信号发生器406；以及多选通I/O接口408。选通信号发生器406与选通信号发生器306的不同之处在于选通信号发生器406产生选通信号POC1'和POC2'，而不产生选通信号POC3'。

因此，多选通I/O接口408被配置为接收选通信号POC1'和POC2'，但不接收选通信号POC3'。多选通I/O接口408包括：耦合在输出端子212与节点419之间的输出电平转换器418；耦合在节点419与外部端子214之间的输出驱动器420；耦合在外部端子214与节点423之间的输入缓冲器422；以及耦合在节点423和输入节点216之间的输入电平转换器424。

更具体地，多选通I/O接口408被配置为按照如下方式接收选通信号POC1'和POC2'(但不接收选通信号POC3')：输出电平转换器418、输入缓冲器422和输入电平转换器424被配置为接收选通信号POC1'作为启用信号；并且输出驱动器420被配置为接收选通信号POC2'作为启用信号。例如，参见图4C-图4D，其示出了选通信号POC1'和POC2'的相对时序。

图4B是更加详细地示出根据一些实施例的选通信号发生器406的示意图。

选通信号发生器406包括延迟链328和逻辑电路432。逻辑电路432与逻辑电路332不同，其不包含与非门338(3)。

图4C是根据一些实施例的波形图。

更具体地，图4C的波形图表示选通信号POC1'和选通信号POC2'，但不表示定时信号POC0，也不表示定时信号POC0_D1，也不表示定时信号POC0_D2，也不表示选通信号POC3'。选通信号POC1'和选通信号POC2'中的每一个都在时间T0处具有逻辑高值(或“逻辑1”值)。

在时间T1处，选通信号POC1'转变为逻辑低值(或“逻辑0”值)，结果选通信号POC1'使图4A的输出电平转换器418、输入缓冲器422和输入电平转换器424启用。

在输出电平转换器418的输出已经稳定之后的时间T2处，选通信号POC2'转换为逻辑低值，结果选通信号POC2'使图4A的输出驱动器420启用。

在时间T7处，选通信号POC2'转换到逻辑高值(或“逻辑1”值)，结果选通信号POC2'使输出驱动器420禁用。在时间T8处，选通信号POC1'转换到逻辑高值，结果选通信号POC1'使输出电平转换器418、输入缓冲器422和输入电平转换器424禁用。

图4D是根据一些实施例的波形图。

更具体地说，图4D示出的波形表示图4A的外部端子214上的PAD信号442、图4A的输出端子212上的输出核心数据信号443、用于图4A的输出驱动器420的启用信号444、选通信号POC1'波形445以及选通信号POC2'波形446。在一些实施方式中，启用信号444基于选通信号POC2'波形446。在一些实施例中，启用信号444由包含在输出驱动器420中的一个或多个组件(未示出)产生。

PAD信号442、选通信号POC1'波形445和选通信号POC2'波形446中的每一个在时间T40处具有逻辑高值(或“逻辑1”值)。在时间T40处，输出核心数据信号443和用于图4A的输出驱动器420的启用信号444中的每一个都具有逻辑低值(或“逻辑0”值)。在时间T41处，选通信号POC1'波形445转变为逻辑低值，结果选通信号POC1'波形445使输出电平转换器418以及输入缓冲器422和输入电平转换器424启用。

同样在时间T41处：输出核心数据信号443开始从逻辑低值到逻辑高值的缓慢转变447，在T42处达到逻辑高值；并且选通信号POC2'波形446保持在逻辑高值，这防止PAD信号442另外经历干扰448。由于干扰448实际上没有发生，因此干扰448用虚线(短划线)示出。干扰448由PAD信号442表示，否则在时间T41处转变到逻辑低值，然后在时间T42处返回到逻辑高值。

更具体地说，在时间T41处，通过保持在逻辑高值，选通信号POC2'波形446继续使输出驱动器420禁用，并且借此防止输出驱动器420的启用信号444在T41到T42期间遵循输出核心数据信号443从逻辑低值到逻辑高值的缓慢转变447。如果输出驱动器420在时间T41处被启用，使得输出驱动器420的启用信号444替代地遵循慢转变447(同样，在T41-T42期间，输出核心数据信号443从逻辑低值转变到逻辑高值)，则PAD信号442将经历干扰448。

在输出核心数据443已经稳定之后并且因此在输出电平转换器418的输出信号(未示出)已经稳定之后的时间T43处，选通信号POC2'波形446转变到逻辑低值，结果选通信号POC2'波形446使输出驱动器420启用。如此，并且在至少一些实施例中，I/O系统404避免了其它方法遭受的第一干扰问题，这是因为选通信号发生器406被配置为使输出电平转换器418具有选通信号POC1'波形445，等待输出电平转换器418的输出信号(未示出)稳定，然后使输出驱动器420具有选通信号POC2'波形446。

在图4C中，根据一些实施例，选通信号POC1'和POC2'在对应时间T1和T2处的级联转换呈现这样的情况，其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)准备好与I/O系统404进行I/O交换。同样在图4C中，根据一些实施例，选通信号POC2和POC1在相应时间T7和T8处的级联转换呈现这样的情况，其中核心(未示出，但参见图1的核心区域102)中的组件(未示出)未准备好与I/O系统404进行I/O交换。

图5A是根据一些实施例的I/O系统504的示意图。图5B是根据一些实施例的波形图。

图5A-图5B的实施例反映了这种情形，其中防止输入路径上的干扰是重点，而不是防止输入路径和输出路径上的干扰。在一些实施例中，与图2A的系统204或图3A的系统304相比，图5A的系统504较不复杂。在一些实施例中，与图2A的系统204或图3A的系统304相比，图5A的系统504消耗更小的面积(具有更小的覆盖面积)。

图5A-图5B遵循与图4A-图4D类似的编号惯例，但是图5A-图5B使用了5系列编号引入新元件，而图4A-图4C使用4系列编号。图5A-图4D中从图2A-图2F延续来的元件继续使用图2A-图2F的2系列编号。图5A-图4D中从图4A-图4D延续来的元件继续使用图4A-图4D的4系列编号。为了简洁，讨论将更多地集中在图5A-图5B和图4A-图4D之间的差异而不是相似性。

I/O系统504包括：PO信号发生器210；选通信号发生器406；以及多选通I/O接口508。多选通I/O接口508包括：耦合在输出端子212与节点519之间的输出电平转换器518；耦合在节点519和外部端子214之间的输出驱动器520；耦合在外部端子214和节点523之间的输入缓冲器522；以及耦合在节点523和输入节点216之间的输入电平转换器524。

更具体地，多选通I/O接口508被配置为按照如下方式接收选通信号POC1'和POC2'：输出电平转换器518、输出驱动器520和输入缓冲器522被配置为接收选通信号POC1'作为启用信号；并且输入电平转换器524被配置为接收选通信号POC2'作为启用信号。参见例如图5B，其示出了选通信号POC1'和POC2'的相对时序。

图5B是根据一些实施例的波形图。

更具体地，图5B的波形图表示图5A的输入端子216上代表输入电平转换器524的输出信号的输入核心数据信号552、图5A的外部端子214上的PAD信号553、用于输入缓冲器522的启用信号554、选通信号POC1'波形555和选通信号POC2'波形556。在一些实施例中，启用信号554基于选通信号POC1'波形555。在一些实施例中，启用信号554由包含在输入缓冲器522中的一个或多个组件(未示出)生成。

PAD信号553、选通信号POC1'波形555和选通信号POC2'波形556中的每一个都在时间T50处具有逻辑高值(或“逻辑1”值)。输入核心数据信号552和用于输入缓冲器522的启用信号554中的每一个都在时间T50处具有逻辑低值(或“逻辑0”值)。

在时间T51处，选通信号POC1'波形555转变为逻辑低值，结果是选通信号POC1'波形555使输入缓冲器522启用，并且还使输出电平转换器518和输出驱动器520启用。同样在时间T51处：PAD信号553开始从逻辑高值至逻辑低值的缓慢转变557，在时间T52处达到逻辑低值；用于输入缓冲器522的启用信号554开始从逻辑低值到逻辑高值的缓慢转变559，在时间T52处达到逻辑高值；并且选通信号POC2'波形556保持在逻辑高值，这就防止了输入核心数据信号552另外经历干扰558。由于干扰558实际上并未发生，因此以虚线(短划线)显示干扰558。干扰558由输入核心数据信号552表示，否则其在时间T51处转变到逻辑高值，并且接着在时间T52处返回到逻辑低值。

更具体地，在时间T51，通过保持在逻辑高值，选通信号POC2'波形556继续使输入电平转换器524禁用，从而防止输入缓冲器522的启用信号554在T51-T52期间跟随PAD信号553的慢转变557。否则，如果输入缓冲器522在时间T51处被启用，则用于输入缓冲器522的启用信号554在T51-T52期间跟随PAD信号553的慢转变557(再次，从逻辑低值转变到逻辑高值)，然后输入核心数据信号552将经历干扰558。在PAD信号553已经稳定之后并且因此用于输入缓冲器522的启用信号554已经稳定之后的时间T53处，选通信号POC2'波形556转变为逻辑低值，结果选通信号POC2'波形556使输入电平转换器524启用。因此，I/O系统504的优点在于其避免了其它方法所遭受的第二干扰问题，这是因为选通信号发生器406被配置为使输入缓冲器522具有选通信号POC1'波形555，等待输入缓冲器522的输出信号(未示出)稳定，然后使输入电平转换器524具有选通信号POC2'波形556。

图6A是根据一些实施例的生成布局图的方法600A的流程图。

在一些实施例中，方法600用于生成与图1的I/O系统104相对应的布局图。可以根据方法600A制造的半导体器件的实例包括图1的半导体器件100。

根据一些实施例，方法600A例如可使用EDA系统700(图7，下面讨论)和集成电路(IC)、制造系统800(图8，下面讨论)来实现。关于方法600，布局图的示例包括与本文公开的半导体器件等对应的布局图。

在图6A中，方法600A包括方框602-604。在方框602处生成布局图，该布局图尤其包括对应于I/O系统区域104、I/O系统204、I/O系统304、I/O系统404、I/O系统504等的I/O系统。对应于由方法600A产生的布局的半导体器件的实例包括图1的半导体器件100。根据一些实施例，方框602例如可使用EDA系统700(图7，下面讨论)来实现。流程从方框602进行至方框604。

在方框604处，基于布局图实施(A)进行一次或多次光刻曝光或者(B)制造一个或多个半导体掩模或者(C)制造半导体器件的层中的一个或多个组件中的至少一个。参见下面对图8的讨论。

图6B是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600B的流程图。

由方法600B为其生成选通信号的多选通I/O系统的示例包括图2A的I/O系统204等。

在图6B中，方法600B包括方框612-618。在方框612处，启用输出电平转换器。输出电平转换器的示例包括图2A的输出电平转换器218等。启用输出电平转换器的实例包括在图2F的时间T1处转变选通信号POC1等。流程从方框612前进至方框614。

在方框614处，在输出电平转换器的输出信号稳定之后，启用输出驱动器。输出驱动器的实例包括图2A的输出驱动器220等。启用输出驱动器的实例包括在图2F的时间T2处转变选通信号POC2等。流程从方框614进行至方框616。

在方框616处，在输出驱动器的输出信号已经稳定之后，启用输入缓冲器。输入缓冲器的示例包括图2A的输入缓冲器222等。启用输入缓冲器的实例包括在图2F的时间T3处转变选通信号POC3等。流程从方框616进行至方框618。

在方框618处，在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。输入电平转换器的示例包括图2A的输入电平转换器224等。启用输入电平转换器的实例包括在图2F的时间T4处转变选通信号POC4等。

图6C是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600C的流程图。

方法600C为其生成选通信号的多选通I/O系统的示例包括图3A的304等。

在图6C中，方法600C包括方框622-626。在方框622处，启用输出电平转换器。输出电平转换器的示例包括图3A的输出电平转换器318等。启用输出电平转换器的示例包括在图3C的时间T1处转变选通信号POC1'等。流程从方框622进行至方框624。

在方框624处，在输出电平转换器的输出信号已经稳定之后，启用输出驱动器和输入缓冲器。输出驱动器的实例包括图3A的输出驱动器320等。输入缓冲器的示例包括图3A的输入缓冲器322等。启用输出驱动器和输入缓冲器的示例包括在图3C的时间T2处转变选通信号POC2'等。流程从方框624前进到方框626。

在方框626处，在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。输入电平转换器的示例包括图3A的输入电平转换器324等。启用输入电平转换器的实例包含在图3C的时间T3处转变选通信号POC3'等。

图6D是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600D的流程图。

方法600D为其生成选通信号的多选通I/O系统的示例包括图4A的I/O系统404等。

在图6D中，方法600D包括方框632-634。在方框632处，启用输出电平转换器、输入缓冲器和输入电平转换器。输出电平转换器的示例包括图4A的输出电平转换器418等。输入缓冲器的示例包括图4A的输入缓冲器422等。输入电平转换器的示例包括图4A的输入电平转换器424等。

启用输出电平转换器、输入缓冲器和输入电平转换器的示例包括在相对于图4A的图4C中的时间T1处转变选通信号POC1'等。流程从方框632前进到方框634。

在方框634处，在输出电平转换器的输出信号已经稳定之后，启用输出驱动器。输出驱动器的实例包括图4A的输出驱动器420等。启用输出驱动器的实例包括相对于图4A在图4C中的时间T2处转变选通信号POC2'等。

图6E是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600E的流程图。

方法600E为其生成选通信号的多选通I/O系统的示例包括图5A的I/O系统504等。

在图6E中，方法600E包括方框642-644。在方框642处，启用输出电平转换器、输出驱动器和输入缓冲器。输出电平转换器的示例包括图5A的输出电平转换器518等。输出驱动器的实例包括图5A的输出驱动器520等。输入缓冲器的示例包括图5A的输入缓冲器522等。启用输出电平转换器的实例包括相对于图5A在图4C中的时间T1处转变选通信号POC1'等。流程从方框642进行至方框644。

在方框644处，在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。输入电平转换器的示例包括图5A的输入电平转换器524等。启用输入电平转换器的实例包括相对于图5A在图4C中的时间T2处转变选通信号POC2'等。

图6F是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600F的流程图。

在图6F中，方法600F包括方框652-668。方法600F的方框652-654和658-660为其生成选通信号的多选通I/O系统的示例包括图2A的I/O系统204、图3A的I/O系统304、图4A的I/O系统404、图5A的I/O系统504等。方法600F的方框652-664为其生成选通信号的多选通I/O系统的示例包括图2A的I/O系统204、图3A的I/O系统304等。方法600F的方框652-668为其生成选通信号的多选通I/O系统的例子包括图2A的I/O系统204等。

在方框652处，通电(PO)定时信号被延迟，以产生第一延迟定时信号。PO定时信号的示例是由图2A、图3A、图4A和图5A中的PO信号发生器210产生的定时信号POC0或类似信号。第一延迟定时信号的示例是由图2E和图3B中的延迟单元230(1)产生的定时信号POC0_D1等。流程从方框652进行到方框654。

在方框654处，第一延迟定时信号被延迟，以产生第二延迟定时信号。第二延迟定时信号的示例是由图2E和图3B中的延迟单元230(2)产生的定时信号POC0_D2或类似信号。在一些实施例中，例如，图4A的I/O系统404、图5A的I/O系统504等，流程从方框654进行到方框658。在一些实施例中，例如，图2A的I/O系统204、图3A的I/O系统304等，流程从方框654进行到方框656。

在方框656处，第二延迟定时信号被延迟，以产生第三延迟定时信号。第三延迟定时信号的示例是由图2E中的延迟单元230(3)产生的定时信号POC0_D3或类似信号。流程从方框656进行到方框658。

在方框658处，基于POC定时信号、第一延迟定时信号或第二延迟定时信号中的一个或多个来对应地生成第一选通信号和第二选通信号。第一选通信号的示例包括图2A的选通信号POC1、图3A的选通信号POC1'、图4A的选通信号POC1'、图5A的选通信号POC1'等。第二选通信号的示例包括图2A的选通信号POC2、图3A的选通信号POC2'、图4A的选通信号POC2'、图5A的选通信号POC2'等。流程从方框658进行至方框660。

在方框660处，第一和第二选通信号被提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。对应于输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器提供第一选通信号的示例包括：将选通信号POC1提供到图2A中的输出电平转换器218，将选通信号POC1'提供到图3A中的输出电平转换器318，将选通信号POC1'提供到图4A中的输出电平转换器418、输入缓冲器422和输入电平转换器424，将选通信号POC1'提供到图5A中的输出电平转换器518、输出驱动器520和输入缓冲器522等等。对应于输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器提供第二选通信号的示例包括：将选通信号POC2提供给图2A中的输出驱动器220，将选通信号POC2'提供给图3A中的输出驱动器320和输入缓冲器322，将选通信号POC2'提供给图4A中的输出驱动器420，将选通信号POC2'提供给图5A中的输入电平转换器524等等。流程从方框660进行至方框662。

在方框662处，基于POC定时信号、第一延迟定时信号或第二延迟定时信号中的一个或多个来生成第三选通信号。第三选通信号的示例包括图2A的选通信号POC3、图3A的选通信号POC3'等。流程从方框662进行到方框664。

在方框664处，将第三选通信号提供给输入缓冲器或输入电平转换器。将第三选通信号提供给输入缓冲器的示例包括将选通信号POC3提供给图2A的输入缓冲器222等。将第三选通信号提供给输入电平转换器的示例包括将选通信号POC3'提供给图3A的输入电平转换器324。流程从方框664进行到方框666。

在方框666处，基于POC定时信号和第三延迟定时信号生成第四选通信号。第三选通信号的示例包括图2A的选通信号POC4等。流程从方框666进行至方框668。

在方框668处，将第四选通信号提供给输入电平转换器。将第四选通信号提供给输入电平转换器的示例包括将选通信号POC4提供给图2A的输入电平转换器224等。

图6G是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600G的流程图。

更具体地，图6G的流程图示出了根据一个或多个实施例的包含于图6F的方框658中的额外方框。在图6G中，方框658包括方框670-672。

在方框670处，更具体地，基于POC定时信号和第三延迟定时信号产生第一选通信号。第一选通信号的示例包括图2A的选通信号POC1等。在一些实施例中，基于进行逻辑或非组合来生成第一选通信号。基于逻辑或非组合的第一选通信号的示例包括图2A和图2E的选通信号POC1等(其部分地由图2E的或非门236(1)生成)。流程从方框670进行到方框672。

在方框672处，基于第一延迟定时信号和第二延迟定时信号生成第二选通信号。第二选通信号的示例包括图2A的选通信号POC2等。在一些实施例中，基于进行逻辑或非组合来生成第二选通信号。基于逻辑或非组合的第二选通信号的实例包括图2A和图2E的选通信号POC2等(其部分地由图2E的或非门236(2)产生)。

图6H是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600H的流程图。

更具体地，图6H的流程图示出了根据一个或多个实施例的包含于图6F的框662中的额外方框。在图6H中，方框662包括方框674。

在方框674处，更具体地，基于第一延迟定时信号和第二延迟定时信号生成第三选通信号。第三选通信号的示例包括图2A的选通信号POC3等。在一些实施例中，基于进行逻辑与非组合而产生第三选通信号。基于逻辑与非组合的第三选通信号的示例包括图2A和图2E的选通信号POC3等(其部分地由图2E的与非门238(1)生成)。

图6I是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600I的流程图。

更具体地，图6I的流程图示出了根据一个或多个实施例的包括在图6F的方框664中的附加方框。在图6I中，方框664包括方框676。

在方框676处，更具体地，基于POC定时信号和第三延迟定时信号产生第四选通信号。第四选通信号的示例包括图2A的选通信号POC4等。在一些实施例中，基于进行逻辑与非组合来生成第四选通信号。基于逻辑与非组合的第四信号的实例包括图2A和图2E的选通信号POC4等(其部分地由图2E的与非门238(2)产生)。

图6J是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600J的流程图。

更具体地，图6J的流程图示出了根据一个或多个实施例的包含于图6F的方框658中的额外方框。在图6J中，方框658包括方框680-682。

在方框680处，更具体地，基于POC定时信号和第二延迟定时信号产生第一选通信号。第一选通信号的示例包括图3A的选通信号POC1'、图4A的选通信号POC1'、图5A的选通信号POC1'等。在一些实施例中，基于进行逻辑或非组合来生成第一选通信号。基于逻辑或非组合的第一选通信号的示例包括图3A和3B的选通信号POC1'(其部分地由图3B的或非门336(3)生成)、图4A和4B的选通信号POC1'(其部分地由图4B的或非门336(3)生成)等。流程从方框680进行至方框682。

在方框682处，基于第一延迟定时信号生成第二选通信号。第二选通信号的示例包括图3A的选通信号POC2'、图4A的选通信号POC2'、图5A的选通信号POC2'等。在一些实施例中，基于进行逻辑反相来生成第二选通信号。基于逻辑反相的第二选通信号的示例包括图3A和图3B的选通信号POC2'(其部分地由图3B的反相器334(11)生成)、图4A和图4B的选通信号POC2'(其部分地由图4B的反相器334(11)生成)等。

图6K是根据一些实施例的生成用于多选通I/O系统的选通信号的方法600K的流程图。

更具体地，图6K的流程图示出了根据一个或多个实施例的包含于图6F的方框662中的额外方框。在图6K中，方框662包括方框684。

在方框684处，更具体地，基于POC定时信号和第二延迟定时信号生成第三选通信号。第三选通信号的示例包括图3B的选通信号POC3'等。在一些实施例中，基于进行逻辑与非组合来产生第三选通信号。基于逻辑与非组合的第三选通信号的示例包括图3A和图3B的选通信号POC3'(其部分地由图3B的与非门338(3)生成)等。

图7是根据一些实施例的电子设计自动化(EDA)系统700的方框图。

在一些实施例中，EDA系统700包括APR系统。根据一个或多个实施例，这里描述的设计布局图的方法表示布线布置，根据一些实施例，该方法例如可使用EDA系统700实现。

在一些实施例中，EDA系统700是包括硬件处理器702和非瞬态计算机可读存储介质704的通用计算设备。其中，存储介质704被编码即存储计算机程序代码706，即一组计算机可执行指令。硬件处理器702执行指令706表示(至少部分地)根据一个或多个实施例实现本文描述的方法的一部分或全部(在下文中，表示为所提到的过程和/或方法)的EDA工具。

处理器702经由总线708电学耦合到计算机可读存储介质704。处理器702还通过总线708电学耦合到I/O接口710。网络接口712也经由总线708电学连接到处理器702。网络接口712连接到网络714，使得处理器702和计算机可读存储介质704能够经由网络714连接到外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以便使系统700可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质704是电、磁、光、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频盘(DVD)。

在一个或多个实施例中，存储介质704存储计算机程序代码706，其被配置成使系统700(其中，这种执行(至少部分地)表示EDA工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储便于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储包含如本文中所公开的这种标准单元的标准单元库707。

EDA系统700包括I/O接口710。I/O接口710被耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键，用于向处理器702传送信息和命令。

EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许系统700与一个或多个其它计算机系统所连接的网络714进行通信。网络接口712包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或者有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个系统700中实现所提到的过程和/或方法的一部分或全部。

系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或用于由处理器702进行处理的其它参数中的一个或多个。信息经由总线708被传送到处理器702。EDA系统700被配置成通过I/O接口710接收与UI有关的信息。信息被存储在作为用户界面(UI)742的计算机可读介质704中。

在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，至少一个所提到的过程和/或方法被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由EDA系统700使用的软件应用。在一些实施例中，利用诸如可从CADENCEDESIGN SYSTEMS公司获得的

的工具或另一合适的布局生成工具来生成包括标准单元的布局图。

在一些实施例中，所述处理被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部的/可移动的和/或内部的/内置的存储器或存储器单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM的半导体存储器、存储卡等中的一个或多个。

图8是根据一些实施例的集成电路(IC)制造系统800以及与其相关联的IC制造流程的方框图。在一些实施例中，基于布局图，利用制造系统800制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个部件中的至少一个。

在图8中，IC制造系统800包括在设计、开发以及制造周期和/或与制造IC器件860相关的服务中彼此交互的实体，例如设计室820、掩模室830以及IC制造厂/生产厂850。系统800中的实体通过通信网络进行连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个由单个更大的公司拥有。在一些实施例中，设计室820、掩模室830和IC制造厂850中的两个或多个共存于公共设施中，并且使用公共资源。

设计室(或设计团队)820产生IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于构成待制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各种层组合起来形成各种IC特征。例如，IC设计布局图822的一部分包括各种IC特征，例如有源区、栅极电极、源极和漏极、层间互连的金属线或通孔以及用于接合焊盘的开口，这些特征将形成在半导体衬底(例如硅晶片)和设置在半导体衬底上的各种材料层中。设计室820执行适当的设计程序，以形成IC设计布局图822。设计过程包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图822被呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以用GDSII文件格式或DFII文件格式表示。

掩模室830包括数据准备832和掩模制造844。掩模室830利用IC设计布局图822来制造一个或多个掩模845，掩膜用于根据IC设计布局图822来制造IC器件860的各个层。掩膜室830执行掩膜数据准备832，其中IC设计布局图822被转译成表示性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换成诸如掩模845或半导体晶片853的衬底上的图像。设计布局图822由掩模数据准备832来处理，以符合掩模写入器的特定特性和/或IC制造厂850的要求。在图8中，掩模数据准备832和掩模制造844被显示为分离的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。

在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的那些图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照明、亚分辨率辅助特征、相移掩模、其它合适的技术等或其组合。在一些实施例中，还使用了反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，其利用一组掩模创建规则检查已经经历了OPC处理的IC设计布局图822，所述掩模创建规则包含某些几何和/或连接性限制，以确保足够的余量、解释半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，其可以撤销由OPC执行的部分修改，以满足掩模创建规则。

在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC制造厂850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理，以创建仿真的制造器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关联的参数、与用于制造IC的工具相关联的参数和/或制造工艺的其他方面。LPC考虑了各种因素，例如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或其组合。在一些实施例中，在由LPC创建了仿真的制造器件之后，如果仿真器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC，以进一步细化IC设计布局图822。

应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以便根据制造规则修改IC设计布局图822。此外，在数据准备832期间应用于IC设计布局图822的工艺可以以各种不同顺序执行。

在掩模数据准备832之后和掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模845的组。在一些实施例中，掩模制造844包括基于IC设计布局图822执行一个或多个光刻曝光。在一些实施例中，电子束或多个电子束的机制被用来基于修改的IC设计布局图822在掩模(光掩模或掩膜)845上形成图案。掩模845可以以各种技术形成。在一些实施例中，利用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂敷在晶片上的图像敏感材料层(例如光致抗蚀剂)的辐射束例如紫外(UV)束被不透明区域阻挡并透射通过透明区域。在一个示例中，二元掩模形式的掩模845包括透明衬底(例如熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如铬)。在另一示例中，采用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置成具有适当的相位差，以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造844生成的掩模用在各种工艺中。例如，这种掩模用在离子注入工艺中，以便在半导体晶片853中形成各种掺杂区，用在蚀刻工艺中，以便在半导体晶片853中形成各种蚀刻区，和/或用在其它合适的工艺中。

IC制造厂850是一个IC制造企业，其包括一个或多个用以制造各种不同的IC产品的制造设备。在一些实施例中，IC制造厂850是半导体铸造厂。例如，可以存在用于多个IC产品的前端制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可提供用于IC产品的互连和封装的后端制造(后段制程(BEOL)制造)，并且第三制造设备可以为铸造企业提供其它服务。

IC制造厂850包括被配置成执行半导体晶片853上进行的各种制造操作的制造工具852，使得IC器件860根据掩膜例如掩膜845制造。在各种实施例中，制造工具852包括晶片步进器、离子注入机、光致抗蚀剂涂覆器、例如CVD室或LPCVD炉的处理室、CMP系统、等离子体蚀刻系统、晶片清洁系统或者其它能够执行在此讨论的一个或多个合适的制造工艺的制造设备。

IC制造厂850利用由掩模室830制造的掩模845来制造IC器件860。因此，IC制造厂850至少间接地利用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶片853是由IC制造厂850利用掩膜845制造的，以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822来执行一个或多个光刻曝光。半导体晶片853包括硅衬底或其上形成有材料层的其它适当衬底。半导体晶片853还包括各种掺杂区域、介电特征、多层互连等(在随后的制造步骤形成)中的一个或多个。

可以在例如于2016年2月9日授权的美国专利No.9,256,709、于2015年10月1日出版的美国预授权公开No.20150278429、于2014年2月6日出版的美国预授权公开No.20140040838以及于2007年8月21日授权的美国专利No.7,260,442中找到关于集成电路(IC)制造系统(例如图8的系统800)以及与其相关的IC制造流程的细节，其每一个的全部内容通过参照引入本文中。

在一个实施例中，一种通电(PO)信号发生器包括：耦合在第一参考电压与第一节点之间的电源变化灵敏度降低(SVSR)负载；耦接在第一节点和第二参考电压之间的NMOS晶体管；缓冲器，其具有的输入端耦接至第一节点并且其输出端被配置成提供PO信号。并且其中：SVT负载的第一控制信号以及NMOS晶体管的栅极端子中的每一个都耦合到监测电压；并且监测电压处在第一参考电压和第二参考电压之间的范围内。在一个实施例中，SVSR负载包括：耦合在第一参考电压和第二节点之间的第一电阻器；以及耦合在第二节点和第一节点之间的第一PMOS晶体管；并且其中第一PMOS晶体管的栅极端子耦合到SVT负载的第一控制信号，并且因此耦合到监测电压。在一个实施例中，SVSR负载还包括：耦合在第一参考电压和第三节点之间的第二电阻器；以及耦合在第一参考电压和第三节点之间的第二PMOS晶体管。并且其中：第一电阻耦合在第三节点和第二节点之间；并且第二PMOS晶体管的栅极端子耦合到SVT负载的第二控制信号并且耦合到第四节点，第四节点在缓冲器内部。在一个实施例中，缓冲器包括：耦合在第二节点和第四节点之间的第一反相器；以及第二反相器，其具有的输入端耦合至第四节点，并且其输出端被配置成提供PO信号。

在一个实施例中，提供了一种操作通电(PO)信号发生器的方法，通电(PO)信号发生器生成PO信号并且包括耦合在第一参考电压和第一节点之间的电源变化灵敏度降低(SVSR)负载以及耦合在第一节点和第二参考电压之间的NMOS晶体管，SVSR负载包括耦合在第一参考电压和第二节点之间的第一电阻器以及耦合在第二节点和第一节点之间的PMOS晶体管，SVT负载的第一控制信号和NMOS晶体管的栅极端子中的每一个都耦合到监控电压，所述方法包括：当监测电压低于NMOS晶体管的阈值电压时，关断NMOS晶体管，并且将第一节点上的第一节点电压、第二节点上的第二节点电压、PMOS晶体管的第三节点电压和PO信号中的每一个都上拉到逻辑高值；以及在监测电压达到并随后上升到高于NMOS晶体管的阈值电压的第一时间点处，将NMOS晶体管导通，并将第一节点上的第一节点电压、第二节点上的第二节点电压、PMOS晶体管的第三节点电压和PO信号中的每一个都下拉到逻辑低值。在实施例中，在第一时间点处，从逻辑高值到逻辑低值的转变对于PO信号是尖锐的；并且与PO信号相比，对于第一节点上的第一节点电压、第二节点上的第二节点电压和第三节点电压则逐渐地更加平缓。在一个实施例中，监测电压在第二时间点处达到峰值；并且该方法还包括，在监测电压降至低于NMOS晶体管的阈值电压的第三时间点处，关断NMOS晶体管，并且将第一节点上的第一节点电压、第二节点上的第二节点电压、第三节点电压和PO信号中的每一个都上拉至逻辑高值。在一个实施例中，在第三时间点处，从逻辑低值到逻辑高值的转变对于PO信号是尖锐的；并且与PO信号相比，对于第一节点上的第一节点电压、第二节点上的第二节点电压和第三节点电压则逐渐地更加平缓。

在一个实施例中，提供了一种操作通电(PO)信号发生器的方法，该通电(PO)信号发生器生成PO信号并且包括耦合在第一参考电压和第一节点之间的电源变化灵敏度降低(SVSR)负载以及耦合在第一节点和第二参考电压之间的NMOS晶体管，所述SVSR负载包括并联耦合在第一参考电压和第二节点之间的第一电阻器和第一PMOS晶体管、耦合在第二节点和第三节点之间的第二电阻器以及耦合在第三节点和第一节点之间的第二PMOS晶体管，SVT负载的第一控制信号和NMOS晶体管的栅极端子中的每一个都耦合到监控电压，并且SVT负载的第二控制信号耦合到第四电压，所述方法包括：当监测电压低于NMOS晶体管的阈值电压时，关断NMOS晶体管；将第二控制信号下拉至逻辑低值，将第一节点上的第一节点电压、第二节点上的第二节点电压、第二PMOS晶体管的第三节点电压以及PO信号中的每一个都上拉至逻辑高值，并且在监测电压达到并随后上升至高于NMOS晶体管的阈值电压的第一时间点处，将NMOS晶体管导通，将第二控制信号上拉至逻辑高值，并且将第一节点上的第一节点电压、第二节点上的第二节点电压、第二PMOS晶体管的第三节点电压以及PO信号中的每一个都下拉至逻辑低值。在一个实施例中，在第一时间点处，从逻辑高值到逻辑低值的转变对于PO信号是尖锐的；对于第二控制信号基本上是尖锐的；并且与第二控制信号相比，对于第一节点上的第一节点电压、第二节点上的第二节点电压和第三节点电压则逐渐地更加平缓。在一个实施例中，监测电压在第二时间点处达到峰值；并且该方法还包括，在监测电压下降到NMOS晶体管的阈值电压以下的第三时间点处，关断NMOS晶体管，将第二控制信号下拉到逻辑低值，并且将第一节点上的第一节点电压、第二节点上的第二节点电压、第三节点电压和PO信号中的每一个都上拉到逻辑高值。在一个实施例中，在第三时间点处，从逻辑低值到逻辑高值的转变对于PO信号是尖锐的；对于第二控制信号基本上是尖锐的；并且与第二控制信号相比，对于第一节点上的第一节点电压、第二节点上的第二节点电压和第三节点电压则逐渐地更加平缓。

在一个实施例中，一种通电(PO)信号发生器(用以产生PO信号)包括：耦合在第一参考电压与第一节点之间的电源变化灵敏度降低(SVSR)负载；耦合在第一节点与第二参考电压之间的开关；SVT负载的第一控制输入和开关的控制输入中的每一个都耦合到作为第一控制信号的监控电压；以及缓冲器，其具有的输入端耦合至该第一节点，并且其输出端被配置成提供PO信号。并且其中：SVSR负载、开关和缓冲器被配置为监视监测电压的状态并且相应地生成PO信号，SVSR负载、开关和缓冲器被配置有阈值电压，PO信号的状态基于该阈值电压而改变；并且SVSR负载、开关和缓冲器还被配置成改变阈值电压。在一个实施例中，开关包括NMOS晶体管。在一个实施例中，SVSR负载、开关和缓冲器还被配置为改变阈值电压，使得阈值电压呈现滞后。在一个实施例中，SVSR负载、开关和缓冲器还被配置为适配阈值电压，使得阈值电压相对于监控电压呈现滞后。在一个实施例中，SVSR负载包括耦合在第一参考电压与第一节点之间的第一电阻器，耦合在第一参考电压与第一节点之间的第一PMOS晶体管；耦合在第一节点与第二节点之间的第二电阻器，以及耦合在第二节点与第三节点之间的第二PMOS晶体管；第二PMOS晶体管的栅极端子为SVT负载的第一控制输入；SVT负载的第二控制输入为第一PMOS晶体管的栅极端子；SVT负载的第二控制输入被配置为接收第四节点上的信号作为第二控制信号，第四节点是缓冲器的内部节点；并且第二控制信号被配置为引起阈值电压呈现滞后。在一个实施例中，缓冲器包括：耦合在第一节点与第四节点之间的第一反相器；以及第二反相器，其具有的输入端耦合至该第四节点，并且其输出端被配置成提供PO信号。

在一个实施例中，提供了一种操作通电(PO)信号发生器的方法，该PO信号发生器包括耦合在第一参考电压和第一节点之间的电源变化灵敏度降低(SVSR)负载、耦合在第一节点和第二参考电压之间的开关，SVT负载的第一控制信号和开关的控制信号中的每一个都耦合到监测电压作为第一控制信号，以及缓冲器，其具有的输入耦合到第一节点，并且其输出被配置为提供PO信号，所述方法包括：监视监测电压的状态，并且相应地产生PO信号；基于监测电压和SVSR负载、开关和缓冲器的阈值电压来改变PO信号的状态；并且改变阈值电压，使得阈值电压呈现滞后。在一个实施例中，改变阈值电压包括改变阈值电压，使得阈值电压呈现滞后。在一个实施例中，改变阈值电压包括调整阈值电压，使得阈值电压相对于监测电压呈现滞后。

在一个实施例中，一种系统(用于生成多选通通电控制信号)包括：多选通输入/输出(I/O)接口，被配置为接收至少第一和第二选通信号；以及选通通电控制(POC)信号发生器，被配置为生成用于多选通I/O接口的至少第一选通信号和第二选通信号，第一选通信号的波形不同于第二选通信号的波形。在一个实施例中，多选通I/O接口包括：串联耦合在核心电路的输出节点和系统的外部端子之间的输出电平转换器和输出驱动器；串联耦合在外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器；并且选通POC信号发生器还被配置为生成至少第一选通信号和第二选通信号，并且相应地向输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器提供至少第一选通信号和第二选通信号。

在一个实施例中，选通通电控制(POC)信号发生器还被配置为生成除了至少第一选通信号和第二选通信号之外的第三选通信号，并且将第一选通信号、第二选通信号和第三选通信号对应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。在一个实施例中，多选通I/O接口还被配置成：输出电平转换器接收第一选通信号；输出驱动器和输入缓冲器中的每一个都接收第二选通信号；并且输入电平转换器接收第三选通信号。在一个实施例中，选通通电控制(POC)信号发生器还被配置为生成除了第一选通信号、第二选通信号和第三选通信号之外的第四选通信号，并且将第一选通信号、第二选通信号、第三选通信号和第四选通信号对应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。在一个实施例中，多选通I/O接口还被配置成：输出电平转换器接收第一选通信号；输出驱动器接收第二选通信号；输入缓冲器接收第三选通信号；并且输入电平转换器接收第四选通信号。在一个实施例中，多选通I/O接口还被配置成：输出电平转换器、输入缓冲器和输入电平转换器中的每一个都接收第一选通信号；并且输出驱动器接收第二选通信号。在一个实施例中，多选通I/O接口还被配置成：输出电平转换器、输出驱动器和输入缓冲器中的每一个都接收第一选通信号；并且输入电平转换器接收第二选通信号。在一个实施例中，选通POC信号发生器包括：第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元串联耦合并且被配置为接收通电控制(POC)信号并且对应地生成POC信号的第一延迟版本(第一延迟信号)和第二延迟信号；以及逻辑电路，用于基于相应的第一延迟信号和第二延迟信号生成第一选通信号和第二选通信号。在一个实施例中，串联耦合的第一延迟单元和第二延迟单元形成RC树网络。在一个实施例中，第二延迟单元被配置为基于第一延迟信号生成第二延迟信号。

在一个实施例中，选通POC信号发生器还包括：第三延迟单元，其与第二延迟单元串联耦合并且被配置成基于第二经延迟信号产生第三经延迟信号。在一个实施例中，逻辑电路还被配置为生成：基于POC信号和第二延迟信号的第一选通信号；以及基于第一延迟信号的第二选通信号。在一个实施例中，逻辑电路包括：或非门，用于基于POC信号和第二延迟信号生成第一选通信号；以及反相器，用于基于第二延迟信号生成第二选通信号。在一个实施例中，逻辑电路还被配置为基于POC信号和第二延迟信号生成第三选通信号。在一个实施例中，逻辑电路还包括：与非门，用于基于第二延迟信号和第一延迟信号生成第三选通信号。

在一个实施例中，该系统还包括：第三延迟单元，其与第二延迟单元串联耦合并且被配置成基于第二经延迟信号生成第三经延迟信号；并且其中逻辑电路还被配置为基于第二延迟信号和第三延迟信号相应地生成第三选通信号和第四选通信号。在一个实施例中，逻辑电路还被配置为生成：基于POC信号和第三延迟信号的第一选通信号；基于第一延迟信号和第二延迟信号的第二选通信号；基于第二延迟信号和第一延迟信号的第三选通信号；以及基于第三延迟信号和POC信号的第四选通信号。

在一个实施例中，逻辑电路包括：第一或非门，用于基于POC信号和第三延迟信号生成第一选通信号；第二或非门，用于基于第一经延迟信号和第二经延迟信号生成第二选通信号；第一与非门，用于基于第二延迟信号和第一延迟信号来生成第三选通信号；以及第二与非门，用于基于第三延迟信号和POC信号产生第四选通信号。在一个实施例中，多选通I/O接口还被配置为：在输出电平转换器的输出信号稳定之后启用输出驱动器；或者在输入缓冲器的输出信号稳定之后启用输入电平转换器。

在一个实施例中，一种(生成多选通通电控制信号的)方法包括：对于串联耦合在核心电路的输出节点和相应系统的外部端子之间的输出电平转换器和输出驱动器，启用输出电平转换器，并且在输出电平转换器的输出信号稳定之后，启用输出驱动器；或者，对于串联耦合在外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器，启用输入缓冲器，并且在输入缓冲器的输出信号稳定之后，启用输入电平转换器。在一个实施例中，在输出驱动器的输出信号稳定之后，启用输入缓冲器。

在实施例中，一种系统(用于生成多选通通电控制信号)包括：耦合在核心电路的输出节点与第一节点之间的输出电平转换器；耦合在第一节点与系统的外部端子之间的输出驱动器；耦合在外部端子与第二节点之间的输入缓冲器；耦合在第二节点与核心电路的输入节点之间的输入电平转换器；以及选通POC信号发生器，被配置为在输出电平转换器的输出信号稳定之后启用输出驱动器，或者在输入缓冲器的输出信号稳定之后启用输入电平转换器。在一个实施例中，选通POC信号发生器还被配置为：延迟通电控制(POC)信号，以产生POC信号的第一延迟版本(第一延迟信号)；延迟第一延迟信号以产生第二延迟信号；基于POC信号、第一延迟信号或第二延迟信号中的一个或多个信号对应地生成第一选通信号和第二选通信号；并且将第一和第二选通信号相应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。在一个实施例中，选通POC信号发生器还被配置为：在输出驱动器的输出信号稳定之后启用输入缓冲器。

在一个实施例中，一种用于与串联耦合在核心电路的输出节点和对应系统的外部端子之间的输出电平转换器和输出驱动器以及串联耦合在外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器一起使用的方法，该方法(用于生成多选通通电控制信号)包括：延迟通电控制(POC)信号，以产生POC信号的第一延迟版本(第一延迟信号)；延迟第一延迟信号以产生第二延迟信号；基于POC信号、第一延迟信号或第二延迟信号中的一个或多个来对应地生成第一选通信号和第二选通信号；以及将第一和第二选通信号相应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。在一个实施例中，产生第一选通信号和第二选通信号包括基于POC信号和第二延迟信号产生第一选通信号；产生第一选通信号和第二选通信号包括基于第一延迟信号产生第二选通信号；或者基于POC信号和第二延迟信号产生第三选通信号。在一个实施例中，生成第一选通信号包括将POC信号反相以形成POC_bar信号，将第二延迟信号反相以形成第二延迟_bar信号，以及进行POC_bar信号和第二延迟_bar信号的逻辑或非组合，以产生第一选通信号；产生第二选通信号包括将第一延迟信号反相以形成第一延迟_bar信号，并将第一延迟_bar信号反相以产生第二选通信号；或者，生成第三选通信号包括进行POC_bar信号与第二延迟_bar信号的逻辑与非组合，以产生第三选通信号。在一个实施例中，该方法还包括：延迟第二延迟信号以产生第三延迟信号；以及相应地基于POC信号、第一延迟信号、第二延迟信号或第三延迟信号中的一个或多个来产生第三选通信号和第四选通信号。在一个实施例中，生成第一和第二选通信号包括：基于POC信号和第三延迟信号生成第一选通信号；基于第一延迟信号和第二延迟信号生成第二选通信号；基于第一延迟信号和第二延迟信号生成第三选通信号；并且基于第三延迟信号和POC信号生成第四选通信号。在一个实施例中，产生第一选通信号包括将POC信号反相以形成POC_bar信号，将第三延迟信号反相以形成第三延迟_bar信号，并且进行POC_bar信号和第三延迟_bar信号的逻辑或非组合以产生第一选通信号；产生第二选通信号包括将第一延迟信号反相以形成第一延迟_Bar信号；将第二延迟信号反相以形成第二延迟_Bar信号，并将第一延迟信号与第二延迟_Bar信号进行逻辑或非组合以产生第二选通信号；产生第三选通信号包括进行第一延迟_bar信号和第二延迟_bar信号的逻辑与非组合以产生第三选通信号；并且产生第四选通信号包括进行POC_bar信号和第三延迟_bar信号的逻辑与非组合以产生第四选通信号。

在一个实施例中，公开了一种产生多选通通电控制信号的系统，系统包括：多选通输入/输出(I/O)接口，被配置为接收至少第一选通信号和第二选通信号；以及选通通电控制(POC)信号发生器，被配置成为多选通I/O接口生成至少第一选通信号和第二选通信号，第一选通信号的波形不同于第二选通信号的波形。

在上述系统中，多选通I/O接口包括：串联耦合在核心电路的输出节点和系统的外部端子之间的输出电平转换器和输出驱动器；以及串联耦合在外部端子和核心电路的输入节点之间的输入缓冲器和输入电平转换器；以及选通POC信号发生器还被配置为生成至少第一选通信号和第二选通信号，并且将至少第一选通信号和第二选通信号提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。

在上述系统中，选通POC信号发生器还被配置为除了至少第一选通信号和第二选通信号之外还生成第三选通信号，并且将第一选通信号、第二选通信号和第三选通信号相应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。

在上述系统中，多选通I/O接口还被配置成：输出电平转换器接收第一选通信号；输出驱动器和输入缓冲器中的每一个都接收第二选通信号；并且输入电平转换器接收第三选通信号。

在上述系统中，选通POC信号发生器还被配置为除了第一选通信号、第二选通信号和第三选通信号之外还生成第四选通信号，并且将第一选通信号、第二选通信号、第三选通信号和第四选通信号相应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。

在上述系统中，多选通I/O接口还被配置成：输出电平转换器接收第一选通信号；输出驱动器接收第二选通信号；输入缓冲器接收第三选通信号；并且输入电平转换器接收第四选通信号。

在上述系统中，多选通I/O接口还被配置成：输出电平转换器、输入缓冲器和输入电平转换器中的每一个都接收第一选通信号；并且输出驱动器接收第二选通信号。

在上述系统中，多选通I/O接口还被配置成：输出电平转换器、输出驱动器和输入缓冲器中的每一个都接收第一选通信号；并且输入电平转换器接收第二选通信号。

在上述系统中，选通POC信号发生器包括：第一延迟单元和第二延迟单元，第一延迟单元和第二延迟单元串联耦合并且被配置为接收POC信号并且相应地生成POC信号的第一延迟版本(第一延迟信号)和第二延迟信号；以及逻辑电路，用于基于对应的第一延迟信号和第二延迟信号来生成第一选通信号和第二选通信号。

在上述系统中，串联耦合的第一和第二延迟单元形成RC树网络。

在上述系统中，第二延迟单元被配置为基于第一延迟信号生成第二延迟信号。

在上述系统中，逻辑电路还被配置为生成：基于POC信号和第二延迟信号的第一选通信号；以及基于第一延迟信号的第二选通信号。

在上述系统中，逻辑电路包括：或非门，用于基于POC信号和第二延迟信号来生成第一选通信号；以及反相器，用于基于第二延迟信号来生成第二选通信号。

在上述系统中，还包括：第三延迟单元，第三延迟单元与第二延迟单元串联耦合并且被配置成基于第二延迟信号产生第三延迟信号；并且其中，逻辑电路还被配置为相应地基于第二延迟信号和第三延迟信号来生成第三选通信号和第四选通信号。

在上述系统中，逻辑电路还被配置为生成：基于POC信号和第三延迟信号的第一选通信号；基于第一延迟信号和第二延迟信号的第二选通信号；基于第二延迟信号和第一延迟信号的第三选通信号；以及基于第三延迟信号和POC信号的第四选通信号。

在一个实施例中，公开了一种产生多选通通电控制信号的方法，方法包括：对于串联耦合在核心电路的输出节点和对应系统的外部端子之间的输出电平转换器和输出驱动器：启用输出电平转换器；并且在输出电平转换器的输出信号已经稳定之后，启用输出驱动器；或对于串联耦合在外部端子与核心电路的输入节点之间的输入缓冲器和输入电平转换器：启用输入缓冲器；并且在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。

在上述方法中，在输出驱动器的输出信号已经稳定之后，启动输入缓冲器。

在一个实施例中，公开了一种用于产生多选通通电控制(POC)信号的系统，系统包括：耦合在核心电路的输出节点与第一节点之间的输出电平转换器；耦合在第一节点与系统的外部端子之间的输出驱动器；耦合在外部端子与第二节点之间的输入缓冲器；耦合在第二节点与核心电路的输入节点之间的输入电平转换器；以及选通POC信号发生器，其被配置为：在输出电平转换器的输出信号已经稳定之后启用输出驱动器；或者在输入缓冲器的输出信号已经稳定之后，启用输入电平转换器。

在上述系统中，选通POC信号发生器还被配置为：延迟POC信号以产生POC信号的第一延迟版本(第一延迟信号)；延迟第一延迟信号以产生第二延迟信号；基于POC信号、第一延迟信号或第二延迟信号中的一个或多个来对应地生成第一选通信号和第二选通信号；以及将第一选通信号和第二选通信号对应地提供给输出电平转换器、输出驱动器、输入缓冲器或输入电平转换器。

在上述系统中，选通POC信号发生器还被配置为：在输出驱动器的输出信号稳定已经之后启用输入缓冲器。

本领域普通技术人员将很容易看到，所公开实施例中的一个或多个实现了上面描述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现如本文广义上公开的各种变化、等同物的替换和各种其它实施例。因此，希望这里授予的保护范围仅由附属的权利要求书及其等同物中所包含的定义来限定。

Claims (10)

1.一种产生多选通通电控制信号的系统，所述系统包括：

多选通输入/输出(I/O)接口，被配置为接收至少第一选通信号和第二选通信号；以及

选通通电控制(POC)信号发生器，被配置成为所述多选通I/O接口生成所述至少第一选通信号和第二选通信号，所述第一选通信号的波形不同于所述第二选通信号的波形。

2.根据权利要求1所述的系统，其中：

所述多选通I/O接口包括：

串联耦合在核心电路的输出节点和所述系统的外部端子之间的输出电平转换器和输出驱动器；以及

串联耦合在所述外部端子和所述核心电路的输入节点之间的输入缓冲器和输入电平转换器；以及

所述选通POC信号发生器还被配置为生成至少所述第一选通信号和所述第二选通信号，并且将至少所述第一选通信号和所述第二选通信号提供给所述输出电平转换器、所述输出驱动器、所述输入缓冲器或所述输入电平转换器。

3.根据权利要求2所述的系统，其中：

所述选通POC信号发生器还被配置为除了至少所述第一选通信号和所述第二选通信号之外还生成第三选通信号，并且将所述第一选通信号、所述第二选通信号和所述第三选通信号相应地提供给所述输出电平转换器、所述输出驱动器、所述输入缓冲器或所述输入电平转换器。

4.根据权利要求3所述的系统，其中：

所述多选通I/O接口还被配置成：

所述输出电平转换器接收所述第一选通信号；

所述输出驱动器和所述输入缓冲器中的每一个都接收所述第二选通信号；并且

所述输入电平转换器接收所述第三选通信号。

5.根据权利要求3所述的系统，其中：

所述选通POC信号发生器还被配置为除了所述第一选通信号、所述第二选通信号和所述第三选通信号之外还生成第四选通信号，并且将所述第一选通信号、所述第二选通信号、所述第三选通信号和所述第四选通信号相应地提供给所述输出电平转换器、所述输出驱动器、所述输入缓冲器或所述输入电平转换器。

6.根据权利要求5所述的系统，其中：

所述多选通I/O接口还被配置成：

所述输出电平转换器接收所述第一选通信号；

所述输出驱动器接收所述第二选通信号；

所述输入缓冲器接收所述第三选通信号；并且

所述输入电平转换器接收所述第四选通信号。

7.根据权利要求2所述的系统，其中：

所述多选通I/O接口还被配置成：

所述输出电平转换器、所述输入缓冲器和所述输入电平转换器中的每一个都接收所述第一选通信号；并且

所述输出驱动器接收所述第二选通信号。

8.根据权利要求2所述的系统，其中：

所述多选通I/O接口还被配置成：

所述输出电平转换器、所述输出驱动器和所述输入缓冲器中的每一个都接收所述第一选通信号；并且

所述输入电平转换器接收所述第二选通信号。

9.一种产生多选通通电控制信号的方法，所述方法包括：

对于串联耦合在核心电路的输出节点和对应系统的外部端子之间的输出电平转换器和输出驱动器：

启用所述输出电平转换器；并且

在所述输出电平转换器的输出信号已经稳定之后，启用所述输出驱动器；或

对于串联耦合在所述外部端子与所述核心电路的输入节点之间的输入缓冲器和输入电平转换器：

启用所述输入缓冲器；并且

在所述输入缓冲器的输出信号已经稳定之后，启用所述输入电平转换器。

10.一种用于产生多选通通电控制(POC)信号的系统，所述系统包括：

耦合在核心电路的输出节点与第一节点之间的输出电平转换器；

耦合在所述第一节点与所述系统的外部端子之间的输出驱动器；

耦合在所述外部端子与第二节点之间的输入缓冲器；

耦合在所述第二节点与所述核心电路的输入节点之间的输入电平转换器；以及

选通POC信号发生器，其被配置为：

在所述输出电平转换器的输出信号已经稳定之后启用所述输出驱动器；或者

在所述输入缓冲器的输出信号已经稳定之后，启用所述输入电平转换器。

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