CN113050475A - 一种基于VPX的CAN和1553b双冗余架构设计方法 - Google Patents

一种基于VPX的CAN和1553b双冗余架构设计方法 Download PDF

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Abstract

本发明涉及一种基于VPX的CAN和1553b双冗余架构设计方法，包括：两颗MCU芯片、CAN总线收发芯片、隔离芯片、1553b协议处理芯片及1553b隔离变压器，两颗MCU芯片通过SRIO总线与VPX接插件连接，可以通过SRIO协议与上位机通信，上报故障信息。基于VPX的CAN和1553b双冗余的架构在进行正常工作时，首先启动自检程序，当CAN总线和1553b总线自检通过后，系统开始进行正常工作流程。该发明可以实现CAN总线和1553b总线的链路自检与状态上报功能，并且在总线链路通信的过程中可以实时监测链路信息，当链路存在故障时及时切换冗余链路保证通信不会中断，从而提升了整个通信链路的稳定性和可靠性。

Description

一种基于VPX的CAN和1553b双冗余架构设计方法
技术领域
本发明涉及一种基于VPX的CAN和1553b双冗余架构设计方法，属于通信领域，尤其涉及一种基于VPX的CAN和1553b的双冗余硬件结构、软件判别以及链路切换的方法。
背景技术
控制器域网CAN(Controller Area Network)是一种国际标准化的串行通信协议，是国际上应用最广泛的总线之一，在汽车计算机控制系统和嵌入式工业控制局域网中已经得到了广泛应用。1553b总线是MIL-STD-1553B总线的简称，作为美国军方专为飞机上设备制定的一种信息传输总线标准，现在被广泛应用在当代的各种民航客机以及军用飞机上，在航天系统也有着广泛的应用。15333b总线具有双通道设计，1553B总线可以在两个通道BUS_A和BUS_B之间切换。
CAN和1553b总线都有着一定的检错和纠错的能力，但是CAN和1553b总线的检错和纠错主要是针对传输线路中的突发错误。然而，由于车辆和飞机等的电磁环境比较复杂，并且在很多场合对链路的可靠性传输能力要求较高，为了防止由于器件损坏等原因导致通讯中断，本设计提出了基于VPX的CAN和1553b双冗余架构。
发明内容
本发明目的在于，提供一种基于VPX的CAN和1553b双冗余架构，以解决CAN和1553b通信中由于电磁环境和器件损耗等导致的通信中断问题，提高通信的可靠性。
本发明提出的一种基于VPX的CAN和1553b双冗余架构，包括：
两颗MCU芯片，其中一颗作为主处理器，另一颗作为备用处理器。两颗MCU芯片通过通用输入输出GPIO(General-purpose input/output)互连，采用串行外设接口SPI(SerialPeripheral Interface)通信协议。
两颗MCU芯片通过SRIO(Serial Rapid I/O)总线与VPX接插件连接，可以通过SRIO协议与上位机通信，上报故障信息等。
CAN总线收发芯片，完成CAN总线的差分数据发送与差分数据接收功能，CAN总线收发芯片与隔离芯片连接。
隔离芯片，完成两颗MCU芯片与两个CAN总线收发芯片的电气隔离与电平转换，隔离芯片一端与MCU芯片相连，一端与CAN总线收发芯片相连。
1553b协议处理芯片，完成1553b总线数据收发功能。1553b协议处理芯片与MCU芯片直接相连。
1553b隔离变压器，完成1553b链路的电气隔离与阻抗匹配。1553b隔离变压器与1553b协议处理芯片直接相连。
可选地，MCU芯片选用XC7Z045ffg676，作为主控芯片，并且该芯片内部集成了CAN总线控制器功能。
可选地，CAN总线收发芯片选用TJA1050芯片。
可选地，隔离芯片选用ADuM1201CRZ芯片。
可选地，1553b协议处理芯片选用HI6110芯片。
可选地，1553b隔离变压器选用PM-DB2791芯片。
基于VPX的CAN和1553b双冗余的架构在进行正常工作时，首先启动自检程序，自检的工作流程为步骤一到步骤四所示。
步骤一：系统上电后，一颗MCU芯片作为主处理器，另一颗MCU芯片作为协处理器，首先开始进行双冗余的链路自检；
步骤二：主处理器通过CAN总线向协处理器发送自检报文，并且通过GPIO向协处理器发送CAN总线自检的通知。协处理器收到自检通知后，检查是否收到CAN总线的自检报文。当1秒内没有收到CAN总线的自检报文，协处理器通过GPIO向主处理反馈接收数据超时。当协处理器收到CAN总线的自检报文后，进行报文比对，当接收到的CAN总线数据比对完全一致，协处理器通过GPIO通知主处理器CAN总线接收数据正确，否则通知主处理器CAN总线接收数据错误。
步骤三：主处理器设置1553b协议处理芯片的工作模式为总线控制器BC(BusControl)模式，协处理器设置1553b协议处理芯片的工作模式为远程终端RT(RemoteTerminal)模式。主处理器通过1553b总线的BUS_A通道向协处理器发送自检报文，并且通过GPIO向协处理器发送1553b自检的通知。协处理器收到自检通知后，检查是否收到来自BUS_A通道的自检报文。当1秒内没有收到自检报文，协处理器通过GPIO向主处理反馈BUS_A通道接收数据超时。当协处理器收到BUS_A通道的自检报文后，进行数据比对，当接收到的自检报文数据比对完全一致，协处理器通过GPIO向主处理器发送接收BUS_A通道数据正确，否则发送接收BUS_A通道数据错误。
步骤四：当1553b总线的BUS_A通道自检完成后，启动1553b总线的BUS_B通道自检。1553b总线的BUS_B通道自检同步骤三相同。
步骤五：主处理器通过SRIO向上位机报告CAN总线和1553b总线自检的结果。
当CAN总线和1553b总线自检通过后，系统开始进行正常工作流程，具体步骤如步骤六到步骤八所示。
步骤六：主处理器切换到正常的CAN总线和1553b总线数据收发状态，主处理器将1553b协议处理芯片切换到正常的BC/RT/BM(总线监控器，Bus Monitor)模式。协处理器切换到静默状态，不进行任何操作。
步骤七：主处理器在进行CAN总线数据收发时，监听CAN总线控制器内部的错误计数器信息，当错误计数器的错误统计结果超过阈值之后，主处理器停止CAN总线数据收发，并且通过GPIO通知协处理器，启动协处理器的CAN总线通信功能。
步骤八：主处理器在进行1553b总线数据收发时，监听1553b协议处理芯片反馈的错误信息，当接收到1553b总线数据错误之后，主处理器首先将1553b的通信链路从BUS_A改为BUS_B。如果切换为BUS_B后错误依然存在，主处理器停止1553b总线数据收发，并且通过GPIO通知协处理器，启动协处理器的1553b总线通信功能。
本发明的优点及有益效果在于：该发明可以实现CAN总线和1553b总线的链路自检与状态上报功能，并且在总线链路通信的过程中可以实时监测链路信息，当链路存在故障时及时切换冗余链路保证通信不会中断，从而提升了整个通信链路的稳定性和可靠性。
附图说明
图1为本发明所提出的双冗余架构设计图。
图2为本发明所提出的MCU电路原理图。
图3为本发明所提出的1553b电路原理图。
图4为本发明所提出的CAN电路原理图。
图5为本发明所提出的VPX接口电路原理图。
图6为本发明所提出的双冗余上电自检流程图。
图7为本发明所提出的双冗余监测及切换流程图。
具体实施方式
下面将结合附图和实施例对本发明作进一步的详细说明。
本发明设计了一种完全双冗余的CAN和1553b总线通信架构，并且提出了基于此双冗余架构的链路自检与链路切换的方法，从而提高了CAN和1553b的链路稳定性和鲁棒性。
本设计所提出的系统整体架构如图1所示。本发明以图2-图5所示意的一种双冗余架构实现方案为例，对本发明的链路自检与链路切换实施方案进行详细的介绍。
步骤一：本设计中两颗XC7Z045ffg676芯片作为系统的主处理器及协处理器，如图2所示。设U1为主处理器，U2为协处理器。
步骤二：由于XC7Z045ffg676芯片内部集成了CAN总线控制器的功能，因此主处理器可以直接调用XCanPs_Send指令向协处理器发送一串报文“0x11 0x22 0x33 0x44 0x550x66 0x77 0x88 0x99 0xaa0xbb0xcc0xdd0xee 0xff”，并且通过SPI接口发送一串报文“0x55 0xaa 0x00 0xff”通知协处理器启动CAN链路自检。当协处理器接收到来自主处理器的CAN自检通知之后，通过XCanPs_Recv指令接收CAN总线报文，若协处理器在1秒内没有接收到CAN总线的信息，通过SPI总线向主处理器上报“0x55 0xaa 0x01 0xff”表示接收数据超时，表明此时CAN总线自检存在问题。若协处理器接收到CAN总线数据，但是数据存在异常，协处理器向主处理器上报“0x55 0xaa 0x02 0xff”。若CAN总线接收数据正确，上报“0x55 0xaa 0x03 0xff”，表明CAN总线链路自检通过。
步骤三：主处理器和协处理器分别设置图3中的U3和U4芯片内部的控制寄存器Control Register，令U3与U4分别工作在BC和RT模式，并且设置1553b总线使用BUS_A通道收发数据。主处理器通过控制U3芯片内部的发送数据队列TRANSMIT DATA FIFO，向协处理器发送一串报文“0xff 0xee 0xdd 0xcc 0xbb 0xaa 0x99 0x88 0x77 0x66 0x55 0x440x33 0x22 0x11”，并且通过SPI接口发送一串报文“0x55 0xaa 0x04 0xff”通知协处理器启动1553b总线的BUS_A自检。当协处理器收到来自主处理器的1553b总线BUS_A自检通知后，通过HI6110芯片的接收数据队列RECEIVED DATA FIFO读取接收到的BUS_A通道数据。若协处理器在1秒内没有接收到BUS_A通道的数据，通过SPI总线向主处理器上报“0x55 0xaa0x05 0xff”表示接收数据超时，表明此时1554b的BUS_A总线存在问题。当协处理器接收到BUS_A的数据，但是数据存在异常，协处理器向主处理器上报“0x55 0xaa 0x06 0xff”。BUS_A总线接收数据正常，上报“0x55 0xaa 0x07 0xff”，表示BUS_A总线链路自检通过。
步骤四：当主处理器接收到从处理器的BUS_A自检信息后，启动BUS_B总线自检。主处理器设置图3中的U3和U4芯片的控制寄存器Control Register，选用1553b总线的BUS_B链路工作。主处理器通过控制U3芯片内部的发送数据队列TRANSMIT DATA FIFO，向协处理器发送一串报文“0xff 0xee 0xdd 0xcc 0xbb 0xaa 0x99 0x88 0x77 0x66 0x55 0x440x33 0x22 0x11”，并且通过SPI接口发送一串报文“0x55 0xaa 0x08 0xff”启动1553b总线的BUS_B自检。当协处理器收到来自主处理器的1553b总线BUS_B自检通知后，通过HI6110芯片的接收数据队列RECEIVED DATA FIFO读取1553b总线数据。若协处理器1秒内没有接收到BUS_B通道的数据，通过SPI总线向主处理器上报“0x55 0xaa 0x09 0xff”表示接收数据超时，表明此时1554b的BUS_B总线存在问题。当协处理器接收到BUS_B的数据，但是数据存在异常，协处理器向主处理器上报“0x55 0xaa 0x0a 0xff”。BUS_B总线接收数据正常，上报“0x550xaa 0x0b 0xff”，表示BUS_B总线链路自检通过。
步骤五：主处理器U1通过SRIO总线向上位机报告自检结果。自检结果的报文形式为“0x7E 0x7E 0x7E 0x04 0x01(0x00) 0x01(0x00) 0x01(0x00) 0x7E 0x7E”。其中第5-7字节分别为CAN、BUS_A、BUS_B的自检结果，01表示自检成功，00表示自检失败。
当CAN总线和1553b总线自检通过后，系统开始进行正常工作流程，具体步骤如步骤六到步骤八所示。
步骤六：主处理器U1切换为正常的CAN和1553b总线的收发状态，通过控制ControlRegister将1553b协议芯片切换为工作所需的BC/RT/BM工作模式。协处理器U4不进行任何操作，处于静默状态。
步骤七：主处理器U1在进行正常的CAN总线数据收发时，要通过CAN总线控制器的XCanPs_GetBusErrorCounter指令监听CAN总线的错误统计信息。当CAN总线的错误计数超过100时，主处理器停止CAN总线的数据收发，并且通过GPIO总线向协处理器U2发送报文“0x55 0xaa 0x0c 0xff”，启动协处理器U2的CAN总线通信功能。
步骤八：主处理器U1在进行1553b总线数据收发时，要监听1553b总线协议处理芯片的错误寄存器Error Register的故障检测信息，当Error Register的结果不是全0时，表明总线通信存在问题，首先U1通过控制Control Register将1553b总线链路从BUS_A切换为BUS_B，若故障解除，则通过1553b的BUS_B通道进行正常数据通信。若是故障没有解除，则主处理器U1停止1553b总线工作，通过GPIO发送报文“0x55 0xaa 0x0d 0xff”，启动协处理器U2的1553b总线收发功能。
综上所述，本发明提出的一种基于VPX的CAN和1553b双冗余架构设计方法，可以实现CAN总线和1553b总线的链路自检与状态上报功能，并且在总线链路通信的过程中可以实时监测链路信息，当链路存在故障时及时切换冗余链路保证通信不会中断，从而提升了整个通信链路的稳定性和可靠性。

Claims (9)

1.一种基于VPX的CAN和1553b双冗余架构，其特征在于，包括：
两颗MCU芯片，其中一颗作为主处理器，另一颗作为备用处理器；两颗MCU芯片通过通用输入输出GPIO互连，采用串行外设接口SPI通信协议；
两颗MCU芯片通过SRIO总线与VPX接插件连接，通过SRIO协议与上位机通信，上报故障信息；
CAN总线收发芯片，完成CAN总线的差分数据发送与差分数据接收功能，CAN总线收发芯片与隔离芯片连接；
隔离芯片，完成两颗MCU芯片与两个CAN总线收发芯片的电气隔离与电平转换，隔离芯片一端与MCU芯片相连，一端与CAN总线收发芯片相连；
1553b协议处理芯片，完成1553b总线数据收发功能；1553b协议处理芯片与MCU芯片直接相连；
1553b隔离变压器，完成1553b链路的电气隔离与阻抗匹配；1553b隔离变压器与1553b协议处理芯片直接相连。
2.根据权利要求1所述的一种基于VPX的CAN和1553b双冗余架构，其特征在于：MCU芯片选用XC7Z045ffg676，作为主控芯片，并且该芯片内部集成了CAN总线控制器功能。
3.根据权利要求1所述的一种基于VPX的CAN和1553b双冗余架构，其特征在于：CAN总线收发芯片选用TJA1050芯片。
4.根据权利要求1所述的一种基于VPX的CAN和1553b双冗余架构，其特征在于：隔离芯片选用ADuM1201CRZ芯片。
5.根据权利要求1所述的一种基于VPX的CAN和1553b双冗余架构，其特征在于：1553b协议处理芯片选用HI6110芯片。
6.根据权利要求1所述的一种基于VPX的CAN和1553b双冗余架构，其特征在于：1553b隔离变压器选用PM-DB2791芯片。
7.一种根据权利要求1所述的基于VPX的CAN和1553b双冗余架构的设计方法，其特征在于：
基于VPX的CAN和1553b双冗余的架构在进行正常工作时，首先启动自检程序，自检的工作流程为步骤一到步骤四所示；
步骤一：系统上电后，一颗MCU芯片作为主处理器，另一颗MCU芯片作为协处理器，首先开始进行双冗余的链路自检；
步骤二：主处理器通过CAN总线向协处理器发送自检报文，并且通过GPIO向协处理器发送CAN总线自检的通知；协处理器收到自检通知后，检查是否收到CAN总线的自检报文；
步骤三：主处理器设置1553b协议处理芯片的工作模式为总线控制器BC模式，协处理器设置1553b协议处理芯片的工作模式为远程终端RT模式；主处理器通过1553b总线的BUS_A通道向协处理器发送自检报文，并且通过GPIO向协处理器发送1553b自检的通知；协处理器收到自检通知后，检查是否收到来自BUS_A通道的自检报文；
步骤四：当1553b总线的BUS_A通道自检完成后，启动1553b总线的BUS_B通道自检；1553b总线的BUS_B通道自检同步骤三相同；
步骤五：主处理器通过SRIO向上位机报告CAN总线和1553b总线自检的结果；
当CAN总线和1553b总线自检通过后，系统开始进行正常工作流程，具体步骤如步骤六到步骤八所示；
步骤六：主处理器切换到正常的CAN总线和1553b总线数据收发状态，主处理器将1553b协议处理芯片切换到正常的BC/RT/BM模式；协处理器切换到静默状态，不进行任何操作；
步骤七：主处理器在进行CAN总线数据收发时，监听CAN总线控制器内部的错误计数器信息；当错误计数器的错误统计结果超过阈值之后，主处理器停止CAN总线数据收发，并且通过GPIO通知协处理器，启动协处理器的CAN总线通信功能；
步骤八：主处理器在进行1553b总线数据收发时，监听1553b协议处理芯片反馈的错误信息；当接收到1553b总线数据错误之后，主处理器首先将1553b的通信链路从BUS_A改为BUS_B；如果切换为BUS_B后错误依然存在，主处理器停止1553b总线数据收发，并且通过GPIO通知协处理器，启动协处理器的1553b总线通信功能。
8.根据权利要求7所述的基于VPX的CAN和1553b双冗余架构的设计方法，其特征在于：在步骤二中，当1秒内没有收到CAN总线的自检报文，协处理器通过GPIO向主处理反馈接收数据超时；当协处理器收到CAN总线的自检报文后，进行报文比对，当接收到的CAN总线数据比对完全一致，协处理器通过GPIO通知主处理器CAN总线接收数据正确，否则通知主处理器CAN总线接收数据错误。
9.根据权利要求7所述的基于VPX的CAN和1553b双冗余架构的设计方法，其特征在于：在步骤三中，当1秒内没有收到自检报文，协处理器通过GPIO向主处理反馈BUS_A通道接收数据超时；当协处理器收到BUS_A通道的自检报文后，进行数据比对，当接收到的自检报文数据比对完全一致，协处理器通过GPIO向主处理器发送接收BUS_A通道数据正确，否则发送接收BUS_A通道数据错误。
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