CN113037278A - 一种优化延迟锁定电路的方法、装置及存储介质 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000003111 delayed effect Effects 0.000 claims abstract description 70
- 238000005259 measurement Methods 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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Abstract
本发明公开了一种优化延迟锁定电路的方法、装置及存储介质，属于集成电路技术领域。该方法主要包括利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号；根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号；利用多个时间度量器中的至少一个时间度量器得到目标延时的时钟信号。本发明结构简单，可动态调整延迟时间，可消耗较少资源得到任意分值时钟周期的延迟时钟信号。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种优化延迟锁定电路的方法、装置及存储介质。
背景技术
延迟锁定电路是集成电路技术领域应用非常重要广泛的一种技术，其在集成电路技术领域拥有时分重要的地位。延迟锁定电路用于生成稳定的延迟或者多相时钟信号，广泛应用于时钟生成、时钟同步和时钟恢复电路中。现有的延迟锁定电路存在结构复杂和需要消耗较多能量才能实现奇数分之一时钟周期的延迟。
发明内容
针对现有技术存在的问题，本发明主要提供一种优化延迟锁定电路的方法、装置及存储介质。
为了实现上述目的，本发明采用的一个技术方案是：提供一种优化延迟锁定电路的方法，其包括：利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号；根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号；利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号。
本发明采用的另一个技术方案是：提供一种优化延迟锁定电路的装置，其包括：用于利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号的模块；用于根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号的模块；用于利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号的模块。
本发明采用的另一个技术方案是：提供一种延迟锁定电路，其包括：时间度量器组，用于将初始时钟信号进行延迟得到初始延迟时钟信号，并根据初始时钟信号与初始延迟时钟信号之间的相位关系将时间度量器组的多个初始延迟值相同的时间度量器的初始延迟值进行调整，得到延迟为完整时钟周期的延迟时钟信号；鉴相器，用于将初始延迟时钟信号和初始时钟信号之间进行对比，得到初始延迟时钟信号和初始时钟信号之间的相位关系，并将相位关系传输至时间度量器组；选择器，用于从时间度量器组中选择至少一个时间度量器进行输出得到目标延时时钟信号。
本发明采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行方案一中的优化延迟锁定电路的方法。
本发明的技术方案可以达到的有益效果是：本发明设计了一种优化延迟锁定电路的方法、装置及存储介质。该方法结构简单，可动态调整延迟时间，可消耗较少资源得到任意分值时钟周期的延迟时钟信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种优化延迟锁定电路的方法的一个具体实施方式的示意图；
图2是本发明一种优化延迟锁定电路的装置的另一个具体实施方式的示意图；
图3是本发明一种优化延迟锁定电路的系统的另一个具体实施方式的示意图；
图4是本发明一种优化延迟锁定电路的方法的一个具体实施例的示意图；
图5是本发明一种优化延迟锁定电路的方法的另一个具体实施例的示意图。
通过上述附图，已示出本发明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本发明构思的范围，而是通过参考特定实施例为本领域技术人员说明本发明的概念。
具体实施方式
下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面以具体地实施例对本发明的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
图1示出了本发明一种优化延迟锁定电路的方法的一个具体实施方式。
在该具体实施方式中，优化延迟锁定电路的方法主要包括，S101，利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号；S102，根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号；S102，利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号。
在本发明的一个具体实施例中，时钟源将产生的初始时钟信号发送给延迟锁定电路，在延迟锁定电路中初始时钟信号同时输送给初始延迟值相同的多个时间度量器和鉴相器，其中初始延迟值相同的多个时间度量器将初始时钟信号进行滞后处理得到初始延迟时钟信号，鉴相器将初始延迟时钟信号和初始时钟信号进行处理得到初始延迟时钟信号和初始时钟信号之间的相位关系并将相位关系传递给多个时间度量器。多个时间度量器根据相位关系对初始延迟时钟信号进行调整得到延迟时钟信号，选择器根据需要的延迟时长从延迟时钟信号中选择得到目标延时时钟信号。
该具体实施例，结构简单，在保证延迟锁定电路的准确性的条件下，能够灵活且方便的得到任意比例时钟周期的延迟。
在图1所示的具体实施方式中优化延迟锁定电路的方法包括S101，利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号。
该具体实施例，为更加清楚的了解初始延迟时钟信号和时钟信号之间的状态关系奠定基础，是后续将初始延迟时钟信号进行调整的基础。
在本发明的一个具体实例中，初始延迟时钟信号与初始时钟信号的相位差小于时钟信号的一个单位时钟周期，即初始延迟时钟信号滞后初始时钟信号的时间小于一个单位时钟周期。
该具体实施例，通过保证延迟时间在一个时钟周期内让延迟锁定电路在时钟第一个下降沿附近开始工作，在保证了延迟锁定电路性能的条件下减少了能量的浪费。
在图1所示的具体实施方式中优化延迟锁定电路的方法包括S102，根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号。
在本发明的一个具体实施例中，利用鉴相器，判断初始时钟信号和初始延迟时钟信号之间的相位关系。鉴相器将接收到的初始时钟信号和初始延迟时钟信号进行对比，并根据初始时钟信号和初始延迟时钟信号之间的相位关系反馈不同的标志到多个时间度量器。多个时间度量模块根据鉴相器反馈的相位关系标志，增加或减少时间度量模块中的初始延迟时钟信号的延迟单位，直至初始延迟时钟信号滞后初始时钟信号一个单位时钟周期，得到初始时钟信号滞后一个单位时钟周期的延迟时钟信号，锁定延迟锁定电路。
该具体实施例，是优化延迟锁定电路的重要步骤，是利用延迟锁定电路较快且准确实现整数分之一时钟信号的基础。
在本发明的一个具体实施例中，S102，根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号还包括，利用鉴相器对初始时钟信号和初始延迟时钟信号之间的相位关系进行判断，并将鉴相器的输出反馈至多个时间度量器。
在本发明的一个具体实例中，当初始延迟时钟信号滞后初始时钟信号小于一个单位时钟周期时，鉴相器向多个时间度量器反馈回相位关系标志10；当初始延迟时钟信号滞后初始时钟信号大于一个单位时钟周期且小于两个单位时钟周期时，鉴相器向多个时间度量器反馈回相位关系标志01；当初始延迟时钟信号滞后时钟信号恰好一个单位时钟周期时，鉴相器向多个时间度量器反馈回相位关系标志00。
该具体实施例，利用鉴相器判断初始延迟时钟信号和初始时钟信号之间相位关系，是多个时间度量器根据初始延迟时钟信号和初始时钟信号之间相位关系调整初始延迟时钟信号的依据。
在本发明的一个具体实例中，S102，根据初始时钟信号和初始延迟时钟信号之间的相位关系，对多个时间度量器的初始延迟值做相同调整，并利用调整后的多个时间度量器得到延迟为完整时钟周期的延迟时钟信号还包括，当初始延迟时钟信号滞后初始时钟信号小于一个时钟周期时，将多个时间度量器的初始延迟值增加相应延迟单位；当初始延迟时钟信号滞后初始时钟信号大于一个时钟周期小于两个时钟周期时，将多个时间度量器的初始延迟值减少相应延迟单位；当初始延迟时钟信号滞后初始时钟信号的等于一个时钟周期时，锁定延迟锁定电路。
在本发明的一个具体实例中，当多个时间度量器接收到鉴相器反馈的相位关系标志位是10时，即初始延迟时钟信号滞后初始时钟信号小于一个单位时钟周期，将多个时间度量器中的所有时间度量模块共同增加一个固定值；当多个时间度量器接收到鉴相器反馈的相位关系标志位是01时，即初始延迟时钟信号滞后初始时钟信号大于一个单位时钟周期小于两个单位时钟周期时，将多个时间度量器中的所有时间度量模块共同减小一个延迟单位；当多个时间度量器接收到鉴相器反馈的相位关系标志位是00时，即初始延迟时钟信号滞后初始时钟信号的等于单位时钟周期时，锁定延迟锁定电路。
该具体实施例，利用初始延迟时钟信号和时钟信号之间的相位关系，实现了初始延迟时钟信号的调整，进一步优化了延迟锁定电路的性能。
在本发明的一个具体实例中，当初始延迟时钟信号滞后初始时钟信号的等于单位时钟周期时，鉴相器处于复位状态且延迟锁定电路处于锁定状态。即就是当多个时间度量器接收到鉴相器反馈的相位关系标志位是00，也就是初始延迟时钟信号滞后初始时钟信号的等于单位时钟周期时，鉴相器处于复位状态且延迟锁定电路处于锁定状态，选择器可以开始在初步延迟时钟信号中选择要输出的完整时钟周期的延迟时钟信号。
该具体实施例，利用时间度量模块实现了精准的时钟信号的延迟。
在图1所示的具体实施方式中，优化延迟锁定电路的方法，还包括S103，利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号。
在本发明的一个具体实施例中，利用选择器，在多个时间度量器中选择至少一个与目标延迟时间相对应的时间度量模块并输出时间度量模块所对应的延迟时钟信号。
该具体实施方式，结构简单，减少了能耗和计算量。
在本发明的一个具体实施例中，S103，利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号还包括，将每个时间度量器的输出输入至选择器，利用选择器选择至少一个时间度量器进行目标延时时钟信号的输出。
该具体实施方式，资源消耗较少，不需要倍频或分频模块，尤其当需要实现奇数分比的时钟周期延迟的时候，可通过秩序配置多个时间度量器即可实现，更加方便快捷。
在本发明的一个具体实施例中，S103，利用多个时间度量器中的至少一个时间度量器得到目标延时时钟信号还包括，当时间度量器的个数为i时，利用选择器选择n个时间度量器进行延迟为
的目标延迟时钟信号的输出；其中其中n为大于0且不大于i的整数，T为完整时钟周期。
该具体实施例，通过配置多个时间度量器方便快捷的实现
的时钟信号的延迟，能够更加快速便捷的实现奇数分比的时钟周期的信号延迟。
图2示出了本发明一种优化延迟锁定电路的装置的具体实施方式。
在该具体实施方式中，优化延迟锁定电路的装置主要包括：用于利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号的模块201；
用于根据所述初始时钟信号和所述初始延迟时钟信号之间的相位关系，对所述多个所述时间度量器的所述初始延迟值做相同调整，并利用调整后的所述多个所述时间度量器得到延迟为完整时钟周期的延迟时钟信号的模块202；
用于利用所述多个所述时间度量器中的至少一个所述时间度量器得到目标延时时钟信号的模块203。
本发明提供的优化延迟锁定电路的装置，可用于执行上述任一实施例描述的优化延迟锁定电路方法，其实现原理和技术效果类似，在此不再赘述。
在本发明的一个具体实施例中，多个时间度量器包括可变延迟线组和时间数字转换器组。
在本发明的一个具体实施例中，如图4当多个时间度量器是可变延迟线组时，即就是时间度量器是可变延迟线，在图5中选择器通过选择可变延迟线组中的可变延迟线输出需要的延迟时钟信号；当多个时间度量器是时间数字转换器组时，时间度量器是单位时间数字转换器，选择器通过选择时间数字转换器输出需要的延迟时钟信号。
该具体实施例，提高了延迟锁定电路的通用性，使其能够应用在更多场景。
在本发明的一个具体实施例中，本发明一种优化延迟锁定电路的装置中各功能模块可直接在硬件中、在由处理器执行的软件模块中或在两者的组合中。
软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储介质中。示范性存储介质耦合到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。
处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)、现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合等。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。在替代方案中，存储介质可与处理器成一体式。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替代方案中，处理器和存储介质可作为离散组件驻留在用户终端中。
图3示出了本发明一种延迟锁定电路的具体实施方式。
在该具体实施方式中，延迟锁定电路主要包括：时间度量器组，用于将初始时钟信号进行延迟得到初始延迟时钟信号，并根据初始时钟信号与初始延迟时钟信号之间的相位关系将时间度量器组的多个初始延迟值相同的时间度量器的初始延迟值进行调整，得到延迟为完整时钟周期的延迟时钟信号；鉴相器，用于将初始延迟时钟信号和初始时钟信号之间进行对比，得到初始延迟时钟信号和初始时钟信号之间的相位关系，并将相位关系传输至时间度量器组；选择器，用于从时间度量器组中选择至少一个时间度量器进行输出得到目标延时时钟信号。
本发明提供的延迟锁定电路，可用于执行上述任一实施例描述的优化延迟锁定电路方法，其实现原理和技术效果类似，在此不再赘述。
在本发明的另一个具体实施方式中，提供一种计算机可读存储介质，其存储有计算机指令，计算机指令被操作以执行方案一中的优化延迟锁定电路的方法。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (9)
1.一种优化延迟锁定电路的方法，其特征在于，包括：
利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号；
根据所述初始时钟信号和所述初始延迟时钟信号之间的相位关系，对所述多个所述时间度量器的所述初始延迟值做相同调整，并利用调整后的所述多个所述时间度量器得到延迟为完整时钟周期的延迟时钟信号；
利用所述多个所述时间度量器中的至少一个所述时间度量器得到目标延时的时钟信号。
2.如权利要求1所述的优化延迟锁定电路的方法，其特征在于，所述根据所述初始时钟信号和所述初始延迟时钟信号之间的相位关系，对所述多个所述时间度量器的所述初始延迟值做相同调整，并利用调整后的所述多个所述时间度量器得到延迟为完整时钟周期的延迟时钟信号的过程包括：
当所述初始延迟时钟信号滞后所述初始时钟信号小于一个时钟周期时，将所述多个所述时间度量器的所述初始延迟值增加相应延迟单位；当所述初始延迟时钟信号滞后所述初始时钟信号大于一个时钟周期小于两个时钟周期时，将所述多个所述时间度量器的所述初始延迟值减少相应延迟单位；当所述初始延迟时钟信号滞后所述初始时钟信号的等于一个时钟周期时，锁定所述延迟锁定电路。
3.如权利要求1所述的优化延迟锁定电路的方法，其特征在于，还包括，利用鉴相器对所述初始时钟信号和所述初始延迟时钟信号之间的相位关系进行判断，并将所述鉴相器的输出反馈至所述多个所述时间度量器。
4.如权利要求1所述的优化延迟锁定电路的方法，其特征在于，所述利用所述多个所述时间度量器中的至少一个所述时间度量器得到目标延时时钟信号的过程包括，
将每个所述时间度量器的输出输入至选择器，利用选择器选择至少一个所述时间度量器进行所述目标延时时钟信号的输出。
5.如权利要求4所述的优化延迟锁定电路的方法，其特征在于，利用选择器选择至少一个所述时间度量器进行所述目标延时时钟信号的输出的过程包括，
当所述时间度量器的个数为i时，利用选择器选择n个所述时间度量器进行延迟为
的所述目标延迟时钟信号的输出；
其中所述其中n为大于0且不大于i的整数，T为所述完整时钟周期。
6.一种优化延迟锁定电路的装置，其特征在于，包括：
用于利用初始延迟值相同的多个时间度量器将输入延迟锁定电路的初始时钟信号进行延迟，得到初始延迟时钟信号的模块；
用于根据所述初始时钟信号和所述初始延迟时钟信号之间的相位关系，对所述多个所述时间度量器的所述初始延迟值做相同调整，并利用调整后的所述多个所述时间度量器得到延迟为完整时钟周期的延迟时钟信号的模块；
用于利用所述多个所述时间度量器中的至少一个所述时间度量器得到目标延时时钟信号的模块。
7.如权利要求6所述的优化延迟锁定电路的装置，其特征在于，
所述多个时间度量器包括可变延迟线组和时间数字转换器组。
8.一种延迟锁定电路，其特征在于，包括：
时间度量器组，用于将初始时钟信号进行延迟得到初始延迟时钟信号，并根据所述初始时钟信号与所述初始延迟时钟信号之间的相位关系将时间度量器组的多个初始延迟值相同的时间度量器的初始延迟值进行调整，得到延迟为完整时钟周期的延迟时钟信号；
鉴相器，用于将所述初始延迟时钟信号和所述初始时钟信号之间进行对比，得到所述初始延迟时钟信号和所述初始时钟信号之间的所述相位关系，并将所述相位关系传输至所述时间度量器组；
选择器，用于从所述时间度量器组中选择至少一个所述时间度量器进行输出得到目标延时时钟信号。
9.一种计算机可读存储介质，其存储有计算机指令，其特征在于，所述计算机指令被操作以执行权利要求1-5中任一项所述的优化延迟锁定电路的方法。
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| Application Number | Priority Date | Filing Date | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210625 |