CN113035824A - 半导体封装件 - Google Patents

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谢政谚
余俊辉
黄炳刚
邱绍玲
王贻樟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体封装件包含第一中介件、第二中介件、第一管芯、第二管芯以及至少一个桥接结构。第一中介件和第二中介件包埋于第一介电密封体。第一管芯安置在第一中介件上方且电连接到第一中介件。第二管芯安置在第二中介件上方且电连接到第二中介件。至少一个桥接结构安置在第一管芯与第二管芯之间。

Description

半导体封装件
技术领域
本发明实施例是涉及半导体封装件及其形成方法。
背景技术
近年来，半导体行业已经由于各种电子器件(例如晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历快速发展。主要来说，最小特征大小的连续减小已经带来集成密度的改进，这允许将更多器件集成到给定区域中。
这些较小的电子器件也需要比先前封装件占用更少区域的较小封装件。有前景的半导体封装件中的一种为用于针对云计算(cloud computing)、数据中心以及超级计算机应用的先进产品的“衬底上晶片上芯片(chip on wafer on substrate，CoWoS)”结构。尽管现有半导体封装件对于其预期目的已大体上足够，但其在所有方面中并不令人完全满意。
发明内容
根据本公开的一些实施例，一种半导体封装件包含第一中介件、第二中介件、第一管芯、第二管芯以及至少一个桥接结构。第一中介件和第二中介件包埋于第一介电密封体。第一管芯安置在第一中介件上方且电连接到第一中介件。第二管芯安置在第二中介件上方且电连接到第二中介件。至少一个桥接结构安置在第一管芯与第二管芯之间。
附图说明
图1A到图1S为根据一些实施例的形成半导体封装件的方法的示意性横截面图。
图2到图5为根据一些实施例的半导体封装件的示意性俯视图。
图6示出根据一些实施例的形成半导体封装件的方法。
图7到图10为根据一些实施例的各种半导体封装件的横截面图。
图11为根据其他实施例的半导体封装件的横截面图。
图12到图13为根据其他实施例的半导体封装件的示意性俯视图。
图14示出根据其他实施例的形成半导体封装件的方法。
图15到图18为根据其他实施例的各种半导体封装件的横截面图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。出于以简化方式传达本公开的目的，下文描述组件和布置的具体实例。当然，这些组件和布置仅为实例且并不希望为限制性的。举例来说，在以下描述中，第二特征在第一特征上方或第一特征上的形成可包含第二特征和第一特征直接接触地形成的实施例，且还可包含额外特征可在第二特征与第一特征之间形成以使得第二特征和第一特征可不直接接触的实施例。另外，相同附图标号和/或字母可用于指本公开的各种实例中的相同或类似部件。附图标号的重复使用是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，本文中可使用例如“在…之下”、“在…下方”、“下部”、“在…上”、“在…上方”、“上覆”、“在…之上”、“上部”以及类似术语的空间相对术语来便于描述如图中所示出的一个元件或特征相对于另一元件或特征的关系。除图中所描绘的定向以外，空间相对术语希望涵盖器件在使用或操作中的不同定向。装置可以其他方式定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
图1A到图1R为根据一些实施例的形成半导体封装件的方法的示意性横截面图。应理解，本公开并不受下文所描述的方法限制。可在方法之前、期间和/或之后提供额外操作，且可针对方法的额外实施例而替换或去除下文所描述的操作中的一些。
尽管相对于方法描述图1A到图1S，但应了解，图1A到图1S中所公开的结构不限于这一方法，而是可单独作为与方法无关的结构。
参考图1A，第一中介件I1和第二中介件I2附接到载体CC1。在一些实施例中，载体CC1包含玻璃载体或合适的载体。在一些实施例中，第一中介件I1通过粘合层AL1附接到载体CC1，且第二中介件I2通过粘合层AL2附接到载体CC1。粘合层AL1和粘合层AL2中的每一者可包含氧化物层、管芯附接带(die attach tape，DAF)或合适的粘着剂。
在一些实施例中，第一中介件I1包含第一衬底S1、第一衬底穿孔TSV1以及第一导电结构CS1。第一衬底S1可包含例如硅、锗的元素半导体，和/或化合物半导体，例如硅锗、碳化硅、镓砷、砷化铟、氮化镓或磷化铟。第一衬底S1可根据需要而经掺杂。第一衬底穿孔TSV1(在一些实例中又称为“第一硅穿孔”)从第一衬底S1的前侧朝着第一衬底S1的背侧延伸。第一衬底穿孔TSV1在这一阶段处可能不穿透第一衬底S1。
在一些实施例中，第一导电结构CS1安置在第一衬底S1的前侧上方。图1A中简单地绘示第一导电结构CS1，且在图1A的左侧上绘示局部放大图。在一些实施例中，第一导电结构CS1包含介电层和包埋于介电层的导电特征。导电特征包含金属线、金属通孔、金属衬垫和/或金属接点。在一些实施例中，每一导电特征包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、类似物或其组合。在一些实施例中，晶种层和/或阻挡层可安置在每一导电特征与相邻聚合物层之间。晶种层可包含Ti/Cu。阻挡层可包含Ta、TaN、Ti、TiN、CoW或其组合。在一些实施例中，每一介电层包含氧化硅、氮化硅、氮氧化硅、SiOC、类似物或其组合。蚀刻终止层可插入在两个相邻介电层之间。可根据需要用聚合物层或绝缘层替换第一导电结构CS1的介电层。在一些实施例中，每一聚合物层包含光敏材料，例如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、类似物或其组合。在一些实施例中，第一导电结构CS1的接近于第一衬底S1的临界尺寸不同于(例如小于)第一导电结构CS1的远离第一衬底S1的临界尺寸。具体地说，第一导电结构CS1的接近于第一衬底S1的金属线ML11(或金属通孔MV11)的宽度不同于(例如小于)第一导电结构CS1的远离第一衬底S1的金属线ML12(或金属通孔MV12)的宽度。在一些实例中，金属通孔MV11和金属通孔MV12被称作第零铜通孔。在一些实施例中，金属通孔MV11和金属通孔MV12为最顶部通孔，且介电层可覆盖金属通孔MV11和金属通孔MV12。
在一些实施例中，第一中介件I1为含有包含在第一导电结构CS1中的至少一个功能器件或集成电路器件的有源中介件。在一些实例中，这种有源中介件被称作“含器件的中介件(device-containing interposer)”。在一些实施例中，功能器件包含有源器件、无源器件或其组合。功能器件包含例如但不限于晶体管、电容器、电阻器、二极管、光电二极管、熔丝器件和/或其他类似组件。在一些实施例中，功能器件包含栅极介电层、栅极电极、源极/漏极区、间隔件以及类似物。
在其他实施例中，第一中介件I1为无源中介件，其用于表示缺少功能器件或集成电路器件。在一些实例中，这种无源中介件被称作“无器件的中介件(device-freeinterposer)”。
在一些实施例中，第二中介件I2包含第二衬底S2、第二衬底穿孔TSV2以及第二导电结构CS2。第二中介件I2的第二衬底S2、第二衬底穿孔TSV2以及第二导电结构CS2可与第一衬底S1、第一衬底穿孔TSV1以及第一导电结构CS1类似，因此这些元件的材料和配置可指第一中介件I1的材料和配置，且本文中并不重复细节。
第二衬底穿孔TSV2(在一些实例中又称为“第二硅穿孔”)从第二衬底S2的前侧朝着第二衬底S2的背侧延伸。第二衬底穿孔TSV2在这一阶段处可能不穿透第二衬底S2。在一些实施例中，第二导电结构CS2安置在第二衬底S2的前侧上方。图1A中简单地绘示第二导电结构CS2，且在图1A的右侧上绘示局部放大图。在一些实施例中，第二导电结构CS2的接近于第二衬底S2的临界尺寸不同于(例如小于)第二导电结构CS2的远离第二衬底S2的临界尺寸。具体地说，第二导电结构CS2的接近于第二衬底S2的金属线ML21(或金属通孔MV21)的宽度不同于(例如小于)第二导电结构CS2的远离第二衬底S2的金属线ML22(或金属通孔MV22)的宽度。
在一些实施例中，第二中介件I2为含有包含在第二导电结构CS2中的至少一个功能器件或集成电路器件的有源中介件。在其他实施例中，第二中介件I2为无源中介件，其用于表示缺少功能器件或集成电路器件。
在一些实施例中，第一中介件I1和第二中介件I2均为有源中介件。在其他实施例中，第一中介件I1和第二中介件I2均为无源中介件。在其他实施例中，第一中介件I1和第二中介件I2中的一个为有源中介件，且第一中介件I1和第二中介件I2中的另一个为无源中介件。此外，第一中介件I1的临界尺寸可根据设计需求而与第二中介件I2的临界尺寸类似或不同。
在一些实施例中，第一中介件I1与第二中介件I2之间的间隙宽度G不超过约150微米。举例来说，第一中介件I1与第二中介件I2之间的间隙宽度G介于约50微米到150微米范围内。可根据工艺需求采用间隙宽度G的其他值或范围。
参考图1B，第一介电密封体E1围绕第一中介件I1和第二中介件I2形成。具体地说，第一介电密封体E1填充第一中介件I1与第二中介件I2之间的间隙，且覆盖第一中介件I1和第二中介件I2的侧壁和顶部。如图1B的放大图中所绘示，第一介电密封体E1覆盖第一导电结构CS1的顶部和第二导电结构CS2的顶部。在一些实施例中，第一介电密封体E1包含模塑化合物、模塑底填充料、树脂或类似物。在一些实施例中，第一介电密封体E1包含聚合物材料，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、类似物或其组合。第一介电密封体E1可通过模塑工艺，随后是固化工艺来形成。
参考图1C，对第一介电密封体E1执行研磨工艺。在一些实施例中，根据研磨工艺，第一介电密封体E1的顶部表面与第一中介件I1和第二中介件I2的顶部表面基本上共面。如图1C的放大图中所绘示，根据研磨工艺，金属通孔MV12和金属通孔MV22的顶部表面暴露。在一些实施例中，研磨工艺可去除金属通孔MV12和金属通孔MV22上方的介电层直到金属通孔MV12和金属通孔MV22暴露为止。
参考图1D，第一重布线层结构RDL1形成在第一介电密封体E1、第一中介件I1以及第二中介件I2上方。在一些实例中，第一重布线层结构RDL1被称作“前侧重布线层结构”。在一些实施例中，第一重布线层结构RDL1电连接到第一中介件I1的第一导电结构CS1和第二中介件I2的第二导电结构CS2。在一些实施例中，第一重布线层结构RDL1包含包埋于聚合物层的重布线层。重布线层包含金属线、金属通孔、金属衬垫和/或金属接点。在一些实施例中，每一重布线层包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、类似物或其组合。在一些实施例中，晶种层和/或阻挡层可安置在每一重布线层与相邻聚合物层之间。晶种层可包含Ti/Cu。阻挡层可包含Ta、TaN、Ti、TiN、CoW或其组合。在一些实施例中，每一聚合物层包含光敏材料，例如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、类似物或其组合。可根据需要用介电层或绝缘层替换第一重布线层结构RDL1的聚合物层。
随后，凸块B1形成在第一重布线层结构RDL1上方且电连接到第一重布线层结构RDL1。在一些实施例中，凸块B1包含焊料凸块，且/或可包含金属柱(例如铜柱)、形成在金属柱上的焊料盖和/或类似物。在一些实例中，凸块B1被称作“微凸块”。凸块B1可通过例如蒸镀、电镀、球滴或丝网印刷等合适的工艺形成。
参考图1E，至少一个第一管芯C1、至少一个第二管芯C2、至少一个第三管芯C3、至少一个第四管芯C4以及至少一个桥接结构(bridge structure)100形成在第一重布线层结构RDL1上且通过凸块B1电连接到所述第一重布线层结构RDL1。
第一管芯C1可包含逻辑管芯、存储器管芯、CPU、GPU、xPU、MEMS管芯、SoC管芯或类似管芯。第一管芯C1可包含各种无源微电子器件和有源微电子器件，例如电阻器、电容器、电感器、熔丝、二极管、P沟道场效应晶体管(P-channel field effect transistor，PFET)、N沟道场效应晶体管(N-channel field effect transistor，NFET)、金属氧化物半导体FET(metal-oxide-semiconductor FET，MOSFET)、互补MOS(complementary MOS，CMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。相邻的第一管芯C1可具有相同或不同的功能。
第二管芯C2可包含逻辑管芯、存储器管芯、CPU、GPU、xPU、MEMS管芯、SoC管芯或类似管芯。第二管芯C2可包含各种无源微电子器件和有源微电子器件，例如电阻器、电容器、电感器、熔丝、二极管、P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。相邻的第二管芯C2可具有相同或不同的功能。
在一些实施例中，第一管芯C1和第二管芯C2具有类似的功能。在其他实施例中，第一管芯C1和第二管芯C2具有不同的功能。此外，根据工艺需求，第一管芯C1的尺寸可与第二管芯C2的尺寸类似或不同。尺寸可以是高度、宽度、大小、俯视图面积或其组合。
第三管芯C3可包含存储器管芯或存储器堆叠，例如高带宽存储器(HighBandwidth Memory，HBM)立方体。存储器堆叠中的存储器芯片可具有相同或不同的高度。
第四管芯C4可包含存储器管芯或存储器堆叠，例如高带宽存储器(HBM)立方体。存储器堆叠中的存储器芯片可具有相同或不同的高度。
此外，根据工艺需求，第三管芯C3的尺寸可与第四管芯C4的尺寸类似或不同。尺寸可以是高度、宽度、大小、俯视图面积或其组合。
桥接结构100形成在第一重布线层结构RDL1上方且形成在第一管芯C1与第二管芯C2之间。在一些实施例中，桥接结构100跨越第一中介件I1与第二中介件I2之间的第一介电密封体E1而形成。在一些实施例中，桥接结构100可放置为使得第一管芯C1、第二管芯C2、第三管芯C3以及第四管芯C4包围桥接结构100。换句话说，桥接结构100、第一管芯C1、第二管芯C2、第三管芯C3以及第四管芯C4位于同一层级处。在一些实施例中，根据俯视图，桥接结构100与第一中介件I1和第二中介件I2中的至少一个部分地交叠。
桥接结构100提供不同中介件、管芯或管芯堆叠之间的电布线。桥接结构100可包含安置在半导体衬底(例如硅衬底)上/中的布线图案。布线图案包含衬底穿孔、线、通孔、衬垫和/或接点。在一些实例中，桥接结构100被称作“连接结构”、“桥接管芯”或“硅桥接件”。
在一些实施例中，桥接结构100不含有源器件(例如晶体管或类似物)和/或无源器件(例如电阻器、电容器、电感器或类似物)。举例来说，桥接结构100可仅包含用于信号传输而不用于其他功能的布线图案。在一些实例中，这种桥接结构100被称作“无器件的管芯”。然而，本公开不限于此。在替代实施例中，桥接结构100可包含用以执行除信号传输以外的功能的有源器件和/或无源器件。
仍然参考图1E，第一底填充料层UF1形成以填充第一重布线层结构RDL1与第一管芯C1、第二管芯C2、第三管芯C3、第四管芯C4以及桥接结构100中的每一者之间的空间，且包围凸块B1。在一些实施例中，第一底填充料层UF1包含模塑化合物(例如环氧树脂)，且使用分配工艺、注入工艺和/或喷射工艺形成。
之后，第二介电密封体E2围绕第一管芯C1、第二管芯C2、第三管芯C3、第四管芯C4以及桥接结构100形成。具体地说，第二介电密封体E2填充邻近管芯之间的以及桥接结构100与相邻管芯之间的间隙，且覆盖第一管芯C1、第二管芯C2、第三管芯C3、第四管芯C4以及桥接结构100的侧壁和顶部。在一些实施例中，第二介电密封体E2包含模塑化合物、模塑底填充料、树脂或类似物。在一些实施例中，第二介电密封体E2包含聚合物材料，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、类似物或其组合。第二介电密封体E2可通过模塑工艺，随后是固化工艺来形成。
参考图1F，载体CC2附接到第二介电密封体E2。在一些实施例中，载体CC2包含玻璃载体或合适的载体。在一些实施例中，载体CC2通过粘合层AL3附接到第二介电密封体E2。粘合层AL3可包含氧化物层、管芯附接带(DAF)或合适的粘着剂。
参考图1G，图1F的结构翻转，且载体CC1从图1F的结构剥离。在一个实施例中，剥离工艺是激光剥离工艺或合适的工艺。
参考图1H，分别从第一中介件I1和第二中介件I2去除粘合层AL1和粘合层AL2。在一些实施例中，去除工艺为蚀刻工艺和/或清洁工艺。在一些实施例中，根据图1H的去除工艺，第一介电密封体E1的表面高于第一中介件I1和第二中介件I2的背侧。
参考图1I，对第一介电密封体E1、第一中介件I1以及第二中介件I2执行研磨工艺。在一些实施例中，通过研磨工艺薄化第一介电密封体E1、第一中介件I1的第一衬底S1以及第二中介件I2的第二衬底S2。在一些实施例中，根据图1I的研磨工艺，第一介电密封体E1的表面与第一中介件I1和第二中介件I2的背侧基本上一样高。
参考图1J，对第一中介件I1和第二中介件I2执行抛光工艺，直到第一衬底穿孔TSV1和第二衬底穿孔TSV2暴露为止。在一些实施例中，通过使用第一衬底穿孔TSV1和第二衬底穿孔TSV2作为抛光终止层来对第一中介件I1的第一衬底S1和第二中介件I2的第二衬底S2执行化学机械抛光(chemical mechanical polishing，CMP)工艺。在一些实施例中，根据图1J的抛光工艺，第一介电密封体E1的表面高于第一中介件I1和第二中介件I2的背侧。
参考图1K，对第一中介件I1的第一衬底S1和第二中介件I2的第二衬底S2执行凹陷工艺，直到第一衬底S1和第二衬底S2的表面相对于第一衬底穿孔TSV1和第二衬底穿孔TSV2的表面凹陷为止。具体地说，第一衬底穿孔TSV1和第二衬底穿孔TSV2的底部部分分别由第一衬底S1和第二衬底S2暴露。在一些实施例中，凹陷工艺包含回蚀工艺或合适的工艺。
之后，绝缘层IL保形地形成在第一中介件I1、第二中介件I2以及第一介电密封体E1上方。在一些实施例中，绝缘层IL包含聚合物材料，例如聚苯并恶唑(PBO)、聚酰亚胺(PI)或类似物。在其他实施例中，绝缘层IL包含无机材料，例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料。
参考图1L，对绝缘层IL和第一介电密封体E1执行研磨工艺和抛光工艺，直到第一衬底穿孔TSV1和第二衬底穿孔TSV2暴露为止。在一些实施例中，对绝缘层IL和第一介电密封体E1执行轮碾工艺，且接着通过使用第一衬底穿孔TSV1和第二衬底穿孔TSV2作为抛光终止层来对所述绝缘层IL和所述第一介电密封体E1执行化学机械抛光(CMP)工艺。在一些实施例中，根据图1L的研磨工艺和抛光工艺，第一介电密封体E1的表面与第一衬底穿孔TSV1的表面、第二衬底穿孔TSV2的表面、第一绝缘层IL1的表面以及第二绝缘层IL2的表面基本上共面。具体地说，第一衬底穿孔TSV1的底部部分由第一绝缘层IL1包围，且第二衬底穿孔TSV2的底部部分由第二绝缘层IL2包围。在一些实施例中，将第一绝缘层IL2视作第一中介件I1的部分，且将第二绝缘层IL2视作第二中介件IL2的部分。
参考图1M，第二重布线层结构RDL2形成在第一介电密封体E1、第一中介件I1以及第二中介件I2上方。在一些实例中，第二重布线层结构RDL2被称作“背侧重布线层结构”。第二重布线层结构RDL2电连接到第一中介件I1的第一衬底穿孔TSV1和第二中介件I2的第二衬底穿孔TSV2。在一些实施例中，第二重布线层结构RDL2包含包埋于聚合物层的重布线层。重布线层包含金属线、金属通孔、金属衬垫和/或金属接点。在一些实施例中，每一重布线层包含Cu、Al、Ti、Ta、W、Ru、Co、Ni、类似物或其组合。在一些实施例中，晶种层和/或阻挡层可安置在每一重布线层与相邻聚合物层之间。晶种层可包含Ti/Cu。阻挡层可包含Ta、TaN、Ti、TiN、CoW或其组合。在一些实施例中，每一聚合物层包含光敏材料，例如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、类似物或其组合。可根据需要用介电层或绝缘层替换第二重布线层结构RDL2的聚合物层。
在一些实施例中，第二重布线层结构RDL2的临界尺寸不同于(例如大于)第一重布线层结构RDL1的临界尺寸。具体地说，第二重布线层结构RDL2的金属线、金属通孔、金属衬垫或金属接点的宽度不同于(例如大于)第一重布线层结构RDL1的金属线、金属通孔、金属衬垫或金属接点的宽度。
参考图1N，聚合物图案PM形成在第二重布线层RDL2上方。在一些实施例中，每一聚合物图案包含光敏材料，例如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)、类似物或其组合。在一些实施例中，聚合物图案PM为多个单独环形图案。
参考图1O，凸块B2形成在第二重布线层结构RDL2上方且电连接到第二重布线层结构RDL2。在一些实施例中，每一凸块B2安置在对应的聚合物图案PM内且与所述对应的聚合物图案PM实体接触。在一些实施例中，凸块B2包含焊料凸块，且/或可包含金属柱(例如铜柱)、形成在金属柱上的焊料盖和/或类似物。在一些实例中，凸块B2被称作“可控塌陷芯片连接(controlled collapse chip connection，C4)凸块”。凸块B2可通过例如蒸镀、电镀、球滴或丝网印刷等合适的工艺形成。
参考图1P，晶片带(wafer tape)T附接到第二重布线层结构RDL2和凸块B2。在一些实施例中，晶片带T包含PVC、聚烯烃、聚乙烯或其他合适的材料。
之后，载体CC2从第二介电密封体E2剥离。在一个实施例中，剥离工艺是激光剥离工艺或合适的工艺。接着从第二介电密封体E2去除粘合层AL3。在一些实施例中，去除工艺为蚀刻工艺和/或清洁工艺。
参考图1Q，图1P的结构翻转，且对第二介电密封体E2执行研磨工艺。在一些实施例中，根据图1Q的研磨工艺，第二介电密封体E2的顶部表面与第一管芯C1、第二管芯C2、第三管芯C3、第四管芯C4以及桥接管芯100的顶部表面基本上共面。
参考图1R，沿着切割线CL对图1Q的结构执行晶片切割工艺，以便切穿第二介电密封体E2、第一重布线层结构RDL1、第一介电密封体E1以及第二重布线层结构RDL2。在晶片切割工艺或单一化工艺之后，相邻的半导体封装件PK彼此分隔开。
参考图1S，板衬底(board substrate)200形成在第二重布线层结构RDL2下方且电连接到第二重布线层结构RDL2。在一些实施例中，板衬底200通过凸块B2结合到第二重布线层结构RDL2。
在一些实施例中，板衬底200包含核心层和核心层的相对侧上的两个堆积层。在一些实施例中，核心层包含预浸料(其含有环氧树脂、树脂和/或玻璃纤维)、聚酰亚胺、光成像介电质(photo image dielectric，PID)、类似物或其组合。在一些实施例中，堆积层包含预浸料(其含有环氧树脂、树脂和/或玻璃纤维)、聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、氮化物(例如氮化硅)、氧化物(例如氧化硅)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、类似物或其组合。核心层的材料可与堆积层的材料不同。在一些实施例中，板衬底200包含导线图案202，所述导线图案202穿透核心层和堆积层以用于在不同中介件、管芯或管芯堆叠之间提供电布线。导线图案202包含线、通孔、衬垫和/或接点。在一些实例中，板衬底200被称作“印刷电路板(printed circuit board，PCB)”。在其他实施例中，可根据需要省略板衬底200的核心层，且这种板衬底200被称作“无核心板衬底”。
之后，第二底填充料层UF2形成以填充第二重布线层结构RDL2与板衬底200之间的空间，且包围凸块B2。在一些实施例中，第二底填充料层UF2包含模塑化合物(例如环氧树脂)，且使用分配工艺、注入工艺和/或喷射工艺形成。
随后，凸块B3形成在板衬底200下方且电连接到板衬底200。在一些实施例中，每一凸块B3电连接到板衬底200的导线图案202。在一些实施例中，凸块B3包含焊料凸块，且/或可包含金属柱(例如铜柱)、形成在金属柱上的焊料盖和/或类似物。在一些实例中，凸块B3被称作“球栅阵列封装(ball grid array，BGA)球”。凸块B3可通过例如蒸镀、电镀、球滴或丝网印刷等合适的工艺形成。在一些实施例中，如此完成本公开的半导体封装件10。
图2为根据一些实施例的半导体封装件的示意性俯视图。为说明的简单和清楚起见，图2的俯视图中仅绘示几个元件。在一些实施例中，图1S为半导体封装件的沿着图2的线I-I的横截面图。
参考图1S和图2，半导体封装件10包含包埋于第一介电密封体E1的第一中介件I1和第二中介件I2。半导体封装件10进一步包含安置在第一中介件I1上方且电连接到第一中介件I1的第一管芯C1以及安置在第二中介件I2上方且电连接到第二中介件I2的第二管芯C2。半导体封装件10进一步包含安置在第一中介件I1和第二中介件I2上方且与第一中介件I1和第二中介件I2部分地交叠的桥接结构100。桥接结构安置在第一管芯C1与第二管芯C2之间。在一些实施例中，半导体封装件10进一步包含安置在第一中介件I1上方且在第一管芯C1旁边的多个第三管芯C3，以及安置在第二中介件I2上方且在第二管芯C2旁边的多个第四管芯C4。在一些实施例中，第三管芯C3处于第一管芯C1的两侧，且第四管芯C4处于第二管芯C2的两侧。在一些实施例中，半导体封装件10进一步包含安置在第一中介件I1和第二中介件I2下方的板衬底200。
对于较大的光掩模版(reticle)尺寸CoWoS工艺，光掩模版上的颗粒将损害良率。在本公开的一些实施例中，中介件设置为具有较小尺寸的小芯片(chiplets)，且半导体管芯设置在中介件上方且通过半导体管芯与下伏的中介件之间的至少一个桥接结构彼此电连接。通过这种方式，可显著地改进生产良率。在一些实施例中，由于本公开的中介件为小芯片，而不是常规的单块中介件，因此本公开的半导体封装件被称为“衬底上扇出型芯片(chip on fan-out on substrate，CoFoS)”结构。
可根据需要修改图2的俯视图配置。下文出于说明的目的提供若干实例，且所述实例并不理解为限制本公开的范围。一般技术人员应了解，半导体封装件的其他俯视图配置是可能的。
在一些实施例中，如图3中所绘示，在一个桥接结构100的一侧处设置四个第一管芯C1，且在相同桥接结构100的另一侧处设置四个第二管芯C2。在一些实施例中，图1S为半导体封装件的沿着图3的线I-I的横截面图。
在一些实施例中，如图4中所绘示，在两个桥接结构100的一侧处设置一个第一管芯C1，且在相同桥接结构100的另一侧处设置一个第二管芯C2。在一些实施例中，图1S为半导体封装件的沿着图4的线I-I的横截面图。
在一些实施例中，如图5中所绘示，在两个桥接结构100的一侧处设置两个第一管芯C1，且在相同桥接结构100的另一侧处设置一个第二管芯C2。在一些实施例中，图1S为半导体封装件的沿着图5的线I-I的横截面图。
鉴于上述情况，可根据工艺需求调整桥接结构的数目和桥接结构的两侧处的半导体管芯的数目。此外，桥接结构的两侧处的半导体管芯(例如第一管芯到第四管芯)的数目可根据工艺需求而相同或不同。在一些实施例中，桥接结构的边缘与相邻半导体管芯的边缘基本上对准，如图2和图3中所绘示。在其他实施例中，桥接结构的边缘不与相邻半导体管芯的边缘对准，如图4和图5中所绘示。举例来说，桥接结构的边缘可相对于相邻半导体管芯的边缘凹陷。替代地，桥接结构的至少一部分可延伸超出相邻半导体管芯的边缘。
图6示出根据一些实施例的形成半导体封装件的方法。尽管方法被说明和/或描述为一系列动作或事件，但应了解，所述方法不限于所说明的次序或动作。因此，在一些实施例中，动作可以与所说明不同的次序进行，且/或可同时进行。此外，在一些实施例中，所说明的动作或事件可细分成多个动作或事件，其可与其他动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些说明的动作或事件，且可包含其他未说明的动作或事件。
在动作302处，设置第一中介件和第二中介件。图1A示出对应于动作302的一些实施例的横截面图。
在动作304处，在第一中介件和第二中介件的第一侧处在第一中介件和第二中介件上方形成第一重布线层结构，其中第一重布线层结构电连接到第一中介件和第二中介件。在一些实施例中，第一侧是第一中介件和第二中介件的前侧。图1B到图1D示出对应于动作304的一些实施例的横截面图。
在动作306处，将第一管芯、第二管芯以及至少一个桥接结构放置在第一重布线层结构上方，其中第一中介件通过第一管芯与第二管芯之间的至少一个桥接结构电连接到第二中介件。图1E示出对应于动作306的一些实施例的横截面图。放置第一管芯、第二管芯以及至少一个桥接结构的顺序不受本公开限制。在一些实施例中，第一管芯对应于第一中介件且电连接到第一中介件，且第二管芯对应于第二中介件且电连接到第二中介件。
在动作308处，将第三管芯和第四管芯放置在第一重布线层结构上方，其中第三管芯对应于第一中介件且电连接到第一中介件，且第四管芯对应于第二中介件且电连接到第二中介件。图1E示出对应于动作308的一些实施例的横截面图。在一些实施例中，第三管芯和第一管芯提供不同功能且位于同一侧处，且第四管芯和第二管芯提供不同功能且位于同一侧处。放置第三管芯和第四管芯的顺序不受本公开限制。此外，动作306和动作308的顺序可根据需要而交换。在一些实施例中，动作308为任选的，且可根据需要而省略。
在310处，在第一中介件和第二中介件的与第一侧相对的第二侧处在第一中介件和第二中介件上方形成第二重布线层结构。在一些实施例中，第二侧是第一中介件和第二中介件的背侧。图1F到图1M示出对应于动作310的一些实施例的横截面图。
在312处，将板衬底结合到第二重布线层结构。图1N到图1S示出对应于动作312的一些实施例的横截面图。
可根据工艺需求修改图1S的半导体封装件。图7到图10为根据替代实施例的各种半导体封装件的横截面图。图7到图10的半导体封装件有利于减小成本和/或减小尺寸。下文详细地描述所述半导体封装件之间的差异，且本文中并不重复类似性。
图7的半导体封装件11与图1S的半导体封装件10类似，且其间的差异在于：图1S的半导体封装件10设置有第一重布线层结构RDL1，但任选地，从图7的半导体封装件11省略第一重布线层结构RDL1。具体地说，在图7的半导体封装件11中，第一管芯C1和第三管芯C3与第一中介件I1实体接触，第二管芯C2和第四管芯C4与第二中介件I2实体接触，且桥接结构100与第一中介件I1和第二中介件I2中的每一者实体接触。在一些实施例中，在第一介电密封体E1和第二介电密封体E2由相同材料制成时，第一介电密封体E1与第二介电密封体E2之间的界面可能为不可见的。在一些实例中，可将第一介电密封体E1和第二介电密封体E2视作单个模塑层。
图8的半导体封装件12与图1S的半导体封装件10类似，且其间的差异在于：图1S的半导体封装件10设置有第二重布线层结构RDL2，但任选地，从图8的半导体封装件12省略第二重布线层结构。具体地说，在图8的半导体封装件12中，凸块B2与第一中介件I1的第一衬底穿孔TSV1和第二中介件I2的第二衬底穿孔TSV2实体接触。
图9的半导体封装件13与图1S的半导体封装件10类似，且其间的差异在于：图1S的半导体封装件10设置有第一重布线层结构RDL1和第二重布线层RDL2，但任选地，从图9的半导体封装件13省略第一重布线层结构RDL1和第二重布线层RDL2。具体地说，在图9的半导体封装件13中，第一管芯C1和第三管芯C3与第一中介件I1实体接触，第二管芯C2和第四管芯C4与第二中介件I2实体接触，且桥接结构100与第一中介件I1和第二中介件I2中的每一者实体接触。此外，在图9的半导体封装件13中，凸块B2与第一中介件I1的第一衬底穿孔TSV1和第二中介件I2的第二衬底穿孔TSV2实体接触。
图10的半导体封装件14与图1S的半导体封装件10类似，且其间的差异在于：图1S的半导体封装件10设置有第一重布线层结构RDL1、凸块B2以及板衬底200，但任选地，从图10的半导体封装件14省略第一重布线层结构RDL1、凸块B2以及板衬底200。具体地说，凸块B3与第二重布线层结构RDL2实体接触。
下文参考图1S、图2到图5以及图7到图10描述本公开的半导体封装件。应理解，本公开不受下文所描述的结构限制。对于结构的额外实施例，可在结构中添加额外特征，且可替换或去除下文所描述的特征中的一些。
在一些实施例中，半导体封装件10/11/12/13/14包含第一中介件I1、第二中介件I2、第一管芯C1、第二管芯C2以及至少一个桥接结构100。第一中介件I1和第二中介件I2包埋于第一介电密封体E1。第一管芯C1安置在第一中介件I1上方且电连接到第一中介件I1。第二管芯C2安置在第二中介件I2上方且电连接到第二中介件I2。至少一个桥接结构100安置在第一管芯C1与第二管芯C2之间。
在一些实施例中，半导体封装件10/11/12/13/14进一步包含包围第一管芯C1和第二管芯C2的第二介电密封体E2。第二介电密封体E2中包含的材料可与第一介电密封体E1中包含的材料相同或不同。
在一些实施例中，半导体封装件10/12进一步包含安置在第一中介件I1与第一管芯C1之间以及第二中介件I2与第二管芯C2之间的第一重布线层结构RDL1。
在一些实施例中，第一管芯C1和第二管芯C2安置在第一中介件I1和第二中介件I2的第一侧(例如前侧)处，且半导体封装件10/11/14进一步包含安置在第一中介件I1和第二中介件I2的与第一侧(例如前侧)相对的第二侧(例如背侧)处的第二重布线层结构RDL2。
在一些实施例中，第一管芯C1和第二管芯C2安置在第一中介件I1和第二中介件I2的第一侧(例如前侧)处，且半导体封装件10/11/12/13进一步包含安置在第一中介件I1和第二中介件I2的与第一侧(例如前侧)相对的第二侧(例如背侧)处的板衬底200。
在一些实施例中，半导体封装件10进一步包含安置在第一中介件I1与第一管芯C1之间以及第二中介件I2与第二管芯C2之间的第一重布线层结构RDL1，以及安置在板衬底200与第一中介件I1和第二中介件I2中的每一者之间的第二重布线层结构RDL2。在一些实施例中，第二重布线层结构RDL2的临界尺寸大于第一重布线层结构RDL1的临界尺寸。
在一些实施例中，半导体封装件进一步包含安置在第一重布线层结构RDL1与第一管芯C1、第二管芯C2以及桥接结构100中的每一者之间的凸块B1。在一些实施例中，半导体封装件进一步包含安置在第二重布线层结构RDL2与板衬底200之间的凸块B2。在一些实施例中，半导体封装件进一步包含安置在板衬底200的与凸块B2相对的侧处的凸块B3。在一些实施例中，凸块B3的尺寸大于凸块B2的尺寸，且凸块B2的尺寸大于凸块B1的尺寸。尺寸可以是高度、宽度、大小、俯视图面积或其组合。
在一些实施例中，如图1S中所绘示，根据工艺需求，可省略位于桥接结构100与下伏的第一介电密封体E1(处于第一中介件与第二中介件之间)之间的区R1中的凸块B1。在一些实施例中，如图1S中所绘示，根据工艺需求，可省略位于板衬底200与上覆的第一介电密封体E1(处于第一中介件与第二中介件之间)之间的区R2中的凸块B2。
在一些实施例(未绘示)中，半导体封装件进一步包含处于与第一中介件I1和第二中介件I2相同层级的介电穿孔(through dielectric via，TDV)。举例来说，介电穿孔穿透第一介电密封体E1，且位于第一中介件I1和第二中介件I2旁边，以用于提供管芯或管芯堆叠之间或管芯与板衬底之间的电布线。介电穿孔可穿透第一中介件I1与第二中介件I2之间的第一介电密封体E1。介电穿孔可穿透第一中介件I1和第二中介件I2的外侧处的第一介电密封体E1。
在一些实施例中，第一中介件I1和第二中介件I2中的每一者为无源中介件。在一些实施例中，第一中介件I1和第二中介件I2中的每一者为有源中介件。在一些实施例中，第一中介件I1与第二中介件I2之间的间隙宽度基本上等于或小于约150微米。
在一些实施例中，第一中介件I1包含第一衬底穿孔TSV1和第一衬底穿孔TSV1上方的第一导电结构CS1，且第一导电结构CS1电连接到第一管芯C1。在一些实施例中，第二中介件I2包含第二衬底穿孔TSV2和第二衬底穿孔TSV2上方的第二导电结构CS2，且第二导电结构CS2电连接到第二管芯C2。
在一些实施例中，第一导电结构CS1的接近于第一管芯C1的临界尺寸大于第一导电结构CS1的远离第一管芯C1的临界尺寸。在一些实施例中，第二导电结构CS2的接近于第二管芯C2的临界尺寸大于第二导电结构CS2的远离第二管芯C2的临界尺寸。
在一些实施例中，半导体封装件10/11/12/13/14进一步包含安置在第一中介件I1上方且在第一管芯C1旁边的第三管芯C3，以及安置在第二中介件I2上方且在第二管芯C2旁边的第四管芯C4。在一些实施例中，第一管芯C1和第二管芯C2为SoC管芯，且第三管芯C3和第四管芯C4为存储器管芯。
在一些实施例中，至少一个桥接结构100为无器件的管芯。在一些实施例中，至少一个桥接结构100与第一中介件I1和第二中介件I2中的每一者部分地交叠。然而，本公开不限于此。在其他实施例(未绘示)中，多个桥接结构100中的至少一个可因空间限制而仅与第一中介件I1和第二中介件I2中的一个部分地交叠。在其他实施例中，多个桥接结构100中的至少一个可与第一中介件I1与第二中介件I2之间的第一介电密封体E1部分地交叠。
在上述实施例中，至少一个桥接结构配置成提供单独中介件之间的电布线，且因此提供单独半导体管芯之间的电布线。然而，本公开不限于此。在其他实施例中，可省略桥接结构，且半导体管芯中的一个提供与桥接结构类似的功能。在一些实例中，这种半导体管芯被称作“含器件的桥接管芯”。
图11为根据其他实施例的半导体封装件的横截面图。图11的结构与图1S的结构类似，因此下文详细地描述其间的差异且本文中并不重复类似性。图11的元件的材料和配置可指前述实施例中描述的类似元件的材料和配置。
图12为根据其他实施例的半导体封装件的示意性俯视图。为说明的简单和清楚起见，图12的俯视图中仅绘示几个元件。在一些实施例中，图11为半导体封装件的沿着图12的线I-I的横截面图。
参考图11和图12，半导体封装件20包含包埋于第一介电密封体E1的第一中介件I1和第二中介件I2。半导体封装件20进一步包含安置在第一中介件I1上方且电连接到第一中介件I1的第一管芯C1以及安置在第二中介件I2上方且电连接到第二中介件I2的第二管芯C2。第一管芯C1和第二管芯C2中的一个(例如在本实例中，第二管芯C2)配置成将第一中介件I1电连接到第二中介件I2。具体地说，第二管芯C2形成在第二中介件I2上方，横向跨越第一中介件I1与第二中介件I2之间的第一介电密封体E1，且延伸到第一中介件I1上。在一些实施例中，半导体封装件20进一步包含安置在第一中介件I1上方且在第一管芯C1旁边的多个第三管芯C3，以及安置在第二中介件I2上方且在第二管芯C2旁边的多个第四管芯C4。在一些实施例中，第三管芯C3处于第一管芯C1的两侧，且第四管芯C4处于第二管芯C2的两侧。在一些实施例中，半导体封装件20进一步包含安置在第一中介件I1和第二中介件I2下方的板衬底200。
在本公开的一些实施例中，中介件设置为具有较小尺寸的小芯片，且半导体管芯设置在中介件上方且通过半导体管芯和下伏中介件中的至少一个彼此电连接。通过这种方式，可显著地改进生产良率。在一些实施例中，由于本公开的中介件为小芯片，而不是常规的单块中介件，因此本公开的半导体封装件被称为“衬底上扇出型芯片(CoFoS)”结构。
可根据需要修改图12的俯视图配置。下文出于说明的目的提供一个修改实例，且所述修改实例并不理解为限制本公开的范围。一般技术人员应了解，半导体封装件的其他俯视图配置是可能的。
在一些实施例中，如图13中所绘示，四个第一管芯C1设置在第一中介件I1上方，且两个第二管芯C2设置在第二中介件I2上方并延伸到第一中介件I1上。在一些实施例中，图11为半导体封装件的沿着图13的线I-I的横截面图。
鉴于上述情况，两个相对侧处的半导体管芯(例如第一管芯到第四管芯)的数目可根据工艺需求而相同或不同。
形成半导体封装件20的方法与形成图1A到图1S中描述的半导体封装件10的方法类似，不同之处在于在图1E的管芯取放操作期间省略桥接结构。具体地说，半导体封装件20的第二管芯C2提供半导体封装件10的桥接结构100的功能。
图14示出根据其他实施例的形成半导体封装件的方法。尽管方法被说明和/或描述为一系列动作或事件，但应了解，所述方法不限于所说明的次序或动作。因此，在一些实施例中，动作可以与所说明不同的次序进行，且/或可同时进行。此外，在一些实施例中，所说明的动作或事件可细分成多个动作或事件，其可与其他动作或子动作在不同时间进行或同时进行。在一些实施例中，可省略一些说明的动作或事件，且可包含其他未说明的动作或事件。
在动作402处，设置第一中介件和第二中介件。
在动作404处，在第一中介件和第二中介件的第一侧处在第一中介件和第二中介件上方形成第一重布线层结构，其中第一重布线层结构电连接到第一中介件和第二中介件。在一些实施例中，第一侧是第一中介件和第二中介件的前侧。
在动作406处，将第一管芯和第二管芯放置在第一重布线层结构上方，其中第一中介件通过第二管芯电连接到第二中介件。放置第一管芯和第二管芯的顺序不受本公开限制。在一些实施例中，第一管芯对应于第一中介件且电连接到第一中介件，且第二管芯对应于第二中介件且电连接到第一中介件和第二中介件。
在动作408处，将第三管芯和第四管芯放置在第一重布线层结构上方，其中第三管芯对应于第一中介件且电连接到第一中介件，且第四管芯对应于第二中介件且电连接到第二中介件。在一些实施例中，第三管芯和第一管芯提供不同功能且位于同一侧处，且第四管芯和第二管芯提供不同功能且位于同一侧处。放置第三管芯和第四管芯的顺序不受本公开限制。此外，动作406和动作408的顺序可根据需要而交换。在一些实施例中，动作408为任选的，且可根据需要而省略。
在动作410处，在第一中介件和第二中介件的与第一侧相对的第二侧处在第一中介件和第二中介件上方形成第二重布线层结构。在一些实施例中，第二侧是第一中介件和第二中介件的背侧。
在动作412处，将板衬底结合到第二重布线层结构。
可根据工艺需求修改图11的半导体封装件。图15到图18为根据替代实施例的各种半导体封装件的横截面图。图15到图18的半导体封装件有利于减小成本和/或减小尺寸。下文详细地描述所述半导体封装件之间的差异，且本文中并不重复类似性。
图15的半导体封装件21与图11的半导体封装件20类似，且其间的差异在于：图11的半导体封装件20设置有第一重布线层结构RDL1，但任选地，从图15的半导体封装件21省略第一重布线层结构RDL1。具体地说，在图15的半导体封装件21中，第一管芯C1和第三管芯C3与第一中介件I1实体接触，第二管芯C2与第一中介件I1和第二中介件I2实体接触，且第四管芯C4与第二中介件I2实体接触。
图16的半导体封装件22与图11的半导体封装件20类似，且其间的差异在于：图11的半导体封装件20设置有第二重布线层结构RDL2，但任选地，从图16的半导体封装件22省略第二重布线层结构RDL2。具体地说，在图16的半导体封装件22中，凸块B2与第一中介件I1的第一衬底穿孔TSV1和第二中介件I2的第二衬底穿孔TSV2实体接触。
图17的半导体封装件23与图11的半导体封装件20类似，且其间的差异在于：图11的半导体封装件20设置有第一重布线层结构RDL1和第二重布线层RDL2，但任选地，从图17的半导体封装件23省略第一重布线层结构RDL1和第二重布线层RDL2。具体地说，在图17的半导体23中，第一管芯C1和第三管芯C3与第一中介件I1实体接触，第二管芯C2与第一中介件I1和第二中介件I2实体接触，且第四管芯C4与第二中介件I2实体接触。此外，在图17的半导体封装件23中，凸块B2与第一中介件I1的第一衬底穿孔TSV1和第二中介件I2的第二衬底穿孔TSV2实体接触。
图18的半导体封装件24与图11的半导体封装件20类似，且其间的差异在于：图11的半导体封装件20设置有第一重布线层结构RDL1、凸块B2以及板衬底200，但任选地，从图18的半导体封装件24省略第一重布线层结构RDL1、凸块B2以及板衬底200。具体地说，凸块B3与第二重布线层结构RDL2实体接触。
下文参考图11到图13以及图15到图18描述本公开的半导体封装件。应理解，本公开不受下文所描述的结构限制。对于结构的额外实施例，可在结构中添加额外特征，且可替换或去除下文所描述的特征中的一些。
在一些实施例中，半导体封装件20/21/22/23包含板衬底200、第一中介件I1、第二中介件I2、第一管芯C1以及第二管芯C2。在一些实施例中，板衬底200包含核心层和核心层的相对侧上的两个堆积层。在其他实施例中，可根据需要省略板衬底200的核心层，且这种板衬底200被称作“无核心板衬底”。第一中介件I1和第二中介件I2安置在板衬底200上方。第一管芯C1安置在第一中介件I1上方。第二管芯C2安置在第二中介件I2上方且延伸到第一中介件I1上。在一些实施例中，第二管芯C2与第一中介件I1和第二中介件I2中的每一者部分地交叠。
在一些实施例中，半导体封装件20/21/22/23/24进一步包含包围第一中介件I1和第二中介件I2的第一介电密封体E1，以及包围第一管芯C1和第二管芯C2的第二介电密封体E2。第二介电密封体E2中包含的材料可与第一介电密封体E1中包含的材料相同或不同。
在一些实施例中，半导体封装件20/22进一步包含安置在第一中介件I1与第一管芯C1之间以及第二中介件I2与第二管芯C2之间的第一重布线层结构RDL1。
在一些实施例中，半导体封装件20/21/24进一步包含安置在板衬底200与第一中介件I1和第二中介件I2中的每一者之间的第二重布线层结构RDL2。
在一些实施例中，第二重布线层结构RDL2的临界尺寸大于第一重布线层结构RDL1的临界尺寸。
在一些实施例中，半导体封装件进一步包含安置在第一重布线层结构RDL1与第一管芯C1和第二管芯C2中的每一者之间的凸块B1。在一些实施例中，半导体封装件进一步包含安置在第二重布线层结构RDL2与板衬底200之间的凸块B2。在一些实施例中，半导体封装件进一步包含安置在板衬底200的与凸块B2相对的侧处的凸块B3。在一些实施例中，凸块B3的尺寸大于凸块B2的尺寸，且凸块B2的尺寸大于凸块B1的尺寸。尺寸可以是高度、宽度、大小、俯视图面积或其组合。
在一些实施例中，如图11中所绘示，根据工艺需求，可省略位于第二管芯C2与下伏的第一介电密封体E1(处于第一中介件与第二中介件之间)之间的区R1中的凸块B1。在一些实施例中，如图11中所绘示，根据工艺需求，可省略位于板衬底200与上覆的第一介电密封体E1(处于第一中介件与第二中介件之间)之间的区R2中的凸块B2。
在一些实施例(未绘示)中，半导体封装件进一步包含处于与第一中介件I1和第二中介件I2相同层级的介电穿孔(TDV)。举例来说，介电穿孔穿透第一介电密封体E1，且位于第一中介件I1和第二中介件I2旁边，以用于提供管芯或管芯堆叠之间或管芯与板衬底之间的电布线。介电穿孔可穿透第一中介件I1与第二中介件I2之间的第一介电密封体E1。介电穿孔可穿透第一中介件I1和第二中介件I2的外侧处的第一介电密封体E1。
在一些实施例中，第一中介件I1和第二中介件I2中的每一者为无源中介件。在一些实施例中，第一中介件I1和第二中介件I2中的每一者为有源中介件。在一些实施例中，第一中介件I1与第二中介件I2之间的间隙宽度基本上等于或小于约150微米。
在一些实施例中，第一中介件I1包含第一衬底穿孔TSV1和第一衬底穿孔TSV1上方的第一导电结构CS1，且第一导电结构CS1电连接到第一管芯C1。在一些实施例中，第二中介件I2包含第二衬底穿孔TSV2和第二衬底穿孔TSV2上方的第二导电结构CS2，且第二导电结构CS2电连接到第二管芯C2。
在一些实施例中，第一导电结构CS1的接近于第一管芯C1的临界尺寸大于第一导电结构CS1的远离第一管芯C1的临界尺寸。在一些实施例中，第二导电结构CS2的接近于第二管芯C2的临界尺寸大于第二导电结构CS2的远离第二管芯C2的临界尺寸。
在一些实施例中，半导体封装件20/21/22/23/24进一步包含安置在第一中介件I1上方且在第一管芯C1旁边的第三管芯C3，以及安置在第二中介件I2上方且在第二管芯C2旁边的第四管芯C4。在一些实施例中，第一管芯C1和第二管芯C2为SoC管芯，且第三管芯C3和第四管芯C4为存储器管芯。
鉴于前述内容，在本公开的一些实施例中，中介件设置为具有较小大小的小芯片，且半导体管芯设置在中介件上方且通过至少一个桥接结构或半导体管芯中的一个彼此电连接。在一些实施例中，本公开的中介件在中介件的取放操作之前经历测试过程，因此本公开的所有中介件均为已知的良好中介件。通过这种方式，可显著地改进生产良率，且可极大地减小生产成本。
本公开涵盖以上实例的许多变化。应理解，不同实施例可具有不同优点，且并非所有实施例必须要求特定优点。
根据本公开的一些实施例，一种半导体封装件包含第一中介件、第二中介件、第一管芯、第二管芯以及至少一个桥接结构。第一中介件和第二中介件包埋于第一介电密封体。第一管芯安置在第一中介件上方且电连接到第一中介件。第二管芯安置在第二中介件上方且电连接到第二中介件。至少一个桥接结构安置在第一管芯与第二管芯之间。
在一些实施例中，进一步包括第一重布线层结构，所述第一重布线层结构安置在所述第一中介件与所述第一管芯之间以及所述第二中介件与所述第二管芯之间。在一些实施例中，所述第一管芯和所述第二管芯安置在所述第一中介件和所述第二中介件的第一侧处，且所述半导体封装件进一步包括安置在所述第一中介件和所述第二中介件的与所述第一侧相对的第二侧处的第二重布线层结构。在一些实施例中，所述第一管芯和所述第二管芯安置在所述第一中介件和所述第二中介件的第一侧处，且所述半导体封装件进一步包括安置在所述第一中介件和所述第二中介件的与所述第一侧相对的第二侧处的板衬底。在一些实施例中，进一步包括：第一重布线层结构，安置在所述第一中介件与所述第一管芯之间以及所述第二中介件与所述第二管芯之间；以及第二重布线层结构，安置在所述板衬底与所述第一中介件和所述第二中介件中的每一者之间。在一些实施例中，所述第二重布线层结构的临界尺寸大于所述第一重布线层结构的临界尺寸。在一些实施例中，所述第一中介件和所述第二中介件中的每一者为无源中介件。在一些实施例中，所述第一中介件和所述第二中介件中的每一者为有源中介件。在一些实施例中，所述第一中介件包括第一衬底穿孔和位于所述第一衬底穿孔上方的第一导电结构，且所述第一导电结构电连接到所述第一管芯，且其中所述第二中介件包括第二衬底穿孔和位于所述第二衬底穿孔上方的第二导电结构，且所述第二导电结构电连接到所述第二管芯。在一些实施例中，所述第一导电结构的接近于所述第一管芯的临界尺寸大于所述第一导电结构的远离所述第一管芯的临界尺寸，且其中所述第二导电结构的接近于所述第二管芯的临界尺寸大于所述第二导电结构的远离所述第二管芯的临界尺寸。在一些实施例中，进一步包括：第三管芯，安置在所述第一中介件上方且在所述第一管芯旁边；以及第四管芯，安置在所述第二中介件上方且在所述第二管芯旁边。在一些实施例中，所述至少一个桥接结构为无器件的管芯。在一些实施例中，所述至少一个桥接结构与所述第一中介件和所述第二中介件中的每一者部分地交叠。
根据本公开的替代实施例，一种形成半导体封装件的方法包含以下操作。设置第一中介件和第二中介件。在第一中介件和第二中介件的第一侧处在第一中介件和第二中介件上方形成第一重布线层结构，其中第一重布线层结构电连接到第一中介件和第二中介件。将第一管芯、第二管芯以及至少一个桥接结构放置在第一重布线层结构上方，其中第一中介件通过第一管芯与第二管芯之间的至少一个桥接结构电连接到第二中介件。在第一中介件和第二中介件的与第一侧相对的第二侧处在第一中介件和第二中介件上方形成第二重布线层结构。将板衬底结合到第二重布线层结构。
在替代实施例中，进一步包括：在所述第一中介件和所述第二中介件的与所述第一侧相对的第二侧处在所述第一中介件和所述第二中介件上方形成第二重布线层结构；以及将板衬底结合到所述第二重布线层结构。
根据本公开的又一替代实施例，一种半导体封装件包含板衬底、第一中介件、第二中介件、第一管芯以及第二管芯。第一中介件和第二中介件安置在板衬底上方。第一管芯安置在第一中介件上方。第二管芯安置在第二中介件上方且延伸到第一中介件上。
在又一替代实施例中，进一步包括：第一重布线层结构，安置在所述第一中介件与所述第一管芯之间以及所述第二中介件与所述第二管芯之间。在又一替代实施例中，进一步包括：第二重布线层结构，安置在所述板衬底与所述第一中介件和所述第二中介件中的每一者之间。在又一替代实施例中，进一步包括：第三管芯，安置在所述第一中介件上方且在所述第一管芯旁边；以及第四管芯，安置在所述第二中介件上方且在所述第二管芯旁边。在又一替代实施例中，进一步包括：第一介电密封体，包围所述第一中介件和所述第二中介件；以及第二介电密封体，包围所述第一管芯和所述第二管芯。
还可包含其他特征和工艺。举例来说，可包含测试结构以辅助对3D封装或3DIC器件的校验测试。测试结构可包含例如形成在重布线层中或衬底上的测试衬垫，所述衬底允许测试3D封装或3DIC、使用探针和/或探针卡以及类似操作。可对中间结构以及最终结构执行校验测试。另外，本文中所公开的结构和方法可以与并有已知良好管芯的中间校验的测试方法结合使用以增加良率并降低成本。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中引入的实施例的相同目的和/或达成相同优势的其他工艺和结构的基础。本领域的技术人员还应认识到，这些等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种半导体封装件，包括：
第一中介件和第二中介件，包埋于第一介电密封体；
第一管芯，安置在所述第一中介件上方且电连接到所述第一中介件；
第二管芯，安置在所述第二中介件上方且电连接到所述第二中介件；以及
至少一个桥接结构，安置在所述第一管芯与所述第二管芯之间。
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