CN112994731B - 微纳应答装置 - Google Patents

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Abstract

本发明公开了一种微纳应答装置，与X频段测控天线相连，包括射频电路和中频处理电路，射频电路与X频段测控天线和中频处理电路相连；射频电路接收X频段上行信号，并将信号一次变频到S频段上行信号发送给射频收发芯片，射频收发芯片将S频段上行信号处理为零中频信号发送给中频处理电路；射频电路接收中频处理电路发送的零中频信号，经过射频收发芯片调制为S频段下行信号，再射频变频到X频段下行信号发送给X频段测控天线；中频处理电路与射频电路相连，接收射频收发芯片发送的零中频上行基带信号，进行信号的捕获、跟踪解调输出遥控PCM码流，接收工程遥测PCM码流，进行伪码调制输出零中频下行基带信号发送给射频电路。

Description

微纳应答装置
技术领域
本发明涉及航天测控产品领域，尤其涉及一种微纳应答装置。
背景技术
应答器是指能够传输信息回复信息的电子模块。近些年，由于射频技术发展迅猛，应答器有了新的说法和含义，又被叫做智能标签或标签。
微纳卫星平台不像大卫星平台一样集合各功能部件，而是将任务、功能、资源统一调度管理的集成系统，是微电子和微机械系统的高度集成体。
现有应答器体积大、功耗高，不利于航天领域的应用。
发明内容
为了克服现有技术存在的不足，本申请提出了一种微纳应答装置，与X频段测控天线相连，所述装置包括射频电路和中频处理电路，所述射频电路与X频段测控天线和中频处理电路相连；
所述射频电路接收X频段上行信号，并将信号一次变频到S频段上行信号发送给射频收发芯片，所述射频收发芯片将所述S频段上行信号处理为零中频信号发送给中频处理电路；
所述射频电路接收中频处理电路发送的零中频信号，经过所述射频收发芯片调制为S频段下行信号，再射频变频到X频段下行信号发送给X频段测控天线；
所述中频处理电路与所述射频电路相连，接收所述射频收发芯片发送的零中频上行基带信号，进行信号的捕获、跟踪解调输出遥控PCM码流，接收工程遥测PCM码流，进行伪码调制输出零中频下行基带信号发送给射频电路。
在一个可能的实现方式中，所述射频电路主要由接收通道、发射通道、本振电路和射频收发集成芯片组成；
所述接收通道包括X下变频、LNA、滤波器；
所述发射通道包括X上变频、PA、滤波器；
所述本振电路包括X接收频综和X发射频综电路，其中，所述本振电路的时钟来自于中频处理电路的时钟。
在一个可能的实现方式中，所述中频处理电路由SRAM型FPGA、反熔丝型FPGA、PROM、422接口电路和时钟电路组成。
在一个可能的实现方式中，所述SRAM型FPGA用于上行基带信号的捕获、跟踪解调处理，下行基带信号的扩频调制。
在一个可能的实现方式中，所述反熔丝型FPGA用于SRAM型FPGA的回读刷新和程序配置，以提高所述SRAM型FPGA在空间环境中的抗单粒子能力。
在一个可能的实现方式中，所述PROM用于存储SRAM型FPGA的配置文件。
在一个可能的实现方式中，所述422接口电路用于422接口信号输出，与外部单机通信。
在一个可能的实现方式中，所述时钟电路用于提供SRAM型FPGA、反熔丝型FPGA、AD9364和所述本振电路提供时钟信号。
在一个可能的实现方式中，所述装置还包括电源电路，所述电源电路与所述射频电路和所述中频处理电路相连，用于提供各元器件相应的二次电源电压。
在一个可能的实现方式中，所述电源电路由TPS62133、ADP5050、ADP1755和XRP6272芯片组成。
由于上述技术方案的运用，本发明与现有技术相比具有下列有益效果：本发明具有很好的通用性和良好的可移植性。本发明实现了面向商业航天的X频段微纳应答装置的小型化、数字化、芯片化，可以满足不同商业航天型号的测控任务需求，缩短开发周期，降低开发成本，提高开发效率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
下面结合附图对本发明的实施方式作进一步说明：
图1为本发明实施例提供的微纳应答装置的结构框图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
以下结合附图对本发明做进一步详细阐述。
图1为本发明的原理组成框图。包括电源电路、射频电路、中频处理电路三部分。
电源电路主要由TPS62133、ADP5050、ADP1755和XRP6272芯片组成，主要为射频电路和中频处理电路提供所需要的各类二次电源电压，包括5V，3.3V，1.8V，2.5V和1.2V；
射频电路主要由接收通道、发射通道、本振电路和射频收发集成芯片AD9364组成，主要是把接收到的X频段上行信号一次变频到S频段上行信号发送给射频收发集成芯片AD9364，经AD9364处理为零中频信号发送给中频处理电路；同时接收中频处理电路发送的零中频信号，经过AD9364调制为S频段下行信号，再射频变频到X频段下行信号发送给X频段测控天线；其中接收通道主要由X下变频、LNA、滤波器组成；发射通道主要由X上变频、PA、滤波器组成；本振电路主要由X接收频综和X发射频综电路组成，其中本振电路的时钟来自于中频处理电路的时钟。
中频处理电路主要由SRAM型FPGA、反熔丝型FPGA、PROM、422接口电路和时钟电路组成；主要是把接收到的AD9364发送的零中频上行基带信号，进行信号的捕获、跟踪解调输出遥控PCM码流，同时，接收工程遥测PCM码流，进行伪码调制输出零中频下行基带信号发送给射频电路；其中SRAM型FPGA选用XQ4VSX55-10FF1148M，主要用于上行基带信号的捕获、跟踪解调处理，下行基带信号的扩频调制等信号处理；反熔丝型FPGA选用A54SX32A-CQ84，主要用于SRAM型FPGA的回读刷新和程序配置，为了提高SRAM型FPGA在空间环境中的抗单粒子功能；PROM选用两片XQ17V16CC44M，主要用于存储SRAM型FPGA的配置文件；422接口电路选用DS26LV31TM和DS26LV32ATM，主要用于422接口信号输出，与外部单机通信；时钟电路选用了ZC29系列的晶振和LMK00105SQE芯片，用于提供SRAM型FPGA、反熔丝型FPGA、AD9364和本振电路提供时钟信号。
本文中应用了具体个例对发明构思进行了详细阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离该发明构思的前提下，所做的任何显而易见的修改、等同替换或其他改进，均应包含在本发明的保护范围之内。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (3)

1.一种微纳应答装置，与X频段测控天线相连，其特征在于，所述装置包括射频电路和中频处理电路，所述射频电路与X频段测控天线和中频处理电路相连；
所述射频电路接收X频段上行信号，并将信号一次变频到S频段上行信号发送给射频收发芯片，所述射频收发芯片将所述S频段上行信号处理为零中频信号发送给中频处理电路；
所述射频电路接收中频处理电路发送的零中频信号，经过所述射频收发芯片调制为S频段下行信号，再射频变频到X频段下行信号发送给X频段测控天线；
所述中频处理电路与所述射频电路相连，接收所述射频收发芯片发送的零中频上行基带信号，进行信号的捕获、跟踪解调输出遥控PCM码流，接收工程遥测PCM码流，进行伪码调制输出零中频下行基带信号发送给射频电路；
其中，所述射频电路主要由接收通道、发射通道、本振电路和射频收发集成芯片组成；
所述接收通道包括X下变频、LNA、滤波器；
所述发射通道包括X上变频、PA、滤波器；
所述本振电路包括X接收频综和X发射频综电路，其中，所述本振电路的时钟来自于中频处理电路的时钟；
所述中频处理电路由SRAM型FPGA、反熔丝型FPGA、PROM、422接口电路和时钟电路组成；
所述SRAM型FPGA用于上行基带信号的捕获、跟踪解调处理，下行基带信号的扩频调制；
所述反熔丝型FPGA用于SRAM型FPGA的回读刷新和程序配置，以提高所述SRAM型FPGA在空间环境中的抗单粒子能力；
所述PROM用于存储SRAM型FPGA的配置文件；
所述422接口电路用于422接口信号输出，与外部单机通信；
所述时钟电路用于提供SRAM型FPGA、反熔丝型FPGA、AD9364和本振电路提供时钟信号。
2.根据权利要求1所述的微纳应答装置，其特征在于，所述装置还包括电源电路，所述电源电路与所述射频电路和所述中频处理电路相连，用于提供各元器件相应的二次电源电压。
3.根据权利要求2所述的微纳应答装置，其特征在于，所述电源电路由TPS62133、ADP5050、ADP1755和XRP6272芯片组成。
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