CN112992673B - 制备半导体的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 135
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000009832 plasma treatment Methods 0.000 claims abstract description 6
- 239000007788 liquid Substances 0.000 claims description 6
- 238000005566 electron beam evaporation Methods 0.000 claims description 5
- 238000007747 plating Methods 0.000 claims description 4
- 238000004528 spin coating Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 238000001883 metal evaporation Methods 0.000 abstract description 3
- 238000002360 preparation method Methods 0.000 abstract description 3
- 210000001624 hip Anatomy 0.000 abstract 2
- 238000010894 electron beam technology Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
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- General Physics & Mathematics (AREA)
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Abstract
本发明提供了一种制备半导体的方法，涉及半导体结构制备技术领域，包括：在基板的上表面形成正性光刻胶层；利用第一掩模结构对正性光刻胶层进行曝光，在正性光刻胶层的曝光区域形成多个间隔的第一倒梯形结构，相邻两个第一倒梯形结构之间的非曝光区域形成第一正梯形结构；在正性光刻胶层上方形成负性光刻胶层；利用第二掩模结构对负性光刻胶层进行曝光，在负性光刻胶层的曝光区域形成第二倒梯形结构；对正性光刻胶层和负性光刻胶层显影，在基板上形成多个由第一正梯形结构和第二倒梯形结构堆叠而成的光刻胶柱；对基板的上表面一侧进行电子束蒸镀金属；沿第二倒梯形结构的两条腰的倾斜方向分别对第一正梯形结构同侧的两条腰进行等离子体处理。
Description
技术领域
本发明涉及半导体结构制备技术领域，尤其是涉及一种制备半导体的方法。
背景技术
制备半导体结构的过程中，为了在基板上形成间隔的金属层，通常会在基板上方制备多个间隔的光刻胶柱，然后再向基板上沉淀金属材料，将光刻胶柱去除后便可以形成间隔的金属层了。
现有技术中，蒸镀金属材料后，光刻胶柱侧壁容易与金属层连在一起，在去除光刻胶柱时，与光刻胶柱侧壁粘连的金属也一同被带走，使留下的金属层出现金属毛刺，既影响美观又影响产品良率。
发明内容
本发明的目的在于提供一种制备半导体的方法，以缓解现有的半导体制备过程中其上的金属层侧边出现毛刺的技术问题。
本发明实施例提供的一种制备半导体的方法，包括步骤：
S1.在基板的上表面形成正性光刻胶层；
S2.在基板的上表面一侧，利用第一掩模结构对正性光刻胶层进行曝光，从而在正性光刻胶层的曝光区域形成多个间隔的第一倒梯形结构，相邻两个第一倒梯形结构之间的非曝光区域形成第一正梯形结构，其中，所述第一倒梯形结构的上底位于所述基板的上表面，所述第一正梯形结构的下底位于所述基板的上表面；
S3.在所述正性光刻胶层上方形成负性光刻胶层；
S4.在基板的上表面一侧，利用第二掩模结构对负性光刻胶层进行曝光，从而在负性光刻胶层的曝光区域形成第二倒梯形结构，其中，所述第二倒梯形结构的上底与第一正梯形结构的上底对齐连接；
S5.对正性光刻胶层和负性光刻胶层进行显影，从而在基板上形成多个由第一正梯形结构和第二倒梯形结构堆叠而成的光刻胶柱；
S6.自上而下，对基板的上表面一侧进行电子束蒸镀金属；
S7. 沿所述第二倒梯形结构的一侧的腰的倾斜方向对第一正梯形结构的同侧的腰进行等离子体处理；沿所述第二倒梯形结构的另一侧的腰的倾斜方向对第一正梯形结构的同侧的腰进行等离子体处理；
S8.剔除光刻胶柱。
进一步的，所述基板为硅基板或者III-V族半导体材料基板。
进一步的，所述第一掩模结构上的通光区域与第二掩模结构的遮光区域的尺寸和位置相同，所述第一掩模结构上的遮光区域与第二掩模结构的通光区域的尺寸和位置相同，以使所述第二倒梯形结构的上底与第一正梯形结构的上底的尺寸相等。
进一步的，所述步骤S1和步骤S3中，通过旋涂和烘烤操作形成正性光刻胶层和负性光刻胶层。
进一步的，所述正性光刻胶层和负性光刻胶层的厚度相同。
进一步的，所述步骤S5具体为：
利用不同的显影液分别对正性光刻胶层和负性光刻胶层进行显影，向相邻的光刻胶柱之间添加显影液，且至少更换一次相邻的光刻胶柱之间的显影液，从而在基板上形成多个由第一正梯形结构和第二倒梯形结构层叠而成的光刻胶柱。
进一步的，所述步骤S5中，所述至少更换一次相邻的光刻胶柱之间的显影液的步骤中，前后相邻两次添加显影液的操作中，后一次添加后的相邻的光刻胶柱之间的显影液的液面低于前一次添加后的相邻的光刻胶柱之间显影液的液面。
进一步的，所述步骤S2和步骤S4中曝光所使用的光源的能量分布情况为：自中间向两侧方向，光源能量逐渐降低。
进一步的，包括在步骤S6之前进行的，对基板进行清洗，减少基板上残留的光阻材料。
进一步的，所述第一正梯形结构的腰与其下底之间夹角均在50°-70°之间；所述第二倒梯形结构的腰与其下底之间夹角均在50°-70°之间。
本发明实施例提供的制备半导体的方法包括步骤：首先，在基板的上表面形成正性光刻胶层；然后，在基板的上表面一侧，利用第一掩模结构对正性光刻胶层进行曝光，从而在正性光刻胶层的曝光区域形成多个间隔的第一倒梯形结构，相邻两个第一倒梯形结构之间的非曝光区域形成第一正梯形结构，其中，所述第一倒梯形结构的上底位于所述基板的上表面，所述第一正梯形结构的下底位于所述基板的上表面，第一正梯形结构下宽上窄，结构稳定，不易坍塌；进一步，在所述正性光刻胶层上方形成负性光刻胶层；然后，在基板的上表面一侧，利用第二掩模结构对负性光刻胶层进行曝光，从而在负性光刻胶层的曝光区域形成第二倒梯形结构，其中，所述第二倒梯形结构的上底与第一正梯形结构的上底对齐连接；然后，对正性光刻胶层和负性光刻胶层进行显影，从而在基板上形成多个由第一正梯形结构和第二倒梯形结构堆叠而成的光刻胶柱，通过两次曝光可以相对容易地形成高度较高的光刻胶柱，光刻胶柱具有较长的侧边，从而方便加工出梯形的光刻胶柱的倾斜的腰，缓解光刻胶柱厚度难以提高，光刻胶柱内存在空洞，光刻胶柱内颗粒缺陷多等问题，大大提高了光刻胶柱质量；然后，自上而下，对基板的上表面一侧进行电子束蒸镀金属，从而在基板上表面和光刻胶柱顶面形成金属层；然后，沿所述第二倒梯形结构的一侧的腰的倾斜方向对第一正梯形结构的同侧的腰进行等离子体处理；沿所述第二倒梯形结构的另一侧的腰的倾斜方向对第一正梯形结构的同侧的腰进行等离子体处理，覆盖在光刻胶柱顶面的金属层可以对光刻胶柱起到保护作用，以倾斜的角度对光刻胶柱的两侧进行等离子体刻蚀可以将光刻胶柱修饰成上宽下窄的倒梯形状，增大了基板上金属层与光刻胶柱之间的间隙距离，在剔除光刻胶柱时，不会对金属层造成影响，形成的金属层的边沿也不会具有毛刺，提高了产品的良率。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的制备半导体的方法中步骤S2的示意图；
图2为本发明实施例提供的制备半导体的方法中步骤S4的示意图；
图3为本发明实施例提供的制备半导体的方法中步骤S5的示意图；
图4为本发明实施例提供的制备半导体的方法中步骤S6的示意图；
图5为本发明实施例提供的制备半导体的方法中步骤S7的示意图。
图标：1-正性光刻胶层；11-第一正梯形结构；12-第一倒梯形结构；21-第一掩模结构；22-第二掩模结构；3-负性光刻胶层；31-第二倒梯形结构；4-基板；5-金属层。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，如出现术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本发明实施例提供的制备半导体的方法包括步骤：
S1.在基板4的上表面形成正性光刻胶层1。
提供一基板4，所述基板4可以为硅基板或者III-V族半导体材料基板。可以采用旋涂工艺在基板4的上表面旋涂一定厚度的正光刻胶，然后经过烘烤形成正性光刻胶层1。
S2.在基板4的上表面一侧，利用第一掩模结构21对正性光刻胶层1进行曝光，从而在正性光刻胶层1的曝光区域形成多个间隔的第一倒梯形结构12，相邻两个第一倒梯形结构12之间的非曝光区域形成第一正梯形结构11，其中，所述第一倒梯形结构12的上底位于所述基板4的上表面，所述第一正梯形结构11的下底位于所述基板4的上表面。
如图1所示，在基板4的上表面一侧，使用第一掩模结构21对正光阻层进行曝光，其中，第一掩模结构21包括多个间隔相等的且贯穿第一掩模结构21上下表面的通孔。曝光时，控制曝光的能量，曝光的区域形成第一倒梯形结构12，剩余没有曝光的区域形成第一正梯形结构11，剩余没有曝光的区域为显影时保留的区域。为了使光刻胶曝光量穿透整个正性光刻胶层1，并且，光源的能量自中间向两边方向，光源能量逐渐降低，中间的能量较高，穿透的深度较深；两边的能量的较低，穿透的深度较浅，因此，可以在曝光区域形成第一倒梯形结构12。并且，形成的第一倒梯形结构12的腰与下底之间的夹角的范围可以为50°-70°，第一正梯形结构11的腰与下底之间的夹角的范围可以为50°-70°。
S3.在所述正性光刻胶层1上方形成负性光刻胶层3。
可以采用旋涂工艺在正性光刻胶层1的上表面旋涂一定厚度的负光刻胶，然后经过烘烤形成负性光刻胶层3。其中，正性光刻胶层1和负性光刻胶层3的厚度可以相同，方便控制光刻胶柱的高度。
S4.在基板4的上表面一侧，利用第二掩模结构22对负性光刻胶层3进行曝光，从而在负性光刻胶层3的曝光区域形成第二倒梯形结构31，其中，所述第二倒梯形结构31的上底与第一正梯形结构11的上底对齐连接。
如图2所示，然后，可以使用与第一次曝光相同的光源，以及与第一掩模结构21互补的第二掩模结构22，对负性光刻胶层3进行曝光。其中，所述第一掩模结构21上的通光区域与第二掩模结构22的遮光区域的尺寸和位置相同，所述第一掩模结构21上的遮光区域与第二掩模结构22的通光区域的尺寸和位置相同。曝光时使用的光源也是中间能量大，两侧能量小的光源，这样可以使曝光区域的最上方形成宽度较大的区域，并且与下方曝光区域相对应。通过互补的第一掩模结构21与第二掩模结构22形成的第二倒梯形结构31的上底与第一正梯形结构11的上底的尺寸相等，第一正梯形结构11和第二倒梯形结构31呈对称结构，方便后续加工时参数的设定。
在步骤S1中选择正性光刻胶层，而步骤S3中选择负性光刻胶层可以使曝光的方向始终为自上而下，加工时，无需调整曝光机构和基板4之间的相对位置，加工流程简单。
S5.对正性光刻胶层1和负性光刻胶层3进行显影，从而在基板4上形成多个由第一正梯形结构11和第二倒梯形结构31堆叠而成的光刻胶柱。
如图3所示，采用不同的显影液分别对正性光刻胶层1和负性光刻胶层3进行显影处理，处理过程中，可以采用逐步多次添加显影液的方式进行显影处理。如果只是单次加入显影液进行显影，会随着显影时间的延长，后续显影的效果会比较慢，且显影的效果不好，在底部会有残留的光刻胶。因此，显影处理时，分多次加入显影液，这样可以提高显影液的显影效果，也能够加快显影速率。
进一步的，前后相邻两次添加显影液的操作中，后一次添加后的相邻的光刻胶柱之间的显影液的液面低于前一次添加后的相邻的光刻胶柱之间显影液的液面。首次加入适量的显影液，显影液与光刻胶反应，显影液反应后其中的有效成分减少，一段时间后，将反应后的显影液去除，然后添加新的显影液，以此类推。多次添加显影液的操作中，每次显影液的添加量逐渐减少，滴入量的调整可以通过调节滴液的时间来实现。可以利用显影液持续对正性光刻胶层1的曝光的光刻胶的底部进行腐蚀，用量逐渐减少，可以避免显影液的浪费。由于多次加入显影液，且第一正梯形结构11的底部持续的处于显影液内，显影液对保留下来的正性光刻胶层1的非曝光的光刻胶的底部也会有一定的侵蚀，导致第一正梯形结构11的下底角处形成向中心方向凹陷的凹陷结构，第一正梯形结构11的底部宽度降低，进一步增加了后续金属层5与光刻胶柱之间的间距，降低了光刻胶柱剥离时对金属层5的损害。
S6.自上而下，对基板4的上表面一侧进行电子束蒸镀金属。
如图4所示，自上而下，对基板4的上表面一侧进行电子束蒸镀金属，金属材料可以覆盖在光刻胶柱的顶面和基板4上相邻两个光刻胶柱的顶面之间的区域。
在蒸镀金属前可以先对基板4表面进行清洗，去除基板4表面上的光阻材料，避免蒸镀金属后，金属内部含有光阻材料，导致金属层5表面出现毛刺。
S7. 沿所述第二倒梯形结构31的一侧的腰的倾斜方向对第一正梯形结构11的同侧的腰进行等离子体处理；沿所述第二倒梯形结构31的另一侧的腰的倾斜方向对第一正梯形结构11的同侧的腰进行等离子体处理；S8.剔除光刻胶柱。
如图5所示，覆盖在光刻胶柱顶面的金属层5可以对光刻胶柱起到保护作用，沿所述第二倒梯形结构31的左侧的腰的倾斜方向对第一正梯形结构11的左侧的腰进行等离子体处理，然后，沿所述第二倒梯形结构31的右侧的腰的倾斜方向对第一正梯形结构11的右侧的腰进行等离子体处理，可以将光刻胶柱修饰成上宽下窄的倒梯形状，增大了基板4上金属层5与光刻胶柱之间的间隙距离，在剔除光刻胶柱时，不会对金属层5造成影响，形成的金属层5的边沿也不会具有毛刺，提高了产品的良率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种制备半导体的方法，其特征在于，包括步骤：
S1.在基板（4）的上表面形成正性光刻胶层（1）；
S2.在基板（4）的上表面一侧，利用第一掩模结构（21）对正性光刻胶层（1）进行曝光，从而在正性光刻胶层（1）的曝光区域形成多个间隔的第一倒梯形结构（12），相邻两个第一倒梯形结构（12）之间的非曝光区域形成第一正梯形结构（11），其中，所述第一倒梯形结构（12）的上底位于所述基板（4）的上表面，所述第一正梯形结构（11）的下底位于所述基板（4）的上表面；
S3.在所述正性光刻胶层（1）上方形成负性光刻胶层（3）；
S4.在基板（4）的上表面一侧，利用第二掩模结构（22）对负性光刻胶层（3）进行曝光，从而在负性光刻胶层（3）的曝光区域形成第二倒梯形结构（31），其中，所述第二倒梯形结构（31）的上底与第一正梯形结构（11）的上底对齐连接，且所述第二倒梯形结构（31）的上底比所述第二倒梯形结构（31）的下底短；
S5.对正性光刻胶层（1）和负性光刻胶层（3）进行显影，从而在基板（4）上形成多个由第一正梯形结构（11）和第二倒梯形结构（31）堆叠而成的光刻胶柱；
S6.自上而下，对基板（4）的上表面一侧进行电子束蒸镀金属；
S7.沿所述第二倒梯形结构（31）的一侧的腰的倾斜方向对第一正梯形结构（11）的同侧的腰进行等离子体处理；沿所述第二倒梯形结构（31）的另一侧的腰的倾斜方向对第一正梯形结构（11）的同侧的腰进行等离子体处理；
S8.剔除光刻胶柱；
所述第一掩模结构（21）上的通光区域与第二掩模结构（22）的遮光区域的尺寸和位置相同，所述第一掩模结构（21）上的遮光区域与第二掩模结构（22）的通光区域的尺寸和位置相同，以使所述第二倒梯形结构（31）的上底与第一正梯形结构（11）的上底的尺寸相等。
2.根据权利要求1所述的制备半导体的方法，其特征在于，所述基板（4）为硅基板或者III-V族半导体材料基板。
3.根据权利要求1所述的制备半导体的方法，其特征在于，所述步骤S1和步骤S3中，通过旋涂和烘烤操作形成正性光刻胶层（1）和负性光刻胶层（3）。
4.根据权利要求3所述的制备半导体的方法，其特征在于，所述正性光刻胶层（1）和负性光刻胶层（3）的厚度相同。
5.根据权利要求1所述的制备半导体的方法，其特征在于，所述步骤S5具体为：
利用不同的显影液分别对正性光刻胶层（1）和负性光刻胶层（3）进行显影，向相邻的光刻胶柱之间添加显影液，且至少更换一次相邻的光刻胶柱之间的显影液，从而在基板（4）上形成多个由第一正梯形结构（11）和第二倒梯形结构（31）层叠而成的光刻胶柱。
6.根据权利要求5所述的制备半导体的方法，其特征在于，所述步骤S5中，所述至少更换一次相邻的光刻胶柱之间的显影液的步骤中，前后相邻两次添加显影液的操作中，后一次添加后的相邻的光刻胶柱之间的显影液的液面低于前一次添加后的相邻的光刻胶柱之间显影液的液面。
7.根据权利要求1所述的制备半导体的方法，其特征在于，所述步骤S2和步骤S4中曝光所使用的光源的能量分布情况为：自中间向两侧方向，光源能量逐渐降低。
8.根据权利要求1所述的制备半导体的方法，其特征在于，包括在步骤S6之前进行的，对基板（4）进行清洗，减少基板（4）上残留的光阻材料。
9.根据权利要求1所述的制备半导体的方法，其特征在于，所述第一正梯形结构（11）的腰与其下底之间夹角均在50°-70°之间；所述第二倒梯形结构（31）的腰与其下底之间夹角均在50°-70°之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110503294.XA CN112992673B (zh) | 2021-05-10 | 2021-05-10 | 制备半导体的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110503294.XA CN112992673B (zh) | 2021-05-10 | 2021-05-10 | 制备半导体的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112992673A CN112992673A (zh) | 2021-06-18 |
| CN112992673B true CN112992673B (zh) | 2021-08-06 |
Family
ID=76337389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110503294.XA Active CN112992673B (zh) | 2021-05-10 | 2021-05-10 | 制备半导体的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112992673B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116054770B (zh) * | 2023-03-30 | 2023-07-04 | 北京中科飞鸿科技股份有限公司 | 剥离工艺制备叉指电极的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267843A (ja) * | 1993-03-10 | 1994-09-22 | Hitachi Ltd | パターン形成方法 |
| CN103196867B (zh) * | 2013-04-01 | 2015-09-09 | 中山大学 | 局域等离子体谐振折射率传感器及其制造方法 |
| CN105575892B (zh) * | 2015-12-17 | 2018-04-03 | 武汉高芯科技有限公司 | 一种红外探测器铟柱的工艺方法 |
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| CN112992673A (zh) | 2021-06-18 |
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