CN112947668A - 具有高阶温度补偿的带隙基准电压生成电路 - Google Patents

Abstract

本申请涉及集成电路技术领域，提供一种具有高阶温度补偿的带隙基准电压生成电路，该电路包括第一电流源、第二电流源和加法器，所述第一电流源与温度线性相关，其相关系数为α₁，所述第一电流源通过第一电阻生成第一电压，所述第二电流源包括与温度二阶相关的电流项，其相关系数为β，所述第二电流源通过第一双极型晶体管生成第二电压，所述加法器根据所述第一电压和第二电压生成与温度无关的带隙基准电压。本发明可以得到温度不敏感的带隙基准电压。

Description

具有高阶温度补偿的带隙基准电压生成电路

技术领域

本申请涉及一种集成电路技术领域，更涉及一种具有高阶温度补偿的带隙基准电压生成电路。

背景技术

许多电子电路，例如模数转换器、数模转换器和DC-DC转换器，都需要稳定且准确的参考电压才能有效运行。

参考图1所示，生成对温度不敏感的参考电压的常规方法是将具有负温度系数的双极型晶体管（BJT）的基极-发射极电压（V_BE）和具有正温度系数的αΔV_BE相加。

这样生成的参考压通常称为带隙基准电压（Bandgap Reference Voltage，BGR）V_BG。通过调整系数α（

），可以使得V_BG对温度不敏感，并形成图2中具有钟形的温度曲线。从图2中可以看出，V_BG仍然具有温度依赖性，这对于要求非常高的精度的应用是不可接受的，例如高分辨率（>16位）ADC。

发明内容

本申请的目的在于提供一种具有高阶温度补偿的带隙基准电压生成电路，得到温度不敏感的带隙基准电压。

本申请公开了一种具有高阶温度补偿的带隙基准电压生成电路，包括：

第一电流源，所述第一电流源与温度线性相关，其相关系数为α₁，所述第一电流源通过第一电阻生成第一电压；

第二电流源，所述第二电流源包括与温度二阶相关的电流项，其相关系数为β，所述第二电流源通过第一双极型晶体管生成第二电压；

加法器，所述加法器根据所述第一电压和第二电压生成与温度无关的带隙基准电压。

在一个优选例中，所述第二电流源还包括与温度线性相关的电流项和与温度无关的电流项，该与温度线性相关的电流项的相关系数为α₄，所述与温度线性相关的电流项和与温度无关的电流项分别与所述与温度二阶相关的电流项并联连接，所述与温度线性相关的电流项、与温度无关的电流项及与温度二阶相关的电流项叠加形成所述第二电流源。

在一个优选例中，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一至第五NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第三NMOS晶体管的漏极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接所述电源端，发射极连接所述第五电流源和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的漏极；

所述第三NMOS晶体管的源极连接地端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的漏极连接第七电流源，源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

在一个优选例中，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第五电流源，第一NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度无关；

所述第三双极型晶体管的集电极连接所述第三电流源，发射极连接所述第二双极型晶体管的集电极，基极连接所述第四双极型晶体管的基极；

所述第四双极型晶体管的集电极连接所述电源端，发射极连接所述第五电流源和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第一NMOS晶体管的栅极和漏极连接第五电流源，源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₄，所述比例系数K，及所述第四电流源的大小获得所述与温度无关的带隙基准电压。

在一个优选例中，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一至第八NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第三NMOS晶体管的漏极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接所述第五电源端和所述第六NMOS晶体管的栅极，发射极连接所述第七NMOS晶体管的漏极和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的漏极；

所述第三NMOS晶体管的源极连接地端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的源极连接第六电流源，漏极连接地端；

所述第六NMOS晶体管的漏极连接所述电源端，源极连接所述第七NMOS晶体管的栅极和所述第八NMOS晶体管的漏极，所述第八NMOS晶体管的源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

在一个优选例中，所述加法器包括：第九至第十二NMOS晶体管，其中，

所述第九NMOS晶体管的栅极连接所述第二电流源和所述第一双极型晶体管的集电极连接，漏极连接所述第一电流源和所述第十NMOS晶体管的栅极，源极所述第一电阻的一端；

所述第一双极型晶体管的发射极连接地端，基极连接所述第一电阻的另一端和所述第十二NMOS晶体管的漏极；

所述第十NMOS晶体管的漏极连接电源端，源极连接所述第十一NMOS晶体管的漏极和所述第十二NMOS晶体管的栅极，所述第十一和第十二NMOS晶体管的源极连接地端；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压。

在一个优选例中，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一、第二、第四、第五、第六和第八NMOS晶体管，第一和第二PMOS晶体管，第二至第七双极型晶体管及第二和第三电阻，其中，所述第一NMOS晶体管、第二NMOS晶体管及第六NMOS晶体管为本征阈值晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第六双极型晶体管的集电极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接所述第五电源端和所述第六NMOS晶体管的栅极，发射极连接所述第七双极型晶体管的集电极和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

第六双极型晶体管的发射极连接地端，基极连接所述第四NMOS晶体管的漏极和所述第二电阻的一端；

第七双极型晶体管的发射极连接地端，基极连接所述第八NMOS晶体管的漏极和所述第三电阻的一端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第二电阻的另一端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的源极连接第六电流源，漏极连接地端；

所述第六NMOS晶体管的漏极连接所述电源端，源极连接所述第三电阻的另一端；

所述第八NMOS晶体管的源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

在一个优选例中，所述加法器包括：第九至第十NMOS晶体管，第八双极型晶体管，第八电流源及第四电阻，其中，所述第九至第十NMOS晶体管为本征阈值晶体管，其中，

所述第九NMOS晶体管的栅极连接所述第二电流源和所述第一双极型晶体管的集电极连接，漏极连接所述第一电流源和所述第十NMOS晶体管的栅极，源极所述第一电阻的一端；

所述第一双极型晶体管的发射极连接地端，基极连接所述第一电阻的另一端和所述第八双极型晶体管的集电极；

第十NMOS晶体管的漏极连接所述电源端，源极连接所述第四电阻的一端，所述第四电阻的另一端连接所述第一电流源，所述第八电流源和所述第八双极型晶体管的基极，所述第八电流源与温度无关；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压。

在一个优选例中，所述加法器包括：放大器和第九NMOS晶体管，其中，所述第九NMOS晶体管为本征阈值晶体管，其中，

所述放大器的同相输入端连接所述第二电流源，第一双极型晶体管的集电极和基极，反相输入端连接所述第一电流源的所述第一电阻的一端，所述第一双极型晶体管的发射极连接地端，所述放大器的输出端连接所述第九NMOS晶体管的栅极；

所述第九NMOS晶体管的漏极连接电源端，源极连接所述第一电阻的另一端；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压，并连接负载电流。

本申请可以采用具有高阶项的电流源

获得高阶温度相关的BJT的基极-发射极电压V_BE，以补偿PLAT电流

的正温度相关性，得到温度不敏感的带隙基准电压。

本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是现有技术中带隙基准电压的生成原理图。

图2是参考图1中方法生成的带隙基准电压与温度的关系曲线。

图3是本申请一实施例中具有高阶温度补偿的带隙基准电压的生成原理图。

图4是本申请一实施例中具有高阶温度补偿的带隙基准电压电路的示意图。

图5是本申请一实施例中带隙基准电压的温度曲线。

图6是本申请另一实施例中具有高阶温度补偿的带隙基准电压电路的示意图。

图7是本申请另一实施例中具有高阶温度补偿的带隙基准电压电路的示意图。

图8是本申请另一实施例中具有高阶温度补偿的带隙基准电压电路的示意图。

图9是本申请另一实施例中具有高阶温度补偿的带隙基准电压电路的示意图。

图10本申请一实施例中生成与温度线性相关的电流I_ptat和与温度无关的电流I_const的电路。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请一实施方式中提供了一种具有高阶温度补偿的带隙基准电压生成电路，图3是一实施例中具有高阶温度补偿的带隙基准电压的生成原理图，该带隙基准电压的生成电路包括第一电流源I_plat、第二电流源I_C和加法器11。第一电流源I_plat与温度线性相关，

，与温度线性相关的电流项的相关系数为α。第二电流源I_C包括与温度二阶相关的电流项，其相关系数为β。第二电流源I_C还包括与温度线性相关的电流项和与温度无关的电流项，与温度线性相关的电流项的相关系数为

，与温度无关的电流为I₀，

。与温度二阶相关的电流项、与温度线性相关的电流项及与温度无关的电流项相互并联连接，从而与温度线性相关的电流项、与温度无关的电流项及与温度二阶相关的电流项叠加形成第二电流源I_C。该带隙基准电压生成电路还包括电流平方电路，用于生成与温度二阶相关的电流项，电流平方电路将在下文中详细说明。

第一电流源I_plat通过第一电阻R₁生成第一电压I_platR₁，第二电流源I_C通过第一双极型晶体管Q₁生成第二电压V_BE。加法器11根据第一电压和第二电压V_BE生成与温度无关的带隙基准电压V_BG。通过调整第一电流源I_plat和第二电流源I_C中的相关系数，使得带隙基准电压V_BG与温度无关。

实施例一

图4示出了一实施例中带隙基准电压的生成电路的示意图。该带隙基准电压的生成电路包括第一电流源I_plat1、第二电流源I_C1、电流平方电路41和加法器42。第一电流源I_plat1与温度线性相关的性关系数为α₁，

。第二电流源I_C1包括与温度二阶相关的电流项I_sqT、与温度线性相关的电流项I_plat4及与温度无关的电流项I_const2，其中，

，

。

，I_sqT通过电流平方电路41生成，可以调节电流平方电路中的参数来调节相关系数β。第二电流源I_C1通过第一双极型晶体管Q₁形成第二电压V_BE1。

电流平方电路41包括第三电流源I_plat2，第四电流源I_plat3，第五电流源I_const1，第六电流源I₆，第七电流源I₇，第一至第五NMOS晶体管NM₁~NM₅，第一和第二PMOS晶体管PM₁~PM₂，及第二至第五双极型晶体管Q₂~Q₅。

第三电流源I_plat2与温度线性相关，其相关系数为α₂。第四电流源I_plat3与温度线性相关，其相关系数为α₃。第五电流源I_const1与温度无关。应当注意，相关系数为α₂和相关系数为α₃取值不同。

第二双极型晶体管Q₂的集电极连接第三电流源I_plat2和第一NMOS晶体管NM₁的栅极，发射极连接地端，基极连接第三NMOS晶体管NM₃的漏极和第三双极型晶体管Q₃的发射极。

第三双极型晶体管Q₃的集电极连接第四电流源I_plat3和第二NMOS晶体管NM₂的栅极，基极连接第四双极型晶体管Q₄的基极和第一NMOS晶体管NM₁的源极。

第四双极型晶体管Q₄的集电极连接电源端，发射极连接第五电流源I_const1和第五双极型晶体管Q₅的基极。

第五双极型晶体管Q₅的集电极连接第一PMOS晶体管NM₁的漏极，发射极连接地端。

第六电流源I₆连接第三双极型晶体管Q₃和第四双极型晶体管Q₄的基极，及第一NMOS晶体管NM₁的源极。

第一NMOS晶体管NM₁的漏极连接电源端。第二NMOS晶体管NM₂的漏极连接电源端，源极连接第三NMOS晶体管NM₃的栅极和第四NMOS晶体管NM₄的漏极。第三NMOS晶体管NM₃的源极连接地端。第四NMOS晶体管NM₄的栅极连接第五NMOS晶体管NM₅的栅极和漏极，源极连接地端。第五NMOS晶体管NM₅的漏极连接第七电流源I₇，源极连接地端。

第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的源极连接电源端，第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的栅极相连，其中，第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的比例系数为K，即第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的宽长比的比例为K。第二PMOS晶体管PM₂的漏极电流为第二电流源中与温度二阶相关的电流项I_sqT。

继续参考图4所示，电流平方电路41中有：

忽略双极型晶体管Q₂~Q₅的基极电流，有：

根据第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的比例关系，得到与温度二阶相关的电流项：

因此，第二电流源为：

第一双极型晶体管Q₁的基极-发射极电压（即，第二电压）为：

继续参考图4所示，加法器42包括第九至第十二NMOS晶体管NM₉~NM₁₂，第九NMOS晶体管NM₉的栅极连接第二电流源I_C1和第一双极型晶体管Q₁的集电极连接，漏极连接第一电流源I_plat1和第十NMOS晶体管NM₁₀的栅极，源极第一电阻R₁的一端。第一双极型晶体管Q₁的发射极连接地端，基极连接第一电阻R₁的另一端和第十二NMOS晶体管NM₁₂的漏极。第十NMOS晶体管NM₁₀的漏极连接电源端，源极连接第十一NMOS晶体管NM₁₁的漏极和第十二NMOS晶体管NM₁₂的栅极，第十一NMOS晶体管NM₁₁和第十二NMOS晶体管NM₁₂的源极连接地端，第一NMOS晶体管NM₁₁的栅极连接第四NMOS晶体管NM₄和第五NMOS晶体管NM₅的栅极。其中，第九NMOS晶体管NM₉的源极输出与温度无关的带隙基准电压V_BG。

第一电流源I_plat1通过第一电阻R₁形成第一电压I_plat1R₁。忽略基极电流，加法器11将第一电压I_plat1R₁与高阶温度补偿的V_BE1叠加，可以将输出电压表示为：

从上式可看出，通过调节相关系数为α₁，α₂，α₃，α₄，比例系数K，及第五电流源I_const1的大小获得与温度无关的带隙基准电压V_BG。

图5是本申请一实施例中带隙基准电压的温度曲线。从图中可以看出，温度从-40℃到150℃的变化范围内，带隙基准电压V_BG的变化可以忽略。

实施例二

本实施例中，电流平方电路61包括第三电流源I_plat2，第四电流源I_const1，第五电流源I₅，第一NMOS晶体管NM₁，第一和第二PMOS晶体管PM₁~PM₂，及第二至第五双极型晶体管Q₂~Q₅。

第三电流源I_plat2与温度线性相关，其相关系数为α₂。第四电流源I_const1与温度无关。

第三双极型晶体管Q₃的集电极连接第三电流源I_plat2，发射极连接第二双极型晶体管Q₂的集电极，基极连接第四双极型晶体管Q₄的基极。第四双极型晶体管Q₄的集电极连接电源端，发射极连接第五电流源I₅和第五双极型晶体管Q₅的基极。第五双极型晶体管Q₅的集电极连接第一PMOS晶体管PM₁的漏极，发射极连接地端。第一NMOS晶体管NM₁的栅极和漏极连接第五电流源I₅，源极连接地端。

第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的源极连接电源端，第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的栅极相连，其中，第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的比例系数为K，即第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的宽长比的比例为K。第二PMOS晶体管PM₂的漏极电流为第二电流源中与温度二阶相关的电流项I_sqT。

本实施例中的带隙基准电压生成电路与实施例一基本相同，其主要区别在于：图4的电流平方电路中相关系数为α₂和相关系数为α₃取值不相同，而本实施例中使相关系数为α₂和相关系数为α₃取值相同，即第三电流源I_plat2和第四电流源I_plat3相等，则可以将图4中的电流平方电路简化为图6中所示的电流平方电路61。

由上文描述可知，第二电流源为：

高阶温度补偿的V_BE1与第一电压I_plat1R₁叠加可得带隙基准电压V_BG，如下式所示：

其中，通过调节相关系数为α₁，α₂，α₄，比例系数K，及第四电流源I_const1的大小获得与温度无关的带隙基准电压V_BG。

实施例三

本实施例中，电流平方电路71包括第三电流源I_plat2，第四电流源I_plat3，第五电流源I_const1，第六电流源I₆，第七电流源I₇，第一至第八NMOS晶体管NM₁~NM₈，第一和第二PMOS晶体管PM₁~PM₂，及第二至第五双极型晶体管Q₂~Q₅。第四双极型晶体管Q₄的集电极连接第五电源端I_const1和第六NMOS晶体管NM₆的栅极，发射极连接第七NMOS晶体管NM₇的漏极和第五双极型晶体管Q₅的基极。第六NMOS晶体管NM₆的漏极连接电源端，源极连接第七NMOS晶体管NM₇的栅极和第八NMOS晶体管NM₈的漏极，第八NMOS晶体管NM₈的源极连接地端。

当温度较高时，图4的电流平方电路中第五双极型晶体管Q₅的基极-发射极电压V_BE5较小，使得第五电流源I_const1进入线性区，难以精确控制。为了解决该问题，本实施例中，将第五电流源I_const1设置在第四双极型晶体管Q₄的集电极，并增设第六至第八NMOS晶体管NM₆~NM₈，形成反馈回路，参考图7中虚线框72部分。应当注意，除了反馈回路部分，实施例三中的电流平方电路的其他部分与实施例一基本相同，在此不做赘述。

实施例四

本实施例中的带隙基准电压适用于低电压应用。参考图8所示，本实施例中的带隙基准电压的生成电路包括第一电流源I_plat1、第二电流源I_C1、电流平方电路81和加法器82。

电流平方电路82包括第三电流源I_plat2，第四电流源I_plat3，第五电流源I_const1，第六电流源I₆，第七电流源I₇，第一NMOS晶体管NM₁，第二NMOS晶体管NM₂，第四NMOS晶体管NM₄，第五NMOS晶体管NM₅，第六NMOS晶体管NM₆，第八NMOS晶体管NM₆，第一和第二PMOS晶体管PM₁~PM₂，，第二至第七双极型晶体管Q₂~Q₇，及第二和第三电阻R₂~R₃。

第三电流源I_plat2与温度线性相关，其相关系数为α₂。第四电流源I_plat3与温度线性相关，其相关系数为α₃。第五电流源I_const1与温度无关。

第二双极型晶体管Q₂的集电极连接第三电流源I_plat2和第一NMOS晶体管NM₁的栅极，发射极连接地端，基极连接第六双极型晶体管Q₆的集电极和第三双极型晶体管Q₃的发射极。

第三双极型晶体管Q₃的集电极连接第四电流源I_plat3和第二NMOS晶体管NM₂的栅极，基极连接第四双极型晶体管Q₄的基极和第一NMOS晶体管NM₁的源极。

第四双极型晶体管Q₄的集电极连接电源端，发射极连接第五电流源I_const1和第五双极型晶体管Q₅的基极。

第五双极型晶体管Q₅的集电极连接第一PMOS晶体管NM₁的漏极，发射极连接地端。

第六双极型晶体管Q₆的发射极连接地端，基极连接第四NMOS晶体管NM₄的漏极和第二电阻R₂的一端。

第七双极型晶体管Q₇的发射极连接地端，基极连接第八NMOS晶体管NM₈的漏极和第三电阻R₃的一端。

第六电流源I₆连接第三双极型晶体管Q₃和第四双极型晶体管Q₄的基极，及第一NMOS晶体管NM₁的源极。

第一NMOS晶体管NM₁的漏极连接电源端。第二NMOS晶体管NM₂的漏极连接电源端，源极连接第二电阻R₂的另一端。第四NMOS晶体管NM₄的栅极连接第五NMOS晶体管NM₅的栅极和漏极，源极连接地端。第五NMOS晶体管NM₅的漏极连接第七电流源I₇，源极连接地端。第六NMOS晶体管NM₆的漏极连接电源端，源极连接第三电阻R₃的另一端，第八NMOS晶体管NM₈的源极连接地端。

第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的源极连接电源端，第一PMOS晶体管PM₁和第二PMOS晶体管PM₂的栅极相连，其中，第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的比例系数为K，即第二PMOS晶体管PM₂和第一PMOS晶体管PM₁之间的宽长比的比例为K。第二PMOS晶体管PM₂的漏极电流为第二电流源中与温度二阶相关的电流项I_sqT。

本实施例中，电流平方电路81与图7中的电流平方电路基本相同，主要区别在于：第一NMOS晶体管NM₁、第二NMOS晶体管NM₂及第六NMOS晶体管NM₆为本征阈值（natural VT）晶体管，第三NMOS晶体管NM₃替换成第六双极型晶体管Q₆，第七NMOS晶体管NM₇替换成第七双极型晶体管Q₇。此外，电流平方电路81还包括第二电阻R₂和第三电阻R₃。

本实施例中，加法器81包括：第九至第十NMOS晶体管NM₉~NM₁₀、第八双极型晶体管Q₈、第八电流源I_const3及第四电阻R₄。其中，第九至第十NMOS晶体管NM₉~NM₁₀为本征阈值（natural VT）晶体管。第八电流源I_const3与温度无关。

第九NMOS晶体管NM₉的栅极连接第二电流源I_C1和第一双极型晶体管Q₁的集电极，漏极连接第一电流源I_plat1和第十NMOS晶体管NM₁₀的栅极，源极第一电阻R₁的一端。第一双极型晶体管Q₁的发射极连接地端，基极连接第一电阻R₁的另一端和第八双极型晶体管Q₈的集电极。第十NMOS晶体管NM₁₀的漏极连接电源端，源极连接第四电阻R₄的一端，第四电阻R₄的另一端连接第一电流源I_plat1、第八电流源I_const3和第八双极型晶体管Q₈的基极。第九NMOS晶体管NM₉的源极输出与温度无关的带隙基准电压V_BG。

本实施例中，由于采用本征阈值晶体管，可以有如下关系：

因此，通过调节第八电流源I_const3，可以使得V_P对温度不敏感，以获得第九NMOS晶体管NM₉的固定Vds，因此可适用于低电压（例如，VCC<1.8V）应用。

类似的，本实施例中，可以使得V_R和V_O对温度不敏感，以获得第二NMOS晶体管NM₂及第六NMOS晶体管NM₆为的固定Vds，可适用于低电压应用。

实施例五

本实施例中的加法器92包括放大器93和第九NMOS晶体管NM₉。第九NMOS晶体管NM₉为本征阈值晶体管。本实施例中的带隙基准电压可以带动负载电流。

放大器93的同相输入端连接第二电流源I_C1，第一双极型晶体管Q₁的集电极和基极，反相输入端连接第一电流源I_plat1的第一电阻R₁的一端，第一双极型晶体管Q₁的发射极连接地端，放大器93的输出端连接第九NMOS晶体管NM₉的栅极。第九NMOS晶体管NM₉的漏极连接电源端，源极连接第一电阻R₁的另一端。第九NMOS晶体管NM₉的源极输出与温度无关的带隙基准电压V_BG，并连接负载电流I_load。

本申请一实施例中与温度线性相关的电流源或电流项I_plat（例如，I_plat1，I_plat2，I_platt3，I_platt4和I_plat5）及与温度无关的电流源或电流项（例如，I_const1，I_const2和I_const3）的生成电路参考图10所示。该生成电路包括第三至第八PMOS晶体管MP₃~MP₈，第一放大器101，第二放大器102，第五至第七电阻R₅~R₇，第一至第三二极管D₁~D₃及第十三NMOS晶体管MN₁₃。第三至至第六PMOS晶体管MP₃~MP₆的栅极相连并连接第二放大器102的输出端，第二放大器102的同相输入端连接第五电阻R₅的一端，第五电阻R₅的另一端连接第一二极管D₁的阳极，第二放大器102的反相输入端连接第二二极管D₂的阳极。第五PMOS晶体管MP₅的漏极连接第一放大器101的同相输入端和第六电阻R₆的一端，第六电阻R₆的另一端连接第三二极管D₃的阳极，第一放大器101的反相输入端连接第十三NMOS晶体管MN₁₃的源极和第七电阻R₇的一端，第七电阻R₇的另一端连接地端，第一放大器101的输出端连接第十三NMOS晶体管NM₁₃的栅极。第十三NMOS晶体管NM₁₃的漏极、第七PMOS晶体管MP₇的漏极和栅极，及第八PMOS晶体管MP₈的栅极相连。第六PMOS晶体管MP₆的漏极电流为与温度线性相关的电流源或电流项I_plat，第八PMOS晶体管MP₈的漏极电流为与温度无关的电流源或电流项I_const。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本说明书的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (9)

1.一种具有高阶温度补偿的带隙基准电压生成电路，其特征在于，包括：

第一电流源，所述第一电流源与温度线性相关，其相关系数为α₁，所述第一电流源通过第一电阻生成第一电压；

第二电流源，所述第二电流源包括与温度二阶相关的电流项，其相关系数为β，所述第二电流源通过第一双极型晶体管生成第二电压；和

加法器，所述加法器根据所述第一电压和第二电压生成与温度无关的带隙基准电压。

2.根据权利要求1所述的带隙基准电压生成电路，其特征在于，所述第二电流源还包括与温度线性相关的电流项和与温度无关的电流项，该与温度线性相关的电流项的相关系数为α₄，所述与温度线性相关的电流项和与温度无关的电流项分别与所述与温度二阶相关的电流项并联连接，所述与温度线性相关的电流项、与温度无关的电流项及与温度二阶相关的电流项叠加形成所述第二电流源。

3.根据权利要求2所述的带隙基准电压生成电路，其特征在于，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一至第五NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第三NMOS晶体管的漏极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接电源端，发射极连接所述第五电流源和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的漏极；

所述第三NMOS晶体管的源极连接地端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的漏极连接第七电流源，源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

4.根据权利要求2所述的带隙基准电压生成电路，其特征在于，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第五电流源，第一NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度无关；

所述第三双极型晶体管的集电极连接所述第三电流源，发射极连接所述第二双极型晶体管的集电极，基极连接所述第四双极型晶体管的基极；

所述第四双极型晶体管的集电极连接电源端，发射极连接所述第五电流源和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第一NMOS晶体管的栅极和漏极连接第五电流源，源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₄，所述比例系数K，及所述第四电流源的大小获得所述与温度无关的带隙基准电压。

5.根据权利要求2所述的带隙基准电压生成电路，其特征在于，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一至第八NMOS晶体管，第一和第二PMOS晶体管，及第二至第五双极型晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第三NMOS晶体管的漏极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接所述第五电源端和所述第六NMOS晶体管的栅极，发射极连接所述第七NMOS晶体管的漏极和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的漏极；

所述第三NMOS晶体管的源极连接地端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的源极连接第六电流源，漏极连接地端；

所述第六NMOS晶体管的漏极连接所述电源端，源极连接所述第七NMOS晶体管的栅极和所述第八NMOS晶体管的漏极，所述第八NMOS晶体管的源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

6.根据权利要求2至5中任意一项所述的带隙基准电压生成电路，其特征在于，所述加法器包括：第九至第十二NMOS晶体管，其中，

所述第九NMOS晶体管的栅极连接所述第二电流源和所述第一双极型晶体管的集电极连接，漏极连接所述第一电流源和所述第十NMOS晶体管的栅极，源极所述第一电阻的一端；

所述第一双极型晶体管的发射极连接地端，基极连接所述第一电阻的另一端和所述第十二NMOS晶体管的漏极；

所述第十NMOS晶体管的漏极连接电源端，源极连接所述第十一NMOS晶体管的漏极和所述第十二NMOS晶体管的栅极，所述第十一和第十二NMOS晶体管的源极连接地端；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压。

7.根据权利要求2所述的带隙基准电压生成电路，其特征在于，还包括：电流平方电路，用于生成所述与温度二阶相关的电流项，所述电流平方电路包括：第三至第七电流源，第一、第二、第四、第五、第六和第八NMOS晶体管，第一和第二PMOS晶体管，第二至第七双极型晶体管及第二和第三电阻，其中，所述第一NMOS晶体管、第二NMOS晶体管及第六NMOS晶体管为本征阈值晶体管，其中，

所述第三电流源与温度线性相关，其相关系数为α₂；

所述第四电流源与温度线性相关，其相关系数为α₃；

所述第五电流源与温度无关；

所述第二双极型晶体管的集电极连接所述第三电流源和所述第一NMOS晶体管的栅极，发射极连接地端，基极连接所述第六双极型晶体管的集电极和所述第三双极型晶体管的发射极；

所述第三双极型晶体管的集电极连接所述第四电流源和所述第二NMOS晶体管的栅极，基极连接所述第四双极型晶体管的基极和所述第一NMOS晶体管的源极；

所述第四双极型晶体管的集电极连接所述第五电源端和所述第六NMOS晶体管的栅极，发射极连接所述第七双极型晶体管的集电极和所述第五双极型晶体管的基极；

所述第五双极型晶体管的集电极连接所述第一PMOS晶体管的漏极，发射极连接地端；

第六双极型晶体管的发射极连接地端，基极连接所述第四NMOS晶体管的漏极和所述第二电阻的一端；

第七双极型晶体管的发射极连接地端，基极连接所述第八NMOS晶体管的漏极和所述第三电阻的一端；

所述第六电流源连接所述第三和第四双极型晶体管的基极，及所述第一NMOS晶体管的源极；

所述第一NMOS晶体管的漏极连接所述电源端；

所述第二NMOS晶体管的漏极连接所述电源端，源极连接所述第二电阻的另一端；

所述第四NMOS晶体管的栅极连接所述第五NMOS晶体管的栅极和漏极，源极连接地端；

所述第五NMOS晶体管的源极连接第六电流源，漏极连接地端；

所述第六NMOS晶体管的漏极连接所述电源端，源极连接所述第三电阻的另一端；

所述第八NMOS晶体管的源极连接地端；

所述第一和第二PMOS晶体管的源极连接所述电源端，所述第一和第二PMOS晶体管的栅极相连，其中，所述第二PMOS晶体管和所述第一PMOS晶体管之间的比例系数为K，所述第二PMOS晶体管的漏极电流为所述与温度二阶相关的电流项；

其中，通过调节所述相关系数为α₁，α₂，α₃，α₄，所述比例系数K，及所述第五电流源的大小获得所述与温度无关的带隙基准电压。

8.根据权利要求7所述的带隙基准电压生成电路，其特征在于，所述加法器包括：第九至第十NMOS晶体管，第八双极型晶体管，第八电流源及第四电阻，其中，所述第九至第十NMOS晶体管为本征阈值晶体管，其中，

所述第九NMOS晶体管的栅极连接所述第二电流源和所述第一双极型晶体管的集电极连接，漏极连接所述第一电流源和所述第十NMOS晶体管的栅极，源极所述第一电阻的一端；

所述第一双极型晶体管的发射极连接地端，基极连接所述第一电阻的另一端和所述第八双极型晶体管的集电极；

第十NMOS晶体管的漏极连接所述电源端，源极连接所述第四电阻的一端，所述第四电阻的另一端连接所述第一电流源，所述第八电流源和所述第八双极型晶体管的基极，所述第八电流源与温度无关；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压。

9.根据权利要求7所述的带隙基准电压生成电路，其特征在于，所述加法器包括：放大器和第九NMOS晶体管，其中，所述第九NMOS晶体管为本征阈值晶体管，其中，

所述放大器的同相输入端连接所述第二电流源，第一双极型晶体管的集电极和基极，反相输入端连接所述第一电流源的所述第一电阻的一端，所述第一双极型晶体管的发射极连接地端，所述放大器的输出端连接所述第九NMOS晶体管的栅极；

所述第九NMOS晶体管的漏极连接电源端，源极连接所述第一电阻的另一端；

其中，所述第九NMOS晶体管的源极输出所述与温度无关的带隙基准电压，并连接负载电流。

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