CN112882524A - 带隙基准电路、对应的设备和方法 - Google Patents

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Abstract

本公开的各实施例涉及带隙基准电路、对应的设备和方法。带隙电路包括供电节点以及在提供带隙电压的带隙节点处具有共同耦合的基极端子的第一双极晶体管和第二双极晶体管。第一和第二电流发生器耦合到供电节点，并且分别将镜像的第一和第二电流供应到第一和第二电路节点。第三电路节点分别经由第一电阻器耦合到第一双极晶体管并且经由第二电阻器耦合到接地。第三电路节点也耦合到第二双极晶体管，使得第二电阻器被作为通过双极晶体管的电流之和的电流穿过。介于电流发生器和双极晶体管之间的解耦级包括第一和第二共源共栅解耦晶体管，第一和第二共源共栅解耦晶体管具有共同耦合的控制端子，该控制端子接收对带隙电压敏感的偏置电压。

Description

带隙基准电路、对应的设备和方法
相关申请的交叉引用
本申请要求于2019年11月29日提交的意大利专利申请102019000022518的优先权，其内容在法律允许的最大范围内通过引用以其整体合并于此。
技术领域
本描述涉及带隙基准电路。
一个或多个实施例可以应用于例如显示设备和其他消费/工业电子产品。
背景技术
电子设备中的各种实际应用可能会遇到与供电电压有关的问题，该供电电压不是稳态值，并且可能会以非常陡峭的轮廓改变。
例如，有源矩阵有机发光二极管(AMOLED)产品可能会受到时分多址(TDMA)噪声的影响，并且这种产品的性能可以利用以大约1V/10μs的斜率变化的供电电压测试。
在这种环境下，电源抑制(PSR)性能是相关的因素，而该因素又可以取决于带隙基准电压。
因此，获得稳定、可靠的带隙基准电压可以表示在各种应用中追求的理想目标。
在本领域中存在克服常规带隙基准电路的缺点的需求。
发明内容
一个或多个实施例可以涉及一种设备。AMOLED显示设备可以是这种设备的示例。
一个或多个实施例可以涉及一种对应的方法。
一个或多个实施例可以基于以下认识：在实现改进的PSR性能方面，与基于PNP的架构相比，包括NPN双极核的架构具有优势。
在该方面，一个或多个实施例可以基于以下认识：有限的PSR性能可能与双极晶体管核心的供电电压和集电极端子之间的耦合有关。由于环路通过改变带隙电压VBG以使核心电流相等来进行反应，这可能导致核心电流的电流失配。
一个或多个实施例可以表现出以下一个或多个优点：PSR性能的显着改善、简单的单级架构(例如，仅将四个晶体管添加到常规架构)、对面积和电流消耗的影响减小，以及双极基极电流管理带来的改进的精确度。
在一个实施例中，一种电路包括：供电电压节点；带隙电压发生器电路，包括第一双极晶体管和第二双极晶体管，其中第一双极晶体管和第二双极晶体管具有共同耦合到用于提供带隙电压的带隙节点的基极端子；以及解耦电路，被配置为将第一双极晶体管和第二双极晶体管与供电电压节点解耦。解耦电路包括：第一解耦晶体管，具有与第一双极晶体管串联的电流流动路径，其中第一解耦晶体管连接到介于第一解耦晶体管和供电电压节点之间的第一电路节点；第二解耦晶体管，具有与第二双极晶体管串联的电流流动路径，其中第二解耦晶体管连接到介于第二解耦晶体管和供电电压节点之间的第二电路节点；并且其中第一解耦晶体管和第二解耦晶体管的控制端子共同接收对所述带隙节点处的带隙电压敏感的电压。
在一个实施例中，一种电路包括：供电节点；第一双极晶体管和第二双极晶体管，第一双极晶体管和第二双极晶体管具有共同耦合到用于提供带隙电压的带隙节点的基极端子；第一电流发生器，耦合到供电节点并且被配置为将第一电流供应到第一电路节点；第二电流发生器，耦合到供电节点并且被配置为将第二电流供应到第二电路节点，其中第一电流发生器和第二电流发生器相互耦合，使得第一电流镜像第二电流；第三电路节点，分别经由第一电阻器耦合到通过第一双极晶体管的电流流动路径并且经由第二电阻器耦合到地，其中第三电路节点耦合到通过第二双极晶体管的电流流动路径，并且第二电阻器被作为通过第一双极晶体管和第二双极晶体管的电流流动路径中的电流之和的电流穿过；解耦级，介于第一电流发生器和第二电流发生器与第一双极晶体管和第二双极晶体管之间。解耦级包括：第一解耦晶体管，介于第一电路节点和通过第一双极晶体管的电流流动路径之间，其中通过第一解耦晶体管的电流流动路径提供从第一电路节点到第一双极晶体管的电流传输路径；第二解耦晶体管，介于第二电路节点和通过第二双极晶体管的电流流动路径之间，其中通过第二解耦晶体管的电流流动路径提供从第二电路节点到第二双极晶体管的电流传输路径；并且其中第一解耦晶体管和第二解耦晶体管具有共同耦合到对所述带隙节点处的带隙电压敏感的第四电路节点的控制端子。
附图说明
现在将仅通过示例的方式，参考附图来描述一个或多个实施例，其中贯穿附图，相同的部件或元件将维持相同的名称，并且其中：
图1和图2是常规带隙基准装置的示例电路图，
图3是根据本文例示的实施例的带隙基准装置的电路图，
图4是根据本文例示的实施例的带隙基准装置的电路图，以及
图5是根据本文例示的实施例的带隙基准装置的电路图。
具体实施方式
在以下描述中，给出各种具体细节以提供对本说明书的各种示例性实施例的透彻理解。可以在没有一个或几个具体细节的情况下，或者在其他方法、部件、材料等的情况下实践实施例。在其他情况下，未详细示出或描述公知的结构、材料或操作，以避免模糊实施例的各个方面。贯穿说明书，对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”或“在实施例中”的可能出现不一定都指代相同实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的特征、结构或特性。
本文提供的标题/附图标记仅是出于方便的目的，并且因此不解释实施例的保护程度或范围。
带隙基准电路通常用于向设备(诸如，整个芯片)提供基准电压和电流。
带隙基准电路可以被视为自动基准电路，即在提供供电电压时自动开始操作的电路，带隙电路设计中不涉及基准电流和/或电压。
在图1中表示了带隙电路10的常规架构。附图标记VSUPPLY表示在操作中要被带到对应的供电电压的供电节点或线。
如图1所表示的，电路10包括从供电节点VSUPPLY到接地GND的两个电流流动路径，每个电流流动路径包括通过相应的晶体管Q1和Q2的电流流动路径。
如本文所例示的，晶体管Q1和Q2是双极晶体管，其中流过的电流流动路径是发射极-集电极电流流动路径。
如本文例示的，晶体管Q1和Q2是NPN晶体管，具有其朝向供电节点VSUPPLY定向的集电极，并且具有其朝向接地GND定向的发射极。
附图标记121a、121b和122a、122b表示耦合在供电节点VSUPPLY与晶体管Q1和Q2(在对应于集电极端子的点A和点B处)之间的两对晶体管(例如，诸如mosfet晶体管的场效应晶体管)。
更详细地，晶体管121a和122a(布置得更靠近晶体管Q1和Q2的那些晶体管)具有其相互耦合的控制端子(在诸如mosfet晶体管的场效应晶体管的情况下，栅极)。此外，晶体管121b和122b(布置得更靠近供电节点VSUPPLY的那些晶体管)具有其同样相互耦合的控制端子(在诸如mosfet晶体管的场效应晶体管的情况下，栅极)，其中晶体管122b(该晶体管被包括在穿过晶体管Q2从电压VSUPPLY到接地GND的电流流动路径中)耦合到点B，即耦合到晶体管Q2的集电极。
而且，晶体管121a、122a的控制端子(栅极)耦合偏置节点VB，该偏置节点VB到被配置为接收偏置电压的(以本领域技术人员已知的方式产生)。
图1的带隙电路10还包括电阻器R1，电阻器R1耦合到通过晶体管Q1(至发射极)的电流流动路径，晶体管Q1要被电流I1穿过，其中电容器CZ介于电阻器R1和接地GND之间。介于电阻器R1和电容器CZ之间的节点141在节点142处耦合到通过晶体管Q2(到发射极)的电流流动路径，其中电阻器R2介于节点142和接地GND之间。附图标记I2表示从晶体管Q2流向节点142的电流。包括电容器CC和电阻器RC的串联连接的补偿网络耦合在供电节点VSUPPLY和节点A之间，节点A介于晶体管对121a、121b和晶体管Q1之间。晶体管POUT(诸如mosfet晶体管的场效应晶体管)以其控制端子(在诸如mosfet晶体管的场效应晶体管的情况下，栅极)耦合到节点A，并且通过其的电流流动路径(在诸如mosfet晶体管的场效应晶体管的情况下，源极-漏极)介于供电节点VSUPPLY和节点VBG之间，节点VBG又耦合到晶体管Q1和Q2的相互耦合的控制端子(在双极晶体管的情况下，基极)。
晶体管121a、121b和122a、122b因此提供了电流镜布置，该电流镜布置向节点A和B(即向晶体管Q1和Q2)提供具有基本相同强度的电流I1、I2。
节点VBG可以被认为是电路10的输出节点的示例，其中可以使同源带隙电压VBG对负载可用(例如，如在AMOLED显示单元内部可用)。负载L在这里被例示为电阻性负载分量ROUT和电容性负载分量COUT的并联连接，以接地GND为基准。
将理解的是，负载L可以是与电路10不同的元件(并且，如此，是与实施例不同的元件)。
以本领域技术人员已知的方式，如图1中所例示的带隙电路的操作是基于提供具有不同结面积的两个双极晶体管Q1、Q2，例如，晶体管Q1的结面积是晶体管Q2的结面积的n倍，使得晶体管Q1的基极-发射极电压VBE1将对应地小于晶体管Q2的基极-发射极电压VBE2，即，例如VBE2＝VBE1+60mV(这种数字仅作为示例而非限制)。
如图1中所例示的带隙电路依赖于基于下面类型的关系式生成带隙电压VBG的可能性(possibility)：
VBG＝VBE+kΔVBE
其中：ΔVBE可以被表示为两个晶体管的基极-发射极电压之差，ΔVBE＝VBE2-VBE1。电压VBE可以表现出随温度变化(降低)大约2mV/℃，而电压ΔVBE可以表现出随温度(相反)变化(即，增加)大约0.2mV/℃。
通过适当地选择K(例如，K＝10)，针对VBE和kΔVBE(具有相反的符号)的两个变化可以相互补偿(至少近似)，使得VBG随温度稳定。
在如图1中例示的带隙电路中：
VBE2＝VBE1+I1*R1，并且
I1＝(VBE2-VBE1)/R1＝ΔVBE/R1。
在如图1中例示的带隙电路中，具有晶体管121a、121b和122a、122b的电流镜布置使电流I1和I2具有相同的强度，以使流经电阻器R2的电流(无DC电流流经电容器CZ)将等于2I1并且电阻器R2两端的电压降VR2将为：
VR2＝R2*2I1＝R2*2ΔVBE/R1＝2(R2/R1)*ΔVBE。
因此，存在于晶体管Q1和Q2的相互耦合的基极处的电压(即VBG)可以被表示为：
VBG＝VR2+VBE2＝VBE2+2(R2/R1)*ΔVBE，
其中2(R2/R1)是k的值(例如，k＝10)的示例，它可以促进如前所述的带隙温度补偿。
在图1中例示的带隙电路中，从VSUPPLY到节点A和到节点B的耦合不同，导致在双极晶体管Q1和Q2的集电极端子上产生差分信号。该差分信号导致核心电流I1和I2的变化：实际上，电路中的固有回路“读取”该电流差并且通过改变电压VBG以补偿初始电流差(负反馈)来进行反应。
电压VBG的这种变化(如所讨论的，VBG实质上是来自带隙电路10的输出)表示对电源抑制(PSR)性能的限制，并且可以被认为是常规带隙架构的基本缺点。
注意，可以通过采用两步(两级)带隙基准电路实现更高的PSR，来解决这种问题。
例如，图2说明了一种解决方案，其包括预调节器(自动基准)级101，预调节器(自动基准)级101为带隙电路102提供供电电压V’BG。
如图2中所例示的，两个级101、102中的每个级可以实质上重现图1的架构：因此，在两个级101、102中都使用了相同的附图标记来表示与已经结合图1讨论的部件或元素相似的部件或元素。
简而言之，在如图2中例示的布置中，带隙电路102用作给预调节器级101的一种负载，该预调节器级向带隙电路102提供(经调节的)供电电压VREG＝V’BG*(1+R1’/R2’)。
可以在(预调节器级101的)晶体管POUT处获得该电压，晶体管POUT经由分压器耦合到地GND，该分压器包括两个电阻器R1’(上部支路)和R2’(下部支路)，其中电容器C’与电阻器R2’并联，并且电阻器R1’和R2’之间的中间点耦合到晶体管Q1和Q2的相互耦合的基极。
可以证明，如图2中例示的装置的最终PSR(在带隙电路102的输出VBG处)是预调节器101和带隙电路102的单独PSR之和(以分贝为单位)。
如图2中所例示的布置在占用的半导体面积和电流消耗方面可以表现出明显的缺点。
在图3和图4中例示的一个或多个实施例中，利用单级架构的框架，通过将“核心”双极晶体管Q1和Q2(的集电极电压)从VSUPPLY节点解耦，改善了电路性能。
在图3和图4中，用相同的附图标记指示与已经结合图1和图2讨论的部件或元素相似的部件或元素；因此，为简洁起见，将不再重复对这些部件或元件的详细描述。出于相同的原因，图1和图2的节点141、142以及它们之间的任何连接线将被简称为节点D。
如图3和图4中例示的一个或多个实施例考虑了以下事实：通常没有基准电压可用于带隙电路设计(在如图2中例示的布置中，试图通过使用双级架构来克服这种限制，如所讨论的那样在面积和电流消耗方面具有缺陷)。
在图3和图4中例示的一个或多个实施例中，在晶体管(mosfet)对121a、121b和122a、122b与双极晶体管Q1和Q2之间提供解耦级200。
在如图3中例示的一个或多个实施例中，解耦级200可以包括共源共栅布置的两个晶体管N1、N2(例如，NMOS晶体管)，具有其共同连接到在点C处提供的以地为基准的电压基准的控制端子(在诸如mosfet晶体管的场效应晶体管的情况下，栅极)，如在下面所讨论的那样。
换句话说，一个或多个实施例可以提供单级带隙电路架构，其中带隙基准电压被用于偏置NMOS晶体管N1、N2的栅极，以将双极核心晶体管Q1、Q2(的集电极端子)从节点VSUPPLY解耦。
因此，一个或多个实施例可以依赖于以下事实：带隙电压VBG是带隙电路中可用的、有利的以接地为基准的电压，并且可以提供一种电路架构，该电路架构也能够管理晶体管Q1和Q2的基极电流，从而改善VBG的精确度。
在一个或多个实施例中，被布置在节点A、B与双极晶体管Q1和Q2的集电极端子之间的NMOS共源共栅晶体管N1和N2可以有利于降低以下风险：节点A和B之间的电压差可能导致晶体管Q1和Q2中电流的不期望变化。
在一个或多个实施例中，晶体管N1和N2作为共源共栅的操作通过其栅极被以接地为基准的电压偏置而促进。因此，一个或多个实施例有效地解决了在电路(其唯一输入由在VSUPPLY处的供电电压表示，诸如，本文考虑的电路10)中找到令人满意的以地为基准的电压的问题。
一个或多个实施例可以依赖于以下认识：从带隙电路10输出的带隙电压VBG本身是以接地为基准的电压，使得共源共栅晶体管N1、N2的控制电极可以被以带隙电压VBG为基准的电压偏置，因为VBG本身是以接地为基准的电压。
在如图3中例示的一个或多个实施例中，共源共栅晶体管N1和N2的控制端子(在诸如mosfet晶体管的场效应晶体管的情况下，栅极)由带隙电压VBG通过二极管连接的晶体管NTR而被驱动。
在本文考虑的说明性实施例中，晶体管NTR是NMOS晶体管，具有其短接到在节点C处的漏极的栅极，共源共栅晶体管N1和N2的控制端子耦合到节点C。
在一个或多个实施例中，偏置晶体管(诸如PMOS晶体管)PBIAS被布置成具有通过其的电流流动路径(在诸如PMOS晶体管的场效应晶体管的情况下，源极-漏极路径)，以向节点C(因此向NTR)施加偏置电流IP/N，即通过输出晶体管POUT的电流IP的N因子按比例缩小的副本，电流IP经由节点A被镜像到晶体管PBIAS。
在一个或多个实施例中，在节点VSUPPLY与节点A之间的、具有电容器CC和电阻器RC(可能补充有与RC并联的另外的电容器CC1)的补偿网络，有助于VSUPPLY与晶体管POUT和晶体管PBIAS的栅极之间的良好耦合。这又有助于使电流IP和IP/N(几乎)与供电电压变化无关，这进一步有助于使节点C处的电压成为良好的以接地为基准的电压。
与晶体管NTR的提供有关的另一个优点在于，晶体管NTR可以提供晶体管Q1和Q2的基极电流，这可以进一步改进带隙电压VBG的最终精确度。
图4是实施例的说明，在该实施例中，通过将晶体管NTR布置在晶体管POUT和电压VBG之间的输出路径中，省去了图3的晶体管PBIAS的电流支路。
同样，共源共栅晶体管N1-N2的控制端子(在诸如mosfet晶体管的场效应晶体管的情况中，栅极)由带隙电压VBG通过二极管连接的晶体管NTR而被驱动。同样，晶体管NTR是NMOS晶体管，具有其短接到在节点C处漏极的栅极，共源共栅晶体管N1和N2的控制端子耦合到节点C。
如所指出的，在如图4中例示的实施例的情况下，晶体管NTR被布置在晶体管POUT和电压VBG之间的输出路径中，通过晶体管NTR的电流流动路径(在诸如NMOS晶体管的场效应晶体管的情况下，源极-漏极)耦合在电压VBG和通过晶体管POUT的电流流动路径之间。
观察到，如图3和图4中例示的实施例在PSR方面提供了相当的性能。
与如图1中例示的常规带隙电路架构相比，如图3和图4中例示的实施例在PSR(电源抑制)方面可以提供显著改善，在1kHz以下具有高达大约40dB的值，并且在1kHz以上具有20dB以上的值。
与如图2中例示的两级带隙装置相比，如图3和图4中例示的实施例在低中频处的PSR性能方面可以提供相似的结果，在10kHz以上具有显著改善。
关于对TDMA噪声刺激的响应(供电电压变化具有1V/10μs的上升和下降斜率)，与如图1中例示的常规带隙电路架构和如图2中例示的两级带隙布置两者相比，如图3和图4中例示的实施例可以提供明显改善的结果。
与8mV(图1的标准带隙电路架构)和5mV(图2的两级带隙装置)相比，在如本文例示的实施例中，在VSUPPLY瞬变期间，峰-峰带隙变化可以为大约1mV。
现在参考图5，其示出了图3中所示电路的修改。图5与图3的区别在于二极管连接的晶体管NTR的源极端子以哪里为基准。在图3中，二极管连接的晶体管NTR的源极端子连接到电压VBG。在图5的实施方式中，电阻器ROUT被划分为由电阻器R”OUT和电阻器R’OUT的串联连接形成的分压器电路。在电阻器R”OUT和R’OUT的连接处的中间(抽头)节点连接到二极管连接的晶体管NTR的源极端子。因此，代替以电压VBG为基准，二极管连接的晶体管NTR以由分压器电路设置的电压VBG的一部分的电压为基准。该图5电路相对于图3的电路的优势是支持在供电电压VSUPPLY降低情况下的操作。
如本文例示的电路(例如10)可以包括：供电节点(例如VSUPPLY)；第一双极晶体管(例如Q1)和第二双极晶体管(例如Q2)，第一和第二双极晶体管具有共同耦合到带隙节点的基极，以在带隙节点处提供带隙电压(例如VBG)；耦合到供电节点的第一电流发生器(例如121a、121b)，第一电流发生器被配置为向第一电路节点(例如，A)供应第一电流(例如，I1)；耦合到供电节点的第二电流发生器(例如，122a、122b)，第二电流发生器被配置为向第二电路节点(例如，B)供应第二电流(例如，I2)，第一电流发生器和第二电流发生器相互耦合(例如，以电流镜的形式)，其中第一电流发生器的第一电流对第二电流发生器的第二电流进行镜像；第三电路节点(例如，D-参见图1和图2中的141和142)，第三电路节点分别经由第一电阻器(例如，R1)耦合到通过第一双极晶体管的电流流动路径(发射极-集电极)并且经由第二电阻器(例如，R2)耦合到接地，其中第三电路节点耦合到通过第二双极晶体管的电流流动路径(发射极-集电极)，并且第二电阻器被作为通过第一双极晶体管和第二双极晶体管的电流流动路径中的电流之和的电流穿过；以及解耦级(例如200)，介于第一电流发生器和第二电流发生器与第一双极晶体管和第二双极晶体管之间。
解耦级可以包括：第一(共源共栅)解耦晶体管(例如，N1)，在第一电路节点和通过第一双极晶体管(例如，Q1)的电流流动路径之间，其中通过第一解耦晶体管的电流流动路径(在诸如mosfet晶体管的场效应晶体管的示例性情况下，源极-漏极)提供从第一电路节点到第一双极晶体管的电流传输路径；第二(共源共栅)解耦晶体管(例如N2)，在第二电路节点和通过第二双极晶体管的电流流动路径之间，其中通过第二解耦晶体管的电流流动路径(在诸如mosfet晶体管的场效应晶体管的示例性情况下，源极-漏极)提供了从第二电路节点到第二双极晶体管的电流传输路径，并且其中第一解耦晶体管和第二解耦晶体管具有控制端子(在诸如mosfet晶体管的场效应晶体管的示例性情况下，栅极)，该控制端子共同耦合到对所述带隙节点处的带隙电压敏感的第四电路节点(例如，C)。
本文例示的电路可以包括输出晶体管(例如，POUT)，输出晶体管(例如，POUT)具有在上述供电节点和上述带隙节点之间的通过其的电流流动路径(在诸如mosfet晶体管的场效应晶体管的示例性情况下，源极-漏极)，并且具有耦合到所述第一电路节点的控制端子(在诸如mosfet晶体管的场效应晶体管的示例性情况下，栅极)，可选地，RC补偿网络(例如，CC、RC、CC1)耦合在上述供电节点和上述第一电路节点之间。
如本文例示的电路可以包括在所述第四电路节点和所述带隙节点之间的二极管连接的晶体管(例如，NTR)。
如本文例示的电路可以包括用于所述二极管连接的晶体管的偏置生成电路装置，其中偏置生成电路装置包括偏置晶体管(例如，PBIAS)，该偏置晶体管被布置成具有通过其的电流流动路径(在诸如mosfet晶体管的场效应晶体管的示例性情况中，源极-漏极)，该电流流动路径在所述供电节点和所述第四电路节点(C)中间。
在如本文例示的电路中，上述偏置晶体管可以以电流镜布置耦合到上述输出晶体管(POUT)，以向上述第四电路节点供应偏置电流，该偏置电流是通过所述输出晶体管的电流流动路径中的电流(例如，IP)的N因子按比例缩小的复制。
在如本文例示的电路中，在上述第四电路节点和上述带隙节点之间的所上述二极管连接的晶体管可以被布置为使通过其的电流流动路径与通过所述输出晶体管的电流流动路径串联。
在如本文例示的电路中，上述第一解耦晶体管和上述第二解耦晶体管可以包括场效应晶体管，优选地包括NMOS晶体管。
在如本文例示的电路中，上述第一双极晶体管可以具有小于上述第二双极晶体管的基极-发射极电压(例如，VBE2)的基极-发射极电压(例如，VBE1)，并且可选地低大约60mV。
在如本文例示的电路中，上述第一双极晶体管和上述第二双极晶体管可以包括NPN双极晶体管。
如本文例示的设备(例如10，L-AMOLED显示设备可以是这种设备的示例)可以包括：如本文例示的电路(例如10)，以及耦合到上述带隙节点以从其接收上述带隙电压(例如，VBG)的电负载(例如L)。
本文还例示了一种对抗带隙电压随温度变化的方法，经由电路(例如，10)产生该带隙电压，该电路包括：供电节点；第一双极晶体管和第二双极晶体管，第一双极晶体管和第二双极晶体管具有共同耦合到带隙节点的基极端子，以在带隙节点处提供带隙电压；第一电流发生器耦合到供电节点，第一电流发生器被配置为将第一电流提供应到第一电路节点；第二电流发生器耦合到供电节点，第二电流发生器被配置为将第二电流供应到第二电路节点，第一电流发生器和第二电流发生器相互耦合，其中第一电流发生器的第一电流镜像第二电流发生器的第二电流；第三电路节点，分别经由第一电阻器耦合到通过第一双极晶体管的电流流动路径并且经由第二电阻器耦合到接地，其中第三电路节点耦合到通过第二双极晶体管的电流流动路径，并且第二电阻器被作为通过第一双极晶体管和第二双极晶体管的电流流动路径中的电流之和的电流穿过。
所例示的方法可以包括在第一电流发生器和第二电流发生器与第一双极晶体管和第二双极晶体管之间提供解耦级，该解耦级可以包括：第一解耦晶体管，介于第一电路节点和通过第一双极晶体管的电流流动路径之间，其中通过第一解耦晶体管的电流流动路径提供从第一电路节点到第一双极晶体管的电流传输路径；第二解耦晶体管，介于第二电路节点和通过第二双极晶体管的电流流动路径之间，其中通过第二解耦晶体管的电流流动路径提供从第二电路节点到第二双极晶体管的电流传输路径；并且其中第一解耦晶体管和第二解耦晶体管具有共同耦合到对所述带隙节点处的带隙电压敏感的第四电路节点的控制端子。
在不脱离保护范围的情况下，细节和实施例可以相对于本文已经公开的仅作为示例的内容变化。
权利要求是如本文提供的实施例的技术公开的组成部分。
保护程度由所附权利要求确定。

Claims (20)

1.一种电路，包括：
供电电压节点；
带隙电压发生器电路，包括第一双极晶体管和第二双极晶体管，其中所述第一双极晶体管和所述第二双极晶体管具有共同耦合到用于提供带隙电压的带隙节点的基极端子；以及
解耦电路，被配置为将所述第一双极晶体管和第二双极晶体管从所述供电电压节点解耦，所述解耦电路包括：
第一解耦晶体管，具有与所述第一双极晶体管串联的电流流动路径，其中所述第一解耦晶体管被连接到第一电路节点，所述第一电路节点介于所述第一解耦晶体管和所述供电电压节点之间；
第二解耦晶体管，具有与所述第二双极晶体管串联的电流流动路径，其中所述第二解耦晶体管被连接到第二电路节点，所述第二电路节点介于所述第二解耦晶体管和所述供电电压节点之间；以及
二极管连接的晶体管，具有耦合到所述第一解耦晶体管和所述第二解耦晶体管的所述控制端子的第一端子、以及耦合到所述带隙节点的第二端子。
2.根据权利要求1所述的电路，其中所述二极管连接的晶体管的所述第一端子被直接连接到所述第一解耦晶体管和所述第二解耦晶体管的所述控制端子，并且其中所述二极管连接的晶体管的所述第二端子被直接连接到所述带隙节点。
3.根据权利要求2所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供电电压节点和所述带隙节点之间的电流流动路径，其中所述输出晶体管的控制端子被连接到所述第一电路节点。
4.根据权利要求2所述的电路，还包括偏置晶体管，所述偏置晶体管具有在所述供电电压节点和所述二极管连接的晶体管的所述第一端子之间的电流流动路径，其中所述偏置晶体管的控制端子被连接到所述第一电路节点。
5.根据权利要求4所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供电电压节点和所述带隙节点之间的电流流动路径，其中所述输出晶体管的控制端子被连接到所述第一电路节点。
6.根据权利要求2所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供电电压节点和所述二极管连接的晶体管的所述第一端子之间的电流流动路径，其中所述输出晶体管的控制端子被连接到所述第一电路节点。
7.根据权利要求1所述的电路，其中所述二极管连接的晶体管的所述第一端子被直接连接到所述第一解耦晶体管和所述第二解耦晶体管的所述控制端子，并且其中所述二极管连接的晶体管的所述第二端子通过分压器电路被耦合到所述带隙节点，所述分压器电路耦合在所述带隙节点和基准节点之间。
8.根据权利要求7所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供电电压节点和所述带隙节点之间的电流流动路径，其中所述输出晶体管的控制端子被连接到所述第一电路节点。
9.根据权利要求8所述的电路，还包括偏置晶体管，所述偏置晶体管具有在所述供电电压节点和所述二极管连接的晶体管的所述第一端子之间的电流流动路径，其中所述偏置晶体管的控制端子被连接到所述第一电路节点。
10.根据权利要求9所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供电电压节点和所述带隙节点之间的电流流动路径，其中所述输出晶体管的控制端子被连接到所述第一电路节点。
11.根据权利要求1所述的电路，其中所述解耦电路还包括偏置晶体管，所述偏置晶体管具有在所述供电电压节点与所述第一解耦晶体管和所述第二解耦晶体管的所述控制端子之间的电流流动路径，所述偏置晶体管具有耦合到所述第一电路节点的控制端子。
12.根据权利要求1所述的电路，还包括输出晶体管，所述输出晶体管具有在所述供应电压节点和所述带隙节点之间的电流流动路径，所述输出晶体管具有耦合到所述第一电路节点的控制端子。
13.根据权利要求1所述的电路，其中所述带隙电压发生器电路还包括：
第一电流发生器，耦合到所述供电电压节点并且被配置为将第一电流供应到所述第一电路节点；
第二电流发生器，耦合到所述供电电压节点并且被配置为将第二电流供应到所述第二电路节点；
其中所述第一电流和所述第二电流是镜像电流。
14.根据权利要求1所述的电路，还包括负载，所述负载被连接以在所述带隙节点处接收所述带隙电压。
15.根据权利要求1所述的电路，其中所述带隙电压发生器电路包括第三电路节点，所述第三电路节点分别经由第一电阻器耦合到通过所述第一双极晶体管的电流流动路径并且经由第二电阻器耦合到地，其中所述第三电路节点耦合到通过所述第二双极晶体管的电流流动路径，并且所述第二电阻器被作为通过所述第一双极晶体管和所述第二双极晶体管的所述电流流动路径中的电流之和的电流穿过。
16.根据权利要求15所述的电路，还包括：
第一补偿电容器，耦合在所述供电电压节点和所述第一电路节点之间；以及
第二补偿电容器，与所述第二电阻器并联耦合。
17.根据权利要求1所述的电路，还包括耦合在所述供电电压节点和所述第一电路节点之间的RC补偿网络。
18.根据权利要求1所述的电路，其中所述第一解耦晶体管和所述第二解耦晶体管包括场效应晶体管。
19.根据权利要求1所述的电路，其中所述第一双极晶体管具有小于所述第二双极晶体管的基极-发射极电压的基极-发射极电压。
20.根据权利要求1所述的电路，其中所述第一双极晶体管和所述第二双极晶体管包括NPN双极晶体管。
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