CN112838164A - 一种源漏接触金属的自对准图形化方法 - Google Patents

一种源漏接触金属的自对准图形化方法 Download PDF

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Abstract

本发明公开了一种无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法。该方法通过在衬底上形成的常规栅结构上沉积源漏接触金属层，然后在其上沉积层间介质层，并以接触金属层为停止层对层间介质层平坦化。随后通过回刻技术对层间介质层减薄，在接触区域上方保留层间介质层，将接触区域外的栅侧墙外壁和栅顶部的主栅电极金属层裸露出来，开窗定义源漏区和栅的图形总尺寸，并刻蚀掉其余的层间介质层，并以此作为自对准掩膜，刻蚀掉裸露的金属层。本方法实现了在保护源漏区域的情况下刻蚀掉侧墙和栅顶部的多余的金属。

Description

一种源漏接触金属的自对准图形化方法
技术领域
本发明涉及碳纳米管CMOS集成电路工艺，特别涉及一种无掺杂薄膜晶体管的源漏接触金属的自对准图形化技术。
背景技术
随着集成电路技术节点向下2代到达16nm时，将会达到硅材料以及物理量子力学的极限。电子学的继续发展，迫切需要寻找新优势材料来代替硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有超高的载流子迁移率和平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(CNTs)电子学被认为是最有可能取代硅基CMOS器件、延续摩尔定律的未来信息技术之一。根据相关研究，虽然碳纳米管空穴型器件性能远优于相应尺度的硅基器件，但通过化学掺杂方法制备出的电子型器件性能远逊于硅基器件，半导体主流CMOS技术无法通过碳纳米管材料得以实现。
通过控制源漏接触金属材料钪(Sc)或钯(Pd)可以达到选择性地向碳管注入电子或空穴，能够有效调控并制备高性能的n型与p型碳纳米管场效应晶体管。具体来说，采用Pd作为源漏接触可以形成高性能P型碳纳米管FET，采用Sc或者Y作为源漏接触可以形成高性能N型碳纳米管FET，从而实现对晶体管极性的控制。整个制造过程无需任何掺杂，因此，称之为“无掺杂”(Doping Free)的碳纳米管CMOS工艺。这种“无掺杂”的碳纳米管CMOS器件的制造方法不同于当前主流的硅基集成电路，不用引入离子注入工艺，当在同一根碳纳米管上分别溅射Pd电极和Sc电极，两个Pd电极之间的器件就是P型，两个Sc电极之间的器件则是N型。这一方法能够直接实现对晶体管器件类型的调控，大大节省了工艺步骤，降低了生产成本。
当前已经在实验室实现了碳管无掺杂高性能完美对称的CMOS电路的制备，并用比CMOS逻辑效率更高的传输晶体管逻辑设计并实现了纳米运算器所需的全部电路。尽管具有相当多的技术优势，但在碳纳米管源漏接触金属形成过程中，侧墙表面上也将溅射上一层金属，而与硅基集成电路不同，源漏接触区的金属无法与下面的碳纳米管形成类似硅化物之类的合金，使得其表现出与侧墙表面金属类似的特征，无法像硅基器件那样通过简单的清洗工艺便可以将侧墙上的金属去除掉。
因此，如何通过高效的方法解决这一问题，已经成为制约碳纳米管器件集成电路制造的重大障碍。
发明内容
本发明目的提供一种针对无掺杂薄膜晶体管的源漏接触金属的自对准图形化技术，从而能够实现在保护源漏区域的情况下刻蚀掉侧墙和栅顶部的多余的金属。
根据本发明的一个方面，提出了一种无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，包括以下步骤：
S1：在衬底上沉积一半导体层，并在半导体层上形成包括栅介质层、栅极、侧墙以及主栅电极的栅结构；
S2：在上述栅结构上沉积一层金属薄膜作为薄膜晶体管的源漏接触金属层，在侧墙和主栅电极上均留有一定厚度的金属薄膜；
S3：在所述源漏接触金属层上沉积层间介质层；
S4：采用化学机械抛光以所述源漏接触金属层为停止层对层间介质层平坦化；
S5：采用回刻技术对层间介质层减薄，在接触区域上方保留层间介质层，将接触区域外的栅侧墙外壁和栅顶部的主栅电极金属层裸露出来；
S6：采用光刻胶做掩膜，开窗定义源漏区和栅的图形总尺寸，并刻蚀掉其余的层间介质层；
S7：以剩余层间介质层为掩膜，刻蚀掉裸露的金属层，所保留的层间介质层作为自对准掩膜来保护接触区域不被刻蚀。
优选地，半导体层为碳纳米管薄膜为碳纳米管薄膜、应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷。
优选地，源漏接触金属层选自钯、钪、镍铂合金、钛、钛钯、钴、钇、铝等金属或多个金属叠层组成。
优选地，其中所述栅结构可以为包括栅介质、多晶硅假栅或非晶硅假栅以及侧墙的假栅结构。
优选地，所述步骤S2中通过磁控溅射沉积所述金属薄膜。
优选地，步骤S3中通过PECVD沉积氧化硅或者旋涂一层绝缘介质SOD形成。
优选地，所述步骤S5中接触区域上方保留层间介质层的厚度为10-20纳米。
优选地，所述栅介质选自氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝、氮化硅等硬质材料、或者环氧树脂、PMMA等有机高分子绝缘层，厚度范围为2～100nm。
附图说明
通过以下参照附图对本发明实施例进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本发明源漏接触自对准工艺的流程图；
图2示出了在衬底上形成栅和侧墙；
图3示出了沉积源漏接触金属膜；
图4示出了形成SOD介质层；
图5示出了CMP平坦化介质层；
图6示出了回刻介质层至接触层；
图7示出了采用光刻胶掩模刻蚀剩余介质层；
图8示出了采用剩余介质层为掩模刻蚀半导体层；
图9示出了以剩余介质层为自对准掩膜刻蚀裸露接触金属膜；
具体实施方式
下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
图1示出了本发明提出的无掺杂薄膜晶体管的源漏接触自对准工艺的流程步骤，下面根据图1所示的步骤以及图2-9对本发明的具体实施例进行详细描述。
按照步骤S1，如图2所示，在衬底101上沉积一层半导体层102，并在半导体层102上制备形成常规的栅结构，该栅结构包括栅介质层103、栅极104、侧墙105以及主栅电极106，栅极104可以为多晶硅或金属。
衬底101主要起支撑作用，可以是硅、氧化硅、氮化硅、石英、玻璃、氧化铝等硬质绝缘材料，以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料，只要非常平整均匀性好极可，本实施例中以氧化硅材料作为衬底，不作特别限定。在另一个实施例中，可以在衬底101上开槽，然后在槽中沉积半导体层102，而不仅仅是在平面上沉积半导体层。
本实施例中半导体层102采用碳纳米管薄膜，可优选使用具有90％-99.9999％半导体比例的碳纳米管薄膜，包括平行排列整齐的碳纳米管阵列薄膜、碳纳米管自组装薄膜、碳纳米管网络状阵列以及或彼此任由上述多种方式组合的碳纳米管复合薄膜。除此之外，半导体层102还可以为应变硅或锗、量子阱、三五族材料、二维材料如石墨烯、二硫化钼、黑磷等。
上述栅电极包括栅介质103、金属栅105以及引线金属层106，其中栅介质104可以为传统的栅氧化层如氧化硅、氮氧化硅，也可以为高K材料如氧化铪、氧化锆、氧化钇、氧化钽、氧化铝、氧化镧或氧化镧铝等，厚度在1-10nm范围。本实施例中所采用的栅介质为氧化铪。主栅电极106的材料可以Pd，Pt，Ti，Cu，Al，W等各种金属，导电金属硅化物，掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为20～100nm。本实施例中主栅电极选择厚度为30nm的Pd。
上述栅结构为采用先栅工艺形成，也可以采用后栅工艺形成的假栅结构(未示出)，该假栅结构包括栅介质、多晶硅假栅或非晶硅假栅以及侧墙。
进一步根据步骤S2，如图3所示，在上述栅结构上利用磁控溅射沉积一层金属薄膜作为晶体管的源漏接触金属层107，溅射工艺在栅侧墙和栅顶部均留有一定厚度的金属薄膜。
接触金属层107可以是钯、铂、钪、镍铂合金、钛、钛钯、钴、钇、铝等金属或导电金属硅化物、掺杂多晶硅等导电材料，以及上述导电材料的叠层结构，或者采用高密度碳纳米管导电膜(透明电极)，厚度范围为20～100nm。本实施例中采用厚度为30/2nm的铂/钯复合层。进一步根据步骤S3，如图4所示，在源漏接触金属层107上沉积层间介质层(ILD)108，可以采用PECVD沉积氧化硅或者旋涂一层绝缘介质SOD形成。
层间介质层(ILD)材料可以为掺杂或无掺杂的氧化硅、低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料，例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。在本实施例中层间介质层(ILD)采用PECVD沉积氧化硅形成。
进一步根据步骤S4，如图5所示，采用化学机械抛光(CMP)以接触金属层107为停止层对层间介质层(ILD)108平坦化。进一步根据步骤S5，如图5所示，采用回刻技术，实现对层间介质层(ILD)108减薄，在接触区域上方保留10-20纳米厚的介质层，将接触区域外的栅侧墙外壁和栅顶部的主栅电极金属层裸露出来。进一步根据步骤S6，如图7所示，采用光刻胶做掩膜，开窗定义源漏区和栅的图形总尺寸，并刻蚀掉其余的介质层。接着根据步骤S7，刻蚀掉裸露的金属层，并且所保留的层间介质层108作为自对准掩膜来保护接触区域不被刻蚀。
虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (8)

1.一种无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于包括以下步骤：
S1：在衬底(100)上沉积一半导体层(101)，并在半导体层上形成包括栅介质层(103)、栅极(104)、侧墙(105)以及主栅电极(106)的栅结构；
S2：在上述栅结构上沉积一层金属薄膜作为薄膜晶体管的源漏接触金属层(107)，在侧墙(104)和主栅电极(106)上均留有一定厚度的金属薄膜；
S3：在所述源漏接触金属层(107)上沉积层间介质层(108)；
S4：采用化学机械抛光以所述源漏接触金属层(107)为停止层对层间介质层(108)平坦化；
S5：采用回刻技术对层间介质层(108)减薄，在接触区域上方保留层间介质层(108)，将接触区域外的栅侧墙外壁和栅顶部的主栅电极金属层裸露出来；
S6：采用光刻胶做掩膜，开窗定义源漏区和栅的图形总尺寸，并刻蚀掉其余的层间介质层(108)；
S7：以剩余层间介质层(108)为掩膜，刻蚀掉裸露的金属层，所保留的层间介质层(108)作为自对准掩膜来保护接触区域不被刻蚀。
2.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，所述半导体层(100)为碳纳米管薄膜、应变硅或锗、量子阱、三五族化合物半导体、石墨烯、二维材料如二硫化钼、黑磷。
3.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，所述源漏接触金属层(107)选自钯、钪、镍铂合金、钛、钛钯、钴、钇、铝等金属或多个金属叠层组成。
4.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，其中所述的栅结构可以为包括栅介质、多晶硅假栅或非晶硅假栅以及侧墙的假栅结构。
5.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，所述步骤S2中通过磁控溅射沉积所述金属薄膜。
6.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，步骤S3中通过PECVD沉积氧化硅或者旋涂一层绝缘介质SOD形成。
7.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，所述步骤S5中接触区域上方保留层间介质层(108)的厚度为10-20纳米。
8.如权利要求1所述的无掺杂薄膜晶体管的源漏接触金属的自对准图形化方法，其特征在于，所述栅介质选自氧化硅、氧化铪、氧化锆、氧化钇、氧化钽、氧化镧或氧化镧铝、氮化硅等硬质材料、或者环氧树脂、PMMA等有机高分子绝缘层，厚度范围为2～100nm。
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