CN112818616A - 管脚命名方法、寄存器激励源添加方法及电子装置 - Google Patents

Abstract

本发明公开一种管脚命名方法、寄存器激励源添加方法及电子装置，通过规划化电路PIN的命名方式，赋予PIN的名字丰富的含义，包含电源域信息，寄存器变量名信息；并且通过函数添加寄存器激励源的方法，实现按bus形式添加激励，避免了逐bit添加激励，大幅度的提高了设计效率，提高了仿真激励文件的可读性；此外，根据上述命名规范实现自动添加寄存器激励源、以变量形式表示寄存器值、设置输出电源电压值、并把激励源与电路中的图元连接起来，极大的提高了仿真激励文件的设计效率，尤其在大型SOC设计中大大的节省了模拟、射频工程师的时间。

Description

管脚命名方法、寄存器激励源添加方法及电子装置

〖技术领域〗

本发明涉及电子电路设计领域，具体涉及管脚命名方法、寄存器激励源添加方法及应用所述方法的电子装置。

〖背景技术〗

在大规模SOC芯片中，射频、模拟电路占有举足轻重的作用，而电路性能却又受工艺影响比较大。一般电路设计中多会留有足够的可调整范围，来弥补工艺偏差，实现性能多样化的需求，尤其在射频SOC设计中，射频、模拟电路为了获取最佳性能，电路设计必须留有足够的可调整的裕度。一般，可调整范围由数字寄存器控制。在spice网表总线激励是1位1位的添加，在cadence公司的virtuoso软件的schematic也是一个激励源一个激励源的添加并连线。当电路规模比较大时，寄存器控制总线少则几十多则几百，对应添加的激励源就是成百上千，给电路设计者带来了繁重的、重复的工作，而且又容易出错，大大降低了工作效率。

〖发明内容〗

本发明第一目的是提供一种管脚命名方法，能够提高可读性，且能够便于寄存器激励源配置。本发明第一目的由以下技术方案实现：

一种管脚命名方法，其特征在于，以三段式来命名，构成如下：

最顶层名字_有意义的变量名字_电源域名称<位宽定义>；

其中，所述最顶层名字为电路模块的名称，所述有意义的变量名字为表述寄存器功能的名字，所述电源域表述端口信号所在的电源域，所述<位宽定义>定义为<最高位：最低位>。

作为进一步的技术方案，所述最顶层名字_有意义的变量名字在激励源中作为该寄存器值的变量名字。

本发明第二目的是提供一种寄存器激励源添加方法，实现自动化添加寄存器激励源，释放工程师的机械劳动，避免人为错误。本发明第二目的由以下技术方案实现：

一种寄存器激励源添加方法，基于上述管脚命名方法，其特征在于包括：

激励源配置过程：通过函数设计，按寄存器bus来设计bus激励源，bus激励源具有reg_value和power_value两个参数，reg_value填写寄存器控制数值，为十进制数，power_value填写电源电压值；bus激励源实现十进制数转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值；

激励源连接过程：从已经调用电路模块中，获知该电路模块的控制信号的信息，包括控制信号位宽、电源域、电路模块的名称的信息，在电路图上指定的位置上自动为控制信号添加与位宽匹配的bus激励源，并对bus激励源的参数赋值，其中所述reg_value以参数传递方式赋值，所述power_value根据不同电源域赋值上指定的电压值。

作为具体的技术方案，所述bus激励源的核心电路tb_d2b_core采用verilog-A硬件描述语言实现，所述reg_value从上层电路中获取寄存器值，所述power_value从上层电路中获取电源电压值。

作为具体的技术方案，所述核心电路tb_d2b_core是一个32bit的激励源，通过逐次逼近法实现十进制的寄存器值转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。

作为具体的技术方案，根据位宽定义24个bus激励源，描述为tb_d2b_nbit，代表n位宽的bus激励源，n＝1 2 3…24；bus激励源调用核心电路tb_d2b_core，并根据位数选择输出信号线的数目。

作为具体的技术方案，所有bus激励源的输出PIN以数组形式表示，bus激励源的图案形状使用同一设计蓝图。

作为具体的技术方案，通过设计一个bus激励源添加工具add_d2b_cell来实现所述激励源连接过程，具体地：

在EDA工具中首先建立一个库命名为txanaloglib，把所有寄存器激励源和所述核心电路tb_d2b_core作为txanaloglib的器件；所述核心电路tb_d2b_core包含的view分别为veriloga、symbol、HspiceD；其中veriloga为核心电路tb_d2b_core具体的行为描述，使用VerilogA硬件描述语言实现、HspiceD为HspiceD仿真器对应的view；所述tb_d2b_nbit包含的view分别为symbol、schematic，其中schematic为tb_d2b_nbit对应的电路原理图；所述核心电路add_d2b_cell默认从所述txanaloglib中调用tb_d2b_nbit单元；所述核心电路add_d2b_cell实现从被选图元中提取出输入PIN的信息，并根据输入PIN的信息自动添加寄存器激励源并生成连线、以变量形式表示寄存器值。

作为具体的技术方案，当支持多仿真器提取网表时，还包括添加对应的仿真器的view和电路仿真参数的步骤。

本发明第三目的是提供一种电子装置，其包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现上述寄存器激励源添加方法。

本发明的有益效果在于：规范了电路的管脚命名，提高可读性；规范寄存器变量的命名，提高可读性；减少了寄存器激励源的数目，减轻电路设计工程师的机械劳动；实现自动化添加寄存器激励源，释放工程师的机械劳动，避免人为错误，大幅度提高个人和团队的工作效率。

〖附图说明〗

图1为本发明实施例中bus激励源核心电路采用verilog-A硬件描述语言实现的流程图。

图2为本发明实施例中bus激励源与bus激励源核心电路的关系图。

图3为本发明实施例中通过virtuoso软件上使用skill编程语言实现bus激励源添加过程的流程图。

〖具体实施方式〗

结合图1所示，本实施例提供一种电路模块的管脚命名方法，通过本方法，能够对寄存器的管脚进行规则命名，具体说明如下：

电路设计中一般采用层次化设计，模块之间信号的输入、输出要通过端口实现，在EDA软件中端口又称为PIN，也称为管脚。电路管脚类型有三种，分别为input、output、inout。本方案中，对于数字信号、寄存器控制信号，根据输入输出关系定义管脚类型：输入管脚的类型采用为input，输出管脚的类型采用output，模拟信号和电源信号的管脚类型统一采用inout；

本申请中，电路管脚与信号、线名的名字要求一致。基于此，寄存器管脚的命名以三段式来命名，规则如下：

最顶层名字_有意义的变量名字_电源域名称<位宽定义>。

上述名词解释如下：

①最顶层名字：电路模块的名称，一般取最顶层模块的名称；

②有意义的变量名字：有效、简单的表述寄存器功能的名字。

其中，最顶层名字_有意义的变量名字：这两个关键字组合被用于电路仿真，激励源中作为该寄存器值的变量名字。

③电源域：表述该端口信号所在的电源域。一般情况下，寄存器控制位都是数字电路给出，数字电路电源域一般为VDD，本申请中设置VDD为数字电路电源域关键字默认值；寄存器控制具体的模拟电路时需要使用电平转换电路转到模拟电压域上。模拟电压域一般为VCC，设置VCC为模拟电源域关键字默认值。

④[位宽定义]：此项为可选项，对于1bit信号，这项可以忽略，大于1bit的信号，定义为<最高位：最低位>。

在电路设计中，寄存器控制信号会在不同的电源域中切换，以在特定的电源中控制电路。因此，只要第一段和第二段命名一致，则认为这些信号包含了同一个寄存器控制位的信息。

例如：RFTX电路中的一组位宽为6位的寄存器控制位，实现对功率放大器的调谐电容大小的控制，则定义最顶层名字为RFTX，有意义的变量名字为PACL，寄存器存器的电源域为VDD。那么，该寄存器的这个输入管脚便命名为RFTX_PACL_VDD<5:0>。该信号需要切换到VCC电源域去控制PA的调谐电容的大小，切换后的信号名字为RFTX_PACL_VCC<5:0>，则认为RFTX_PACL_VDD<5:0>、RFTX_PACL_VCC<5:0>包含了同一个控制寄存器信息。

基于上述寄存器管脚的命名方法，本实施例还提供一种寄存器激励源添加方法，包括：

一、激励源配置过程：通过函数设计，按寄存器bus来配置激励源，bus激励源具有两个参数：reg_value和power_value，reg_value填写寄存器控制数值，为十进制数，power_value填写电源电压值；bus激励源实现十进制数转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。

具体地，本实施例将采用verilog-A硬件描述语言实现部分功能(verilog-A是一种用于模拟电路系统设计的硬件描述语言)。

本领域技术人员知晓，寄存器控制位往往是由多二进制数组成，如果用电压源作为激励源实现，则电压源的个数与二进制数的位宽一致。但是，本实施例中，不采用电压源作为激励源，而采用自建verilog-A函数作为激励源，本申请中这些激励源简称bus激励源，实现按寄存器bus来配置激励源。bus激励源实现十进制数转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。为了实现参数化添加寄存器激励的目的，bus激励源具有两个参数：reg_value和power_value，reg_value填写寄存器控制数值，为十进制数，power_value填写电源电压值。具体实施方案如下：

首先，设计bus激励源的核心电路，名为tb_d2b_core电路。tb_d2b_core电路包含reg_value和power_value这两个参数，reg_value从上层电路中获取寄存器值，power_value从上层电路中获取电源电压值。tb_d2b_core是一个32bit的bus激励源，通过逐次逼近法实现十进制的寄存器值转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。tb_d2b_core采用verilog-A硬件描述语言实现上述功能，其程序流程图如图1所示。

本实施例中，根据位宽定义24个bus激励源，如1bit位宽的bus激励源定义为tb_d2b_1bit，2bit位宽的bus激励源定义为tb_d2b_2bit，3bit位宽的bus激励源定义为tb_d2b_3bit，如此类推……，24bit位宽的bus激励源定义为tb_d2b_24bit。bus激励源调用tb_d2b_core电路，并根据位数选择输出信号线，例如，tb_d2b_1bit把tb_d2b_core的信号vd0作为输出；tb_d2b_2bit把tb_d2b_core的信号vd0、vd1作为输出；tb_d2b_3bit把tb_d2b_core的信号vd0、vd1、vd2作为输出，如此类推。bus激励源也有reg_value和power_value参数，并把这两个参数值赋给电路tb_d2b_core。为了方便程序示例，所有bus激励源的输出PIN以数组形式表示，bus激励源的图案形状使用同一设计蓝图，即图案形状的外形框、原点、PIN的等坐标信息一致。bus激励源与核心电路tb_d2b_core的关系如图2所示。

如图3所示，在当前schematic选取需要添加激励源的图元(instance)，该图元按照上文所述的电路的管脚命名规则命名(可以同时选择多个Instance)，然后运行add_d2b_cell程序，该程序弹出参数窗口，让用户填写模拟电源域关键字及电压值、数字电源域关键字及电压值，激励源矩阵的列数，确认后进入add_d2b_cell的主程序。

首先程序判断输入数据格式是否正确，如果数据格式正确，进入下一个流程，否则在参数窗口高亮有问题的数据；

程序后台打开tb_d2b_1bit的symbol数据库，从中获取的输出pin的坐标信息和图案外框坐标信息，然后关闭其数据库。这些信息将用于计算在当前schematic坐标系下bus激励源的坐标信息和bus激励源输出PIN的坐标信息。

完成上述工作后，程序建立Instance列表，inst_list，和一个空列表pin_inst；inst_list枚举被选中的Instance的数据库指针；pin_inst将用于保存在被选中的Instance出现过的PIN的名字；接下来：

(1)从inst_list取出下一个Instance，如果inst_list为空则显示警告信息，退出程序，否则继续往下执行程序：

程序后台打开当前的schematic数据库，获取被取出Instance的放置信息和坐标信息；后台打开被取出Instance的symbol数据库，从中提取属性为input的pin的名称和坐标信息，然后关闭其数据库，新建list变量pin_inst_list，把input PIN的名字依次存到pin_inst_list。

规划生成bus激励源矩阵，矩阵默认放在第一个被选Instance的右边；矩阵列数为用户输入值N，行数为:round(length(pin_inst_list))/N；

(2)从pin_inst_list取出下一个PIN名字，如果pin_inst_list为空表示当前instance添加激励源完毕，重新回到(1)继续为下一个instance添加bus激励源；否则继续往下执行程序：

判断被取出的PIN名字是否与pin_list的元素重复，如果重复重新回到(2)，取出下一个PIN；否则继续往下执行程序；

把当前PIN名字追加到pin_list列表末尾；

从PIN名字中提取出位宽信息，根据位宽信息选择bus激励源的类型；

从PIN名字中提取出电源域关键字，根据电源域关键字选择bus激励源的power_value的值。

从PIN名字中提取出寄存器变量名，把寄存器变量名赋值给bus激励源的reg_value。寄存器变量名提取规则：取PIN名字的前两段名称作为寄存器变量名，例如PIN名为TX_CLS_VDD,则变量名为TX_CLS；

计算当前bus激励源在当前schematic的坐标信息；

根据当前bus激励源的坐标信息、power_value的值、reg_value的值，在当前schematics上把bus激励源示例，并对bus激励源的参数power_value、reg_value进行赋值。

计算当前bus激励源输出PIN脚在当前schematic的坐标信息；

根据当前bus激励源输出PIN脚在当前schematic的坐标信息，创建连线，根据当前PIN名字创建连线名。至此完成一个激励源的添加。

重新回到(2)继续添加下一个激励源，直到完成当前Instance所有激励源的添加；然后重新回到(1)，从inst_list取出下一个instance，直到为所有Instance添加完激励源后，退出add_d2b_cell程序，把当前schematic的控制权交回给用户。

二、激励源连接过程：从已经调用电路模块中，获知电路模块的控制信号的信息，包括控制信号位宽、电源域、电路模块的名称的信息，在电路图上指定的位置上自动为控制信号添加与位宽匹配的bus激励源，并对bus激励源的参数赋值，其中寄存器值(reg_value)以参数传递方式赋值，对电源值(power_value)根据不同电源域赋值上指定的电压值。

本实施例通过设计一个bus激励源添加工具add_d2b_cell来实现上述激励源添加功能，具体如下：

在EDA工具中首先建立一个库命名为txanaloglib，把所有寄存器激励源单元和tb_d2b_core作为txanaloglib的器件，并且命名保持不变；tb_d2b_core包含的view分别为veriloga、symbol、HspiceD。其中veriloga为tb_d2b_core电路具体的行为描述，使用VerilogA硬件描述语言实现、HspiceD为HspiceD仿真器对应的view，支持多仿真器提取网表时，需要添加对应的仿真器的view和电路仿真参数。tb_d2b_nbit包含的view分别为symbol、schematic，其中schematic为tb_d2b_nbit对应的电路原理图。add_d2b_cell程序默认从txanaloglib中调用tb_d2b_nbit单元；add_d2b_cell实现从被选图元中提取出输入PIN的信息，并根据输入PIN的信息自动添加寄存器激励源并生成连线、以变量形式表示寄存器值，便于仿真时进行参数化设计仿真、设置输出电源电压值。

以上实施例中，通过规划化电路PIN的命名方式，赋予PIN的名字丰富的含义，包含电源域信息，寄存器变量名信息；并且通过veriloga函数添加寄存器激励源的方法，实现按bus形式添加激励，避免了逐bit添加激励，大幅度的提高了设计效率，提高了仿真激励文件的可读性；此外，设计add_d2b_cell软件工具，根据上述命名规范实现自动添加寄存器激励源、以变量形式表示寄存器值、设置输出电源电压值、并把激励源与instance连接起来，通过EDA设计工具可以得到已包含寄存器激励源的各个仿真器的网表文件，极大的提高了仿真激励文件的设计效率，尤其在大型SOC设计中大大的节省了模拟、射频工程师的时间。其中，在virtuoso上使用skill编程语言进行了二次开发，根据上述命名规范实现自动添加寄存器激励源、以变量形式表示寄存器值、设置输出电源电压值、并把激励源与instance连接起来，通过virtuoso平台的ADE可以得到已包含寄存器激励源的各个仿真器的网表文件。

以上实施例仅为充分公开而非限制本发明，凡基于本发明的创作主旨、无需经过创造性劳动即可等到的等效技术特征的替换，应当视为本申请揭露的范围。

Claims (10)

1.一种管脚命名方法，其特征在于，以三段式来命名，构成如下：

最顶层名字_有意义的变量名字_电源域名称<位宽定义>；

其中，所述最顶层名字为电路模块的名称，所述有意义的变量名字为表述寄存器功能的名字，所述电源域表述端口信号所在的电源域，所述<位宽定义>定义为<最高位：最低位>。

2.根据权利要求1所述的管脚命名方法，其特征在于，所述最顶层名字_有意义的变量名字在激励源中作为寄存器值的变量名字。

3.一种寄存器激励源添加方法，基于权利要求2所述的管脚命名方法，其特征在于，包括：

激励源配置过程：通过函数设计，按寄存器bus来设计bus激励源，bus激励源具有reg_value和power_value两个参数，reg_value填写寄存器控制数值，为十进制数，power_value填写电源电压值；bus激励源实现十进制数转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值；

激励源连接过程：从已经调用电路模块中，获知该电路模块的控制信号的信息，包括控制信号位宽、电源域、电路模块的名称的信息，在电路图上指定的位置上自动为控制信号添加与位宽匹配的bus激励源，并对bus激励源的参数赋值，其中所述reg_value以参数传递方式赋值，所述power_value根据不同电源域赋值上指定的电压值。

4.根据权利要求3所述的寄存器激励源添加方法，其特征在于，所述bus激励源的核心电路tb_d2b_core采用verilog-A硬件描述语言实现，所述reg_value从上层电路中获取寄存器值，所述power_value从上层电路中获取电源电压值。

5.根据权利要求4所述的寄存器激励源添加方法，其特征在于，所述核心电路tb_d2b_core是一个32bit的激励源，通过逐次逼近法实现十进制的寄存器值转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。

6.根据权利要求5所述的寄存器激励源添加方法，其特征在于，根据位宽定义24个bus激励源，描述为tb_d2b_nbit，代表n位宽的bus激励源，n＝1 23…24；bus激励源调用核心电路tb_d2b_core，并根据位数选择输出信号线的数目。

7.根据权利要求6所述的寄存器激励源添加方法，其特征在于，所有bus激励源的输出PIN以数组形式表示，bus激励源的图案形状使用同一设计蓝图。

8.根据权利要求3至6任意一项所述的寄存器激励源添加方法，其特征在于，通过设计一个bus激励源添加工具add_d2b_cell来实现所述激励源连接过程，具体地：

在EDA工具中首先建立一个库命名为txanaloglib，把所有寄存器激励源和所述核心电路tb_d2b_core作为txanaloglib的器件；所述核心电路tb_d2b_core包含的view分别为veriloga、symbol、HspiceD；其中veriloga为核心电路tb_d2b_core具体的行为描述，使用VerilogA硬件描述语言实现、HspiceD为HspiceD仿真器对应的view；所述tb_d2b_nbit包含的view分别为symbol、schematic，其中schematic为tb_d2b_nbit对应的电路原理图；所述核心电路add_d2b_cell默认从所述txanaloglib中调用tb_d2b_nbit单元；所述核心电路add_d2b_cell实现从被选instance中提取出输入PIN的信息，并根据输入PIN的信息自动添加寄存器激励源并生成连线、以变量形式表示寄存器值。

9.根据权利要求8所述的寄存器激励源添加方法，其特征在于，当支持多仿真器提取网表时，还包括添加对应的仿真器的view和电路仿真参数的步骤。

10.一种电子装置，其包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求3-9任意一项所述的寄存器激励源添加方法。

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